JPH04150777A - 同期整流回路 - Google Patents
同期整流回路Info
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- JPH04150777A JPH04150777A JP27256790A JP27256790A JPH04150777A JP H04150777 A JPH04150777 A JP H04150777A JP 27256790 A JP27256790 A JP 27256790A JP 27256790 A JP27256790 A JP 27256790A JP H04150777 A JPH04150777 A JP H04150777A
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- Japan
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- 230000000295 complement effect Effects 0.000 claims abstract description 15
- 230000010355 oscillation Effects 0.000 claims abstract description 5
- 238000009499 grossing Methods 0.000 claims description 12
- 230000001360 synchronised effect Effects 0.000 claims description 12
- 238000004804 winding Methods 0.000 abstract description 7
- 230000001960 triggered effect Effects 0.000 abstract description 2
- 230000003111 delayed effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 10
- 239000003990 capacitor Substances 0.000 description 8
- 230000000694 effects Effects 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006698 induction Effects 0.000 description 1
Landscapes
- Rectifiers (AREA)
- Dc-Dc Converters (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は同期整流回路に関し、特に、スイッチング電源
の２次側に設けられる同期整流回路に関する。
の２次側に設けられる同期整流回路に関する。
従来のスイッチング電源の２次側に設けられる同期整流
回路は、第４図に示されるように、トランス２６に対応
して、ダイオード２７および２８と、インダクタ２９と
、平滑用コンデンサ３０とを備えて構成されており、ト
ランス２６の出力端子電圧ｖ４に対応して、トランス２
６がＯＮする期ｒａｔｔ□においては、ダイオード２７
が導通し、トランス２６からの出力電力は、インダクタ
２９および平滑用コンデンサ３０からなるフィルタ回路
に伝達される。また、トランス２６がＯＦＦする期ＩＷ
Ｉｔ２においては、ダイオード２７はカットオフされ、
インダクタ２９の慣性誘導により、ダイオード２８が導
通状態となり、出力側に電力が供給される。
回路は、第４図に示されるように、トランス２６に対応
して、ダイオード２７および２８と、インダクタ２９と
、平滑用コンデンサ３０とを備えて構成されており、ト
ランス２６の出力端子電圧ｖ４に対応して、トランス２
６がＯＮする期ｒａｔｔ□においては、ダイオード２７
が導通し、トランス２６からの出力電力は、インダクタ
２９および平滑用コンデンサ３０からなるフィルタ回路
に伝達される。また、トランス２６がＯＦＦする期ＩＷ
Ｉｔ２においては、ダイオード２７はカットオフされ、
インダクタ２９の慣性誘導により、ダイオード２８が導
通状態となり、出力側に電力が供給される。
この動作状態における電圧波形図を、トランス２６の出
力電圧Ｖｌ、およびダイオード２７および２８のそれぞ
れの両端電圧ｖ２およびｖ３について、第５図（ａ）、
（ｂ）および（ｃ）に示す。
力電圧Ｖｌ、およびダイオード２７および２８のそれぞ
れの両端電圧ｖ２およびｖ３について、第５図（ａ）、
（ｂ）および（ｃ）に示す。
この従来の同期整流回路の場合、ダイオード２７および
２８の順方向電圧降下は、ＰＮ接合ダイオードで１ｖ、
ショットキバリア・ダイオードで帆５ｖであるため、整
流回路の出力電圧が低い場合には、ダイオードの順方向
電圧降下が支配的になり、効率が上らないという問題点
がある。この対応策として、第６図に示される、パワー
ＭＯ３ＦＥＴを用いた同期整流回路が用いられる。
２８の順方向電圧降下は、ＰＮ接合ダイオードで１ｖ、
ショットキバリア・ダイオードで帆５ｖであるため、整
流回路の出力電圧が低い場合には、ダイオードの順方向
電圧降下が支配的になり、効率が上らないという問題点
がある。この対応策として、第６図に示される、パワー
ＭＯ３ＦＥＴを用いた同期整流回路が用いられる。
第６図において、トランス３３に補助巻線Ｎ１およびＮ
２を設け、補助巻線Ｎ、の出力端にはパワーＭＯ８ＦＥ
Ｔ３１のゲートが接続され、補助巻線Ｎ２の出力端には
パワーＭＯ３ＦＥＴ３２のゲートが接続される。トラン
ス３３の出力電圧ｖ７に対応して、トランス３３がＯＮ
の期間ｔ１においては、パワーＭＯ３ＦＥＴ３１は、ゲ
ート電圧ｖ８が正になるため導通し、インダクタ３４お
よび平滑用コンデンサ３５よりなるフィルタを通して、
負荷に電力が供給される。また、トランス３３がＯＦＦ
の期間ｔ２においては、パワーＭＯ３ＦＥＴ３１は、ゲ
ート電圧ｖ８は逆バイアスとなるためカットオフされ、
代りに、パワーＭＯＳＦＥＴ３２が、ゲート電圧ｖ９が
正となるため導通し、前記負荷に対して電力を供給し続
ける。
２を設け、補助巻線Ｎ、の出力端にはパワーＭＯ８ＦＥ
Ｔ３１のゲートが接続され、補助巻線Ｎ２の出力端には
パワーＭＯ３ＦＥＴ３２のゲートが接続される。トラン
ス３３の出力電圧ｖ７に対応して、トランス３３がＯＮ
の期間ｔ１においては、パワーＭＯ３ＦＥＴ３１は、ゲ
ート電圧ｖ８が正になるため導通し、インダクタ３４お
よび平滑用コンデンサ３５よりなるフィルタを通して、
負荷に電力が供給される。また、トランス３３がＯＦＦ
の期間ｔ２においては、パワーＭＯ３ＦＥＴ３１は、ゲ
ート電圧ｖ８は逆バイアスとなるためカットオフされ、
代りに、パワーＭＯＳＦＥＴ３２が、ゲート電圧ｖ９が
正となるため導通し、前記負荷に対して電力を供給し続
ける。
この動作状態における電圧波形図を、トランス３３の出
力電圧ｖ７、およびパワーＭＯＳＦＥＴ３１および３２
のそれぞれのゲート電圧ｖ８およびＶ９について、第７
図（ａ）、（ｂ）および（ｃ）に示す。
力電圧ｖ７、およびパワーＭＯＳＦＥＴ３１および３２
のそれぞれのゲート電圧ｖ８およびＶ９について、第７
図（ａ）、（ｂ）および（ｃ）に示す。
この従来例の場合には、パワーＭＯ３ＦＥＴのＯＮ電圧
を、ダイオードの順方向電圧降下に比較して小さくする
ことができるため、整流回路の出力電圧が低い場合にお
いても、効率を維持することができる。
を、ダイオードの順方向電圧降下に比較して小さくする
ことができるため、整流回路の出力電圧が低い場合にお
いても、効率を維持することができる。
上述した、従来のスイッチング電源の２次側に設けられ
る同期整流回路（第６図）においては、パワーＭＯ３Ｆ
ＥＴ３１および３２のゲートを駆動するための補助巻線
をトランスに付加する必要があり、また、整流回路の出
力電圧が低い場合に、パワーＭＯ８ＦＥＴのゲートを十
分に駆動するためには、この補助巻線Ｎ１およびＮ２の
巻線数を多くしなければならないという欠点がある。
る同期整流回路（第６図）においては、パワーＭＯ３Ｆ
ＥＴ３１および３２のゲートを駆動するための補助巻線
をトランスに付加する必要があり、また、整流回路の出
力電圧が低い場合に、パワーＭＯ８ＦＥＴのゲートを十
分に駆動するためには、この補助巻線Ｎ１およびＮ２の
巻線数を多くしなければならないという欠点がある。
また、トランスのデユーティ比が変ると、これに対応し
て、パワーＭＯ３ＦＥＴ３１および３２のゲートを駆動
する電圧も変るため、整流回路としての融通性に欠ける
という欠点がある。
て、パワーＭＯ３ＦＥＴ３１および３２のゲートを駆動
する電圧も変るため、整流回路としての融通性に欠ける
という欠点がある。
本発明の同期整流回路は、スイッチング電源の２次側に
設けられる同期整流回路において、トランスから出力さ
れるＯＮ／ＯＦＦ信号に同期したデユーティ比５０％の
矩形波信号を出力する発振器と、前記発振器の発振出力
の立上りおよびトランスの立下りを受けて、トランスの
ＯＮ信号に対応する第１の相補信号、およびトランスの
ＯＦＦ信号に対応する第２の相補信号とを出力するフリ
ップフロップと、トランスの高電位側の出力端と、平滑
用のインダクタとの間に挿入接続され、ゲートに入力さ
れる前記第１の相補信号によって導通状態となり、トラ
ンス出力ＯＮの期間に対応して整流素子として作用する
第１のパワーＭＯ５ＦＥＴと、トランスの低電位側の出
力端と、平滑用の前記インダクタとの間に挿入接続され
、ゲートに入力される前記第２の相補信号によって導通
状態となり、トランス出力ＯＦＦの期間に対応して整流
素子として作用する第１のパワーＭＯＳＦＥＴと、を備
えて構成される。
設けられる同期整流回路において、トランスから出力さ
れるＯＮ／ＯＦＦ信号に同期したデユーティ比５０％の
矩形波信号を出力する発振器と、前記発振器の発振出力
の立上りおよびトランスの立下りを受けて、トランスの
ＯＮ信号に対応する第１の相補信号、およびトランスの
ＯＦＦ信号に対応する第２の相補信号とを出力するフリ
ップフロップと、トランスの高電位側の出力端と、平滑
用のインダクタとの間に挿入接続され、ゲートに入力さ
れる前記第１の相補信号によって導通状態となり、トラ
ンス出力ＯＮの期間に対応して整流素子として作用する
第１のパワーＭＯ５ＦＥＴと、トランスの低電位側の出
力端と、平滑用の前記インダクタとの間に挿入接続され
、ゲートに入力される前記第２の相補信号によって導通
状態となり、トランス出力ＯＦＦの期間に対応して整流
素子として作用する第１のパワーＭＯＳＦＥＴと、を備
えて構成される。
次に、本発明について図面を参照して説明する。第１図
は、本発明の第１の実施例を示すブロック図である。第
１図に示されるように、本実施例は、パワーＭＯ８ＦＥ
ＴＩおよび２と、ドライバー３および９と、フリップフ
ロップ４および８と、時間遅れ要素５および７と、発振
器６と、トランス１０と、インダクタ１１と、平滑用コ
ンデンサ１２とを備えて構成される。
は、本発明の第１の実施例を示すブロック図である。第
１図に示されるように、本実施例は、パワーＭＯ８ＦＥ
ＴＩおよび２と、ドライバー３および９と、フリップフ
ロップ４および８と、時間遅れ要素５および７と、発振
器６と、トランス１０と、インダクタ１１と、平滑用コ
ンデンサ１２とを備えて構成される。
第１図において、スイッチング電源に入力に対応して、
トランス１０のＯＮ／ＯＦＦにより昇圧された電源を内
蔵するドライバー３および９は、それぞれパワーＭＯＳ
ＦＥＴＩおよび２のゲートを駆動する。トランス１０の
ＯＮ／ＯＦＦに同期し、デユーティ比５０％の方形波を
発生する発振器６の発振出力は、時間遅れ要素５におい
て所定の時間遅れにてフリップフロップ４のＳ端子に入
力される。Ｓ方、フリップフロップ４のＲ端子にはトラ
ンス１０の一端が接続されており、このＲ端子は、トラ
ンス１０の出力電圧ｖ１の立下りによりトリガされる。
トランス１０のＯＮ／ＯＦＦにより昇圧された電源を内
蔵するドライバー３および９は、それぞれパワーＭＯＳ
ＦＥＴＩおよび２のゲートを駆動する。トランス１０の
ＯＮ／ＯＦＦに同期し、デユーティ比５０％の方形波を
発生する発振器６の発振出力は、時間遅れ要素５におい
て所定の時間遅れにてフリップフロップ４のＳ端子に入
力される。Ｓ方、フリップフロップ４のＲ端子にはトラ
ンス１０の一端が接続されており、このＲ端子は、トラ
ンス１０の出力電圧ｖ１の立下りによりトリガされる。
これにより、トランス１０のデユーティ比に対応した相
補出力が、それぞれＡ端子およびＸ端子から出力される
。
補出力が、それぞれＡ端子およびＸ端子から出力される
。
Ａ端子からの相補出力はドライバー３にクロックとして
入力され、また、Ａ端子からの相補出力は、時間遅れ要
素７を経由してフリップフロップ８のＳ端子に入力され
るとともに、直接、フリップフロップ８のＲ端子にも入
力され、フリップフロップ８のＳ端子の出力は、ドライ
バー９に入力される。ドライバー３の出力電圧ｖ２がパ
ワーＭＯ８ＦＥＴＩのゲートに入力されると、パワーＭ
ＯＳＦＥＴＩは導通状態となり、また、ドライバー９の
出力電圧ｖ３がパワーＭＯ８ＦＥＴ２７７）ゲートに入
力されると、同様に、パワーＭＯＳＦＥＴ２は導通状態
となる。
入力され、また、Ａ端子からの相補出力は、時間遅れ要
素７を経由してフリップフロップ８のＳ端子に入力され
るとともに、直接、フリップフロップ８のＲ端子にも入
力され、フリップフロップ８のＳ端子の出力は、ドライ
バー９に入力される。ドライバー３の出力電圧ｖ２がパ
ワーＭＯ８ＦＥＴＩのゲートに入力されると、パワーＭ
ＯＳＦＥＴＩは導通状態となり、また、ドライバー９の
出力電圧ｖ３がパワーＭＯ８ＦＥＴ２７７）ゲートに入
力されると、同様に、パワーＭＯＳＦＥＴ２は導通状態
となる。
上記における、トランスｌＯの両端電圧Ｖｌ、ドライバ
ー３および９の出力電圧ｖ２およびｖ３の動作波形図を
、第２図（ａ）、（ｂ）および（ｃ）に示す。第２図（
ａ）、（ｂ）および（Ｃ）より明らかなように、トラン
スｌＯがＯＮする期ｆａｔｌにおいては、パワーＭＯＳ
ＦＥＴＩが、時間遅れ要素５による遅延時間に対応して
ｔｄの遅れにて導通状態となり、また、トランス１０が
ＯＦＦする期間ｔ２においては、パワーＭＯＳＦＥＴ２
が、時間遅れ要素７による遅延時間に対応してｔ６の遅
れにて導通状態となる。
ー３および９の出力電圧ｖ２およびｖ３の動作波形図を
、第２図（ａ）、（ｂ）および（ｃ）に示す。第２図（
ａ）、（ｂ）および（Ｃ）より明らかなように、トラン
スｌＯがＯＮする期ｆａｔｌにおいては、パワーＭＯＳ
ＦＥＴＩが、時間遅れ要素５による遅延時間に対応して
ｔｄの遅れにて導通状態となり、また、トランス１０が
ＯＦＦする期間ｔ２においては、パワーＭＯＳＦＥＴ２
が、時間遅れ要素７による遅延時間に対応してｔ６の遅
れにて導通状態となる。
この結果、トランスＩＯからの出力電力は、トランス１
０がＯＮする期間ｔ１においては、パワーＭＯ８ＦＥＴ
Ｉを介して、インダクタ１１および平滑用コンデシサ１
２を含むフィルタ回路を経由して負荷に供給され、また
、トランス１０がＯＦＦする期ｆｆｆｆ１ｔｚにおいて
は、インダクタ１１の慣性誘導により、パワーＭＯＳＦ
ＥＴ２を介して、同様に、電力がインダクタ１１および
平滑用コンデンサ１２を含むフィルタ回路を経由して負
荷に供給される。
０がＯＮする期間ｔ１においては、パワーＭＯ８ＦＥＴ
Ｉを介して、インダクタ１１および平滑用コンデシサ１
２を含むフィルタ回路を経由して負荷に供給され、また
、トランス１０がＯＦＦする期ｆｆｆｆ１ｔｚにおいて
は、インダクタ１１の慣性誘導により、パワーＭＯＳＦ
ＥＴ２を介して、同様に、電力がインダクタ１１および
平滑用コンデンサ１２を含むフィルタ回路を経由して負
荷に供給される。
第３図は、本発明の第２の実施例を示すブロック図であ
る。第３図に示されるように、本実施例は、パワーＭＯ
ＳＦＥＴ１３および１４と、ドライバー１５および２２
と、ＡＮＤ回路１６および２１と、フリップフロラ７１
７と、時間遅れ要素１８および２０と、発振器１９と、
トランス２３と、インダクタ２４と、平滑用コンデンサ
２５とを備えて構成される。
る。第３図に示されるように、本実施例は、パワーＭＯ
ＳＦＥＴ１３および１４と、ドライバー１５および２２
と、ＡＮＤ回路１６および２１と、フリップフロラ７１
７と、時間遅れ要素１８および２０と、発振器１９と、
トランス２３と、インダクタ２４と、平滑用コンデンサ
２５とを備えて構成される。
第１図との対応において明らかなように、本実施例は、
第１の実施例に対して、フリップフロップを１個のみと
し、ＡＮＤ回路を２個付加した回路構成となっている０
本実施例においては、第１の実施例の場合と同様に、フ
リップフロラ１１７のＡ端子およびＸ端子からは、それ
ぞれ相補信号が出力されるが、これらのＡ端子およびＡ
端子は、それぞれ時間遅れ要素１８およびＡＮＤ回路１
６と、時間遅れ要素２０およびＡＮＤ回路２１を含む論
理回路に接続されており、それぞれのＡＮＤ回路出力と
しては、時間遅れ要素による遅延時間が加味されて、結
果的には、ＡＮＤ回路１６および２１の出力は、それぞ
れ、第１図におけるフリップフロップ４のＡ端子から出
力される信号、およびフリップフロップ８のＳ端子から
出力される信号と同等の信号となる。
第１の実施例に対して、フリップフロップを１個のみと
し、ＡＮＤ回路を２個付加した回路構成となっている０
本実施例においては、第１の実施例の場合と同様に、フ
リップフロラ１１７のＡ端子およびＸ端子からは、それ
ぞれ相補信号が出力されるが、これらのＡ端子およびＡ
端子は、それぞれ時間遅れ要素１８およびＡＮＤ回路１
６と、時間遅れ要素２０およびＡＮＤ回路２１を含む論
理回路に接続されており、それぞれのＡＮＤ回路出力と
しては、時間遅れ要素による遅延時間が加味されて、結
果的には、ＡＮＤ回路１６および２１の出力は、それぞ
れ、第１図におけるフリップフロップ４のＡ端子から出
力される信号、およびフリップフロップ８のＳ端子から
出力される信号と同等の信号となる。
従って、本実施例における、トランス２３の両端電圧、
ドライバー１５および２２の出力電圧に関する動作波形
図は、第１の実施例における第２図（ａ）。
ドライバー１５および２２の出力電圧に関する動作波形
図は、第１の実施例における第２図（ａ）。
（ｂ）および（ｅ）と同様になる。
以上説明したように、本発明は、スイッチング電源のト
ランス出力に同期した発振出力に対応して、所定の時間
遅れ要素によるデッド・タイムを付与して生成される相
補信号を、ＯＮ／ＯＦＦ制御のゲート入力とするパワー
ＭＯＳＦＥＴを整流素子として備えることにより、トラ
ンスの補助巻線を不要とするとともに、トランスのデユ
ーティ比の如何に関せず使用が可能であり、且つ低損失
の同期整流回路を提供することができるという効果があ
る。
ランス出力に同期した発振出力に対応して、所定の時間
遅れ要素によるデッド・タイムを付与して生成される相
補信号を、ＯＮ／ＯＦＦ制御のゲート入力とするパワー
ＭＯＳＦＥＴを整流素子として備えることにより、トラ
ンスの補助巻線を不要とするとともに、トランスのデユ
ーティ比の如何に関せず使用が可能であり、且つ低損失
の同期整流回路を提供することができるという効果があ
る。
第１図および第３図は、それぞれ本発明の第１および第
２の実施例を示すブロック図、第２図（ａ）、（ｂ）お
よび（Ｃ）は、前記第１の実施例における動作電圧波形
図、第４図および第６図は、それぞれ従来例を示すブロ
ック図、第５図および第７図は、それぞれ前記従来例に
おける動作電圧波形図である。 図において、１ 、２ 、１３．１４．３１．３２・・
・・・・パワーＭＯ３ＦＥＴ、３．９．１５．２２・・
・・・・ドライバー、４．８．１７・・・・・・フリッ
プフロップ、５．７゜１８２０・・・・・・時間遅れ要
素、６，１９・・・・−・発振器、１０、２３．２６．
３３−−・−・・トランス、１１．２４．２９．３４・
・・２．、インダクタ、１２．２５．３０．３５・・・
・・・平滑用コンデンサ、１６．２１・・・・・・ＡＮ
Ｄ回路、２７．２８・・・・・・ダイオード。
２の実施例を示すブロック図、第２図（ａ）、（ｂ）お
よび（Ｃ）は、前記第１の実施例における動作電圧波形
図、第４図および第６図は、それぞれ従来例を示すブロ
ック図、第５図および第７図は、それぞれ前記従来例に
おける動作電圧波形図である。 図において、１ 、２ 、１３．１４．３１．３２・・
・・・・パワーＭＯ３ＦＥＴ、３．９．１５．２２・・
・・・・ドライバー、４．８．１７・・・・・・フリッ
プフロップ、５．７゜１８２０・・・・・・時間遅れ要
素、６，１９・・・・−・発振器、１０、２３．２６．
３３−−・−・・トランス、１１．２４．２９．３４・
・・２．、インダクタ、１２．２５．３０．３５・・・
・・・平滑用コンデンサ、１６．２１・・・・・・ＡＮ
Ｄ回路、２７．２８・・・・・・ダイオード。
Claims (1)
- 【特許請求の範囲】 スイッチング電源の２次側に設けられる同期整流回路に
おいて、 トランスから出力されるＯＮ／ＯＦＦ信号に同期したデ
ューティ比５０％の矩形波信号を出力する発振器と、 前記発振器の発振出力の立上りおよびトランスの立下り
を受けて、トランスのＯＨ信号に対応する第１の相補信
号、およびトランスのＯＦＦ信号に対応する第２の相補
信号とを出力するフリップフロップと、 トランスの高電位側の出力端と、平滑用のインダクタと
の間に挿入接続され、ゲートに入力される前記第１の相
補信号によつて導通状態となり、トランス出力ＯＮの期
間に対応して整流素子として作用する第１のパワーＭＯ
ＳＦＥＴと、 トランスの低電位側の出力端と、平滑用の前記インダク
タとの間に挿入接続され、ゲートに入力される前記第２
の相補信号によって導通状態となり、トランス出力ＯＦ
Ｆの期間に対応して整流素子として作用する第１のパワ
ーＭＯＳＦＥＴと、を備えることを特徴とする同期整流
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27256790A JP2867676B2 (ja) | 1990-10-11 | 1990-10-11 | 同期整流回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27256790A JP2867676B2 (ja) | 1990-10-11 | 1990-10-11 | 同期整流回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04150777A true JPH04150777A (ja) | 1992-05-25 |
| JP2867676B2 JP2867676B2 (ja) | 1999-03-08 |
Family
ID=17515709
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27256790A Expired - Fee Related JP2867676B2 (ja) | 1990-10-11 | 1990-10-11 | 同期整流回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2867676B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5631810A (en) * | 1994-11-28 | 1997-05-20 | Nec Corporation | Control of switching devices in synchronized-rectification system |
-
1990
- 1990-10-11 JP JP27256790A patent/JP2867676B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5631810A (en) * | 1994-11-28 | 1997-05-20 | Nec Corporation | Control of switching devices in synchronized-rectification system |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2867676B2 (ja) | 1999-03-08 |
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Free format text: PAYMENT UNTIL: 20081225 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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