JP3515675B2 - 同期整流回路 - Google Patents
同期整流回路Info
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- JP3515675B2 JP3515675B2 JP03844497A JP3844497A JP3515675B2 JP 3515675 B2 JP3515675 B2 JP 3515675B2 JP 03844497 A JP03844497 A JP 03844497A JP 3844497 A JP3844497 A JP 3844497A JP 3515675 B2 JP3515675 B2 JP 3515675B2
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Description
【０００１】
【産業上の利用分野】本発明は絶縁型一石フォワード型
コンバータに関するもので特に２次側にＭＯＳＦＥＴを
使用した同期整流回路に関する。
コンバータに関するもので特に２次側にＭＯＳＦＥＴを
使用した同期整流回路に関する。
【０００２】
【従来の技術】ＤＣ−ＤＣコンバータ等の電圧変換装置
において、整流ダイオードをＭＯＳＦＥＴに置き換えた
同期整流回路は、導通状態での電圧降下が低減出来るた
め回路の効率を向上できる利点がある。図５は同期整流
回路を用いた一石フォワードコンバータの従来例であ
る。３は主スイッチ素子、２はトランス、４は整流用Ｍ
ＯＳＦＥＴ、６は転流用ＭＯＳＦＥＴ、８はチョークコ
イル、１は入力コンデンサ、９は出力コンデンサであ
る。整流及び転流用ＭＯＳＦＥＴ４と６にはそれぞれ内
蔵されている寄生ダイオードを５及び７で図示されてい
る。
において、整流ダイオードをＭＯＳＦＥＴに置き換えた
同期整流回路は、導通状態での電圧降下が低減出来るた
め回路の効率を向上できる利点がある。図５は同期整流
回路を用いた一石フォワードコンバータの従来例であ
る。３は主スイッチ素子、２はトランス、４は整流用Ｍ
ＯＳＦＥＴ、６は転流用ＭＯＳＦＥＴ、８はチョークコ
イル、１は入力コンデンサ、９は出力コンデンサであ
る。整流及び転流用ＭＯＳＦＥＴ４と６にはそれぞれ内
蔵されている寄生ダイオードを５及び７で図示されてい
る。
【０００３】図６は図５の同期整流回路のタイムチャー
トで、１次側の主スイッチ素子３の導通期間（ｔ1）に
はトランス２を経由して、１次側の入力コンデンサ１か
ら出力コンデンサ９へ電力が伝送される。このときトラ
ンス２の２次巻線に発生した電圧が整流用ＭＯＳＦＥＴ
４を導通させ、チョークコイル８に電磁エネルギーを蓄
積しながら出力コンデンサ９に所定の出力電圧を発生さ
せる。次に主スイッチ素子３が遮断されると、トランス
に蓄えられた励磁エネルギーは主スイッチ素子３の出力
容量、転流用ＭＯＳＦＥＴ６の入力容量等の間で共振電
圧が発生する。
トで、１次側の主スイッチ素子３の導通期間（ｔ1）に
はトランス２を経由して、１次側の入力コンデンサ１か
ら出力コンデンサ９へ電力が伝送される。このときトラ
ンス２の２次巻線に発生した電圧が整流用ＭＯＳＦＥＴ
４を導通させ、チョークコイル８に電磁エネルギーを蓄
積しながら出力コンデンサ９に所定の出力電圧を発生さ
せる。次に主スイッチ素子３が遮断されると、トランス
に蓄えられた励磁エネルギーは主スイッチ素子３の出力
容量、転流用ＭＯＳＦＥＴ６の入力容量等の間で共振電
圧が発生する。
【０００４】この共振電圧によって、転流用ＭＯＳＦＥ
Ｔ６は導通し、同時に整流用ＭＯＳＦＥＴ４は遮断す
る。この動作によりチョークコイル８に蓄積されていた
電磁エネルギーは転流用ＭＯＳＦＥＴ６を経由して出力
コンデンサ９に放出される。しかし共振電圧は期間ｔ2
で終了してしまい、なおかつ共振電圧が交流電圧である
ために転流用ＭＯＳＦＥＴ６が導通出来る期間は共振電
圧が転流用ＭＯＳＦＥＴ６のゲートスレショールド電圧
Ｖth以上となる△ｔ2の期間のみで、残りの△ｔ1，△ｔ
3及びｔ3の期間は転流用ＭＯＳＦＥＴ６は遮断され、チ
ョークコイル８に残った上記電磁エネルギーは寄生ダイ
オード７を通って出力コンデンサ９に放出される。
Ｔ６は導通し、同時に整流用ＭＯＳＦＥＴ４は遮断す
る。この動作によりチョークコイル８に蓄積されていた
電磁エネルギーは転流用ＭＯＳＦＥＴ６を経由して出力
コンデンサ９に放出される。しかし共振電圧は期間ｔ2
で終了してしまい、なおかつ共振電圧が交流電圧である
ために転流用ＭＯＳＦＥＴ６が導通出来る期間は共振電
圧が転流用ＭＯＳＦＥＴ６のゲートスレショールド電圧
Ｖth以上となる△ｔ2の期間のみで、残りの△ｔ1，△ｔ
3及びｔ3の期間は転流用ＭＯＳＦＥＴ６は遮断され、チ
ョークコイル８に残った上記電磁エネルギーは寄生ダイ
オード７を通って出力コンデンサ９に放出される。
【０００５】上述のようにこの回路は主スイッチ素子３
の遮断期間にチョークコイル８の上記電磁エネルギーを
放出する転流用ＭＯＳＦＥＴ６の導通期間が、上記共振
電圧の発生期間の一部△ｔ2だけであり、残りの上記電
磁エネルギーはそれ以外の期間△ｔ1と△ｔ3＋ｔ3に転
流用ＭＯＳＦＥＴ６の寄生ダイオード７を経由して放出
されるため、上記ダイオードの順方向電圧ＶFによる電
力損失が大きい。
の遮断期間にチョークコイル８の上記電磁エネルギーを
放出する転流用ＭＯＳＦＥＴ６の導通期間が、上記共振
電圧の発生期間の一部△ｔ2だけであり、残りの上記電
磁エネルギーはそれ以外の期間△ｔ1と△ｔ3＋ｔ3に転
流用ＭＯＳＦＥＴ６の寄生ダイオード７を経由して放出
されるため、上記ダイオードの順方向電圧ＶFによる電
力損失が大きい。
【０００６】上記欠点を改善する従来の技術の第２の例
を図７に示す。この従来例は特開昭５５−６６２８１で
明らかにされている如く、上述の第１の従来の同期整流
回路の諸要素に対して転流用ＭＯＳＦＥＴ６のゲートが
チョークコイル８に設けられた補助巻線８Ｂによって駆
動される。なお図７においては整流ＭＯＳＦＥＴとして
Ｐ型ＭＯＳを使っているので、回路構成が図５と若干異
なるが、機能は変わらないので同一機能部分は同一符号
を付してある。
を図７に示す。この従来例は特開昭５５−６６２８１で
明らかにされている如く、上述の第１の従来の同期整流
回路の諸要素に対して転流用ＭＯＳＦＥＴ６のゲートが
チョークコイル８に設けられた補助巻線８Ｂによって駆
動される。なお図７においては整流ＭＯＳＦＥＴとして
Ｐ型ＭＯＳを使っているので、回路構成が図５と若干異
なるが、機能は変わらないので同一機能部分は同一符号
を付してある。
【０００７】チョークコイル８には図６（ｅ）に示され
ている如く、主スイッチ素子３のオン／オフ動作に連動
して正又は負の電圧を発生するので、この電圧波形を極
性反転すると転流用ＭＯＳＦＥＴ６をドライブするのに
最適な短形波のスイッチング波形が得られる。更に図７
の方法によればトランスのリセット時の共振電圧を利用
しないので、図６に示す様な転流用ＭＯＳＦＥＴ６のオ
ン時にゲートスレショールドに達する迄の遅れ時間△ｔ
1が無くなるので、この分ダイオードに流すことによる
ロスが少なくなること、及びトランスの励磁インダクタ
ンスと回路の寄生容量によって決まる共振電圧の周期ｔ
2が転流用ＭＯＳＦＥＴ６の入力容量分減るので短く出
来る利点がある。これにより変換周波数を上げることが
可能で、より小型化が達成出来るメリットがある。
ている如く、主スイッチ素子３のオン／オフ動作に連動
して正又は負の電圧を発生するので、この電圧波形を極
性反転すると転流用ＭＯＳＦＥＴ６をドライブするのに
最適な短形波のスイッチング波形が得られる。更に図７
の方法によればトランスのリセット時の共振電圧を利用
しないので、図６に示す様な転流用ＭＯＳＦＥＴ６のオ
ン時にゲートスレショールドに達する迄の遅れ時間△ｔ
1が無くなるので、この分ダイオードに流すことによる
ロスが少なくなること、及びトランスの励磁インダクタ
ンスと回路の寄生容量によって決まる共振電圧の周期ｔ
2が転流用ＭＯＳＦＥＴ６の入力容量分減るので短く出
来る利点がある。これにより変換周波数を上げることが
可能で、より小型化が達成出来るメリットがある。
【０００８】上述した従来の同期整流回路で図７の回路
例は主スイッチ素子３のオフしている全期間（ｔ2＋ｔ
3）に亘って転流用ＭＯＳＦＥＴを導通でき、なおかつ
共振周期を短かくできる等の利点があるが、この方式で
も以下に述べる不具合のため実際にはほとんど使われて
いない。第１はチョークコイル８の補助巻線８Ｂに発生
する電圧が正から負に変化するため、電圧の変化中△Ｖ
Lが大きく、これによる転流用ＭＯＳＦＥＴ６の駆動ロ
スはＣ（△ＶL）2ｆとなるので、正から０迄の変化に比
べるとロスは４倍近く多くなる。
例は主スイッチ素子３のオフしている全期間（ｔ2＋ｔ
3）に亘って転流用ＭＯＳＦＥＴを導通でき、なおかつ
共振周期を短かくできる等の利点があるが、この方式で
も以下に述べる不具合のため実際にはほとんど使われて
いない。第１はチョークコイル８の補助巻線８Ｂに発生
する電圧が正から負に変化するため、電圧の変化中△Ｖ
Lが大きく、これによる転流用ＭＯＳＦＥＴ６の駆動ロ
スはＣ（△ＶL）2ｆとなるので、正から０迄の変化に比
べるとロスは４倍近く多くなる。
【０００９】第２は主スイッチ素子３がオンとなり転流
用ＭＯＳＦＥＴ６がオフする時、そのゲート電荷をチョ
ークコイル８の補助巻線８Ｂを経由してソース側に流す
と、転流用ＭＯＳＦＥＴ６のターンオフ時間ｔOFFのた
めに遅れが生じ、前記ＭＯＳＦＥＴ６はすぐにはオフで
きない。しかし電流用ＭＯＳＦＥＴ４又はダイオード５
には直ちに電流が流れるので、ほぼｔOFF時間の間、転
流用ＭＯＳＦＥＴ６と整流用ＭＯＳＦＥＴ４又はダイオ
ード５を通ってトランス２次を短絡する電流が流れ、過
大なロスが発生する。この時、過電流保護機能等を備え
たＤＣ−ＤＣコンバータでは、保護機能が働いて、正常
に動作出来なくなる恐れがある。
用ＭＯＳＦＥＴ６がオフする時、そのゲート電荷をチョ
ークコイル８の補助巻線８Ｂを経由してソース側に流す
と、転流用ＭＯＳＦＥＴ６のターンオフ時間ｔOFFのた
めに遅れが生じ、前記ＭＯＳＦＥＴ６はすぐにはオフで
きない。しかし電流用ＭＯＳＦＥＴ４又はダイオード５
には直ちに電流が流れるので、ほぼｔOFF時間の間、転
流用ＭＯＳＦＥＴ６と整流用ＭＯＳＦＥＴ４又はダイオ
ード５を通ってトランス２次を短絡する電流が流れ、過
大なロスが発生する。この時、過電流保護機能等を備え
たＤＣ−ＤＣコンバータでは、保護機能が働いて、正常
に動作出来なくなる恐れがある。
【００１０】
【発明の目的】本発明はこれらの不具合を解決し、更に
効率の高い一石フォワードコンバータを提供することを
目的とする。
効率の高い一石フォワードコンバータを提供することを
目的とする。
【００１１】
【課題を解決するための手段】上記目的を達成するため
に本発明は少なくとも第１の巻線および第２の巻線を有
するトランスの第１の巻線に主スイッチ素子及びその駆
動回路を接続し、第２の巻線に整流用素子、転流用素子
および出力フィルタとしてチョークコイルとコンデンサ
を接続し、前記整流用素子と転流用素子としてＭＯＳＦ
ＥＴを使用し、前記主スイッチ素子のオン／オフにより
前記トランスに発生する電圧により前記ＭＯＳＦＥＴを
オン／オフさせるようにした一石フォワードコンバータ
において、前記転流用素子に対してはこれをオンするた
めの駆動回路と、オフするための制御（放電）回路を別
々に設けて、駆動回路は前記チョークコイルに付加され
た補助巻線からダイオードを経由して転流用素子にオン
信号を加え、制御回路は主スイッチ素子に同期して動作
する制御スイッチを介して整流用素子とトランス２次巻
線との接続点に接続して、転流用素子をオフする手段を
設けたことを特徴とするものである。
に本発明は少なくとも第１の巻線および第２の巻線を有
するトランスの第１の巻線に主スイッチ素子及びその駆
動回路を接続し、第２の巻線に整流用素子、転流用素子
および出力フィルタとしてチョークコイルとコンデンサ
を接続し、前記整流用素子と転流用素子としてＭＯＳＦ
ＥＴを使用し、前記主スイッチ素子のオン／オフにより
前記トランスに発生する電圧により前記ＭＯＳＦＥＴを
オン／オフさせるようにした一石フォワードコンバータ
において、前記転流用素子に対してはこれをオンするた
めの駆動回路と、オフするための制御（放電）回路を別
々に設けて、駆動回路は前記チョークコイルに付加され
た補助巻線からダイオードを経由して転流用素子にオン
信号を加え、制御回路は主スイッチ素子に同期して動作
する制御スイッチを介して整流用素子とトランス２次巻
線との接続点に接続して、転流用素子をオフする手段を
設けたことを特徴とするものである。
【００１２】
【作用】上記手段により本発明は転流用ＭＯＳＦＥＴの
ゲートの駆動エネルギーとしてチョークコイルの励磁エ
ネルギーを利用すると共に、制御（放電）手段として制
御スイッチを使って、ゲート電荷を強制的に放電するこ
とにより転流用ＭＯＳＦＥＴ起因する短絡電流を押さえ
ることが出来る。
ゲートの駆動エネルギーとしてチョークコイルの励磁エ
ネルギーを利用すると共に、制御（放電）手段として制
御スイッチを使って、ゲート電荷を強制的に放電するこ
とにより転流用ＭＯＳＦＥＴ起因する短絡電流を押さえ
ることが出来る。
【００１３】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明によるフォワードコンバータのＭＯＳ
ＦＥＴ同期整流回路の第１の実施例を示す回路図であ
る。２つのＭＯＳＦＥＴ４、６のソースが共通である直
列回路をＭＯＳＦＥＴ４、６のドレインが接続されるよ
うに主トランスの２次巻線２Ｂと並列に接続し、転流用
ＭＯＳＦＥＴ６のドレインとソース間に出力コンデンサ
９とチョークコイル８から構成される出力フィルタ回路
を接続する。転流用ＦＥＴ６のゲートには、このＦＥＴ
６をオンするための駆動回路１１とオフするための制御
（放電）回路１３を接続する。駆動回路１１はチョーク
コイル８に巻かれた補助巻線８Ｂとダイオード１２を図
示した極性で接続する。
る。図１は本発明によるフォワードコンバータのＭＯＳ
ＦＥＴ同期整流回路の第１の実施例を示す回路図であ
る。２つのＭＯＳＦＥＴ４、６のソースが共通である直
列回路をＭＯＳＦＥＴ４、６のドレインが接続されるよ
うに主トランスの２次巻線２Ｂと並列に接続し、転流用
ＭＯＳＦＥＴ６のドレインとソース間に出力コンデンサ
９とチョークコイル８から構成される出力フィルタ回路
を接続する。転流用ＦＥＴ６のゲートには、このＦＥＴ
６をオンするための駆動回路１１とオフするための制御
（放電）回路１３を接続する。駆動回路１１はチョーク
コイル８に巻かれた補助巻線８Ｂとダイオード１２を図
示した極性で接続する。
【００１４】制御回路１３は主スイッチ素子３に同期し
て動作するＭＯＳＦＥＴで構成した制御用ＦＥＴ１５を
有し、この制御用ＦＥＴ１５のドレインに制御用ＦＥＴ
１５の寄生ダイオード（図示していない）を流れる電流
を阻止するためのダイオード１６を接続し、制御用ＦＥ
Ｔ１５のソースを転流用ＭＯＳＦＥＴ６のソースに接続
してある。制御用ＦＥＴ１５は主スイッチ素子３のオン
動作に同期してオンする様に接がれているので、同時に
転流用ＭＯＳＦＥＴ６のゲート電荷を放電し、オフさせ
るようにしてある。トランスの２次巻線２Ｂ間にコンデ
ンサ１７と抵抗１８の直列回路を設置し、その中点から
制御ＦＥＴ１５のゲート信号を得るようにしてある。
て動作するＭＯＳＦＥＴで構成した制御用ＦＥＴ１５を
有し、この制御用ＦＥＴ１５のドレインに制御用ＦＥＴ
１５の寄生ダイオード（図示していない）を流れる電流
を阻止するためのダイオード１６を接続し、制御用ＦＥ
Ｔ１５のソースを転流用ＭＯＳＦＥＴ６のソースに接続
してある。制御用ＦＥＴ１５は主スイッチ素子３のオン
動作に同期してオンする様に接がれているので、同時に
転流用ＭＯＳＦＥＴ６のゲート電荷を放電し、オフさせ
るようにしてある。トランスの２次巻線２Ｂ間にコンデ
ンサ１７と抵抗１８の直列回路を設置し、その中点から
制御ＦＥＴ１５のゲート信号を得るようにしてある。
【００１５】次に上記第１の実施例回路の動作を図２を
用いて説明する。主スイッチ素子３がオンからオフに移
行すると、トランス２には共振電圧がｔ’2の期間発生
する。この期間ｔ’2は転流用ＭＯＳＦＥＴ６の入力容
量Ｃｉｓｓが寄与しないため、図６に示した共振電圧発
生期間ｔ2よりも小さい。主スイッチ素子がオフしてい
る期間（ｔ’2＋ｔ’3）にチョークコイル８の補助巻線
８Ｂに発生した電圧により、転流用ＭＯＳＦＥＴ６が導
通するので、チョークコイルに蓄積された電磁エネルギ
ーは前記ＦＥＴ６を通って出力コンデンサ９に放出され
る。次に主スイッチ素子３がオフからオンに移行する
と、直ちに制御スイッチ１４がオンして転流用ＭＯＳＦ
ＥＴ６のゲート電荷を急速に放電することが出来る。
用いて説明する。主スイッチ素子３がオンからオフに移
行すると、トランス２には共振電圧がｔ’2の期間発生
する。この期間ｔ’2は転流用ＭＯＳＦＥＴ６の入力容
量Ｃｉｓｓが寄与しないため、図６に示した共振電圧発
生期間ｔ2よりも小さい。主スイッチ素子がオフしてい
る期間（ｔ’2＋ｔ’3）にチョークコイル８の補助巻線
８Ｂに発生した電圧により、転流用ＭＯＳＦＥＴ６が導
通するので、チョークコイルに蓄積された電磁エネルギ
ーは前記ＦＥＴ６を通って出力コンデンサ９に放出され
る。次に主スイッチ素子３がオフからオンに移行する
と、直ちに制御スイッチ１４がオンして転流用ＭＯＳＦ
ＥＴ６のゲート電荷を急速に放電することが出来る。
【００１６】このとき整流用ＭＯＳＦＥＴ４又はダイオ
ード５は転流用ＭＯＳＦＥＴ６のゲート電荷が残ってい
る間は電流が流れられないので、転流用ＭＯＳＦＥＴ６
と、整流用ＭＯＳＦＥＴ４又はダイオード５が同時にオ
ンして短絡電流を流すことはない。従って図１の実施例
回路では転流用ＭＯＳＦＥＴ６のゲートをチョークコイ
ル８の補助巻線２Ｂの電圧で駆動しているにもかかわら
ず、転流用ＭＯＳＦＥＴ６のオフ時に発生する過大なロ
スを防ぐことができ、且つダイオード１２によって負電
圧が前記ＭＯＳＦＥＴのゲートにかかるのを防止してい
るので転流用ＭＯＳＦＥＴ６を最適な電圧で駆動出来
る。また、トランスの２次巻線２Ｂ間にコンデンサ１７
と抵抗１８の直列回路を設置し、その中点から制御ＦＥ
Ｔ１５のゲート信号を得ることによって、トランスから
みた制御ＦＥＴの入力容量分を小さくすることが出来
る。
ード５は転流用ＭＯＳＦＥＴ６のゲート電荷が残ってい
る間は電流が流れられないので、転流用ＭＯＳＦＥＴ６
と、整流用ＭＯＳＦＥＴ４又はダイオード５が同時にオ
ンして短絡電流を流すことはない。従って図１の実施例
回路では転流用ＭＯＳＦＥＴ６のゲートをチョークコイ
ル８の補助巻線２Ｂの電圧で駆動しているにもかかわら
ず、転流用ＭＯＳＦＥＴ６のオフ時に発生する過大なロ
スを防ぐことができ、且つダイオード１２によって負電
圧が前記ＭＯＳＦＥＴのゲートにかかるのを防止してい
るので転流用ＭＯＳＦＥＴ６を最適な電圧で駆動出来
る。また、トランスの２次巻線２Ｂ間にコンデンサ１７
と抵抗１８の直列回路を設置し、その中点から制御ＦＥ
Ｔ１５のゲート信号を得ることによって、トランスから
みた制御ＦＥＴの入力容量分を小さくすることが出来
る。
【００１７】図３は本発明の第２の実施例であって、主
スイッチ素子にＭＯＳＦＥＴを使った時の具体的回路例
である。２０は主スイッチ素子としてのＭＯＳＦＥＴ、
２１はコンデンサ、２２はパルストランス、２３はＭＯ
ＳＦＥＴの駆動信号源である。制御ＦＥＴ１５のゲート
信号を、パルストランス２２とコンデンサ２１を経由し
てＭＯＳＦＥＴの駆動信号源から供給することにより、
トランス２の共振電圧発生期間は転流用ＦＥＴ６及び制
御ＦＥＴ１５の入力容量の影響を全く受けないので、変
換周波数より高周波化が可能である。
スイッチ素子にＭＯＳＦＥＴを使った時の具体的回路例
である。２０は主スイッチ素子としてのＭＯＳＦＥＴ、
２１はコンデンサ、２２はパルストランス、２３はＭＯ
ＳＦＥＴの駆動信号源である。制御ＦＥＴ１５のゲート
信号を、パルストランス２２とコンデンサ２１を経由し
てＭＯＳＦＥＴの駆動信号源から供給することにより、
トランス２の共振電圧発生期間は転流用ＦＥＴ６及び制
御ＦＥＴ１５の入力容量の影響を全く受けないので、変
換周波数より高周波化が可能である。
【００１８】図４は本発明の他の実施例を示す回路図で
図中ＳＴは可飽和トランスで、制御用ＭＯＳＦＥＴ１５
のゲート信号を主スイッチ素子３の電流から供給するよ
うにしたものである。
図中ＳＴは可飽和トランスで、制御用ＭＯＳＦＥＴ１５
のゲート信号を主スイッチ素子３の電流から供給するよ
うにしたものである。
【００１９】
【発明の効果】以上説明したように本発明は出力チョー
クコイルに補助巻線を巻回しこの補助巻線に発生した電
圧で転流用ＭＯＳＦＥＴを駆動する同期整流方式で、転
流用ＭＯＳＦＥＴをオフするための制御（放電）回路を
別に設けることにより、前記ＦＥＴの動作遅れによって
起こるトランス２次側の短絡電流を回避し、本来のチョ
ークコイル駆動方式のメリットである、転流期間全域に
亘るＭＯＳＦＥＴの導通が可能になり、効率の低下を防
げる。更にトランスのリセットに要する共振電圧発生期
間を短く出来るので、変換周波数を上げることができ、
小型化に対して有効な手段となる。
クコイルに補助巻線を巻回しこの補助巻線に発生した電
圧で転流用ＭＯＳＦＥＴを駆動する同期整流方式で、転
流用ＭＯＳＦＥＴをオフするための制御（放電）回路を
別に設けることにより、前記ＦＥＴの動作遅れによって
起こるトランス２次側の短絡電流を回避し、本来のチョ
ークコイル駆動方式のメリットである、転流期間全域に
亘るＭＯＳＦＥＴの導通が可能になり、効率の低下を防
げる。更にトランスのリセットに要する共振電圧発生期
間を短く出来るので、変換周波数を上げることができ、
小型化に対して有効な手段となる。
【００２０】また、トランスの２次巻線間にコンデンサ
と抵抗の直列回路を設置し、その中点から制御ＦＥＴの
ゲート信号を得ることによって、トランスからみた制御
ＦＥＴの入力容量分を小さくすることが出来る。
と抵抗の直列回路を設置し、その中点から制御ＦＥＴの
ゲート信号を得ることによって、トランスからみた制御
ＦＥＴの入力容量分を小さくすることが出来る。
【００２１】また、制御ＦＥＴのゲート信号を、パルス
トランスとコンデンサを経由してＭＯＳＦＥＴの駆動信
号源から供給することにより、トランスの共振電圧発生
期間は転流用ＦＥＴ及び制御ＦＥＴの入力容量の影響を
全く受けないので、変換周波数より高周波化が可能であ
る。
トランスとコンデンサを経由してＭＯＳＦＥＴの駆動信
号源から供給することにより、トランスの共振電圧発生
期間は転流用ＦＥＴ及び制御ＦＥＴの入力容量の影響を
全く受けないので、変換周波数より高周波化が可能であ
る。
【００２２】また、制御ＦＥＴのゲート信号を、可飽和
トランスで主スイッチ素子の電流供給することにより、
トランスの共振電圧発生期間は転流用ＦＥＴ及び制御Ｆ
ＥＴの入力容量の影響を全く受けないので、変換周波数
より高周波化が可能である。
トランスで主スイッチ素子の電流供給することにより、
トランスの共振電圧発生期間は転流用ＦＥＴ及び制御Ｆ
ＥＴの入力容量の影響を全く受けないので、変換周波数
より高周波化が可能である。
【図１】本発明の同期整流回路の第１の実施例を示す回
路である。
路である。
【図２】本発明の同期整流回路の第１の実施例の動作波
形を示す波形図である。
形を示す波形図である。
【図３】本発明の同期整流回路の第２の実施例を示す回
路である。
路である。
【図４】本発明の他の実施例を示す回路。
【図５】従来の同期整流回路の第１の例を示す回路図で
ある。
ある。
【図６】従来の同期整流回路における動作波形を示す波
形図である。
形図である。
【図７】従来の同期整流回路の第２の例を示す回路図で
ある。
ある。
１ 入力コンデンサ
２ トランス
３ 主スイッチ素子
４ 整流用ＭＯＳＦＥＴ
５ 整流用ＦＥＴの寄生ダイオード
６ 転流用ＭＯＳＦＥＴ
７ 転流用ＦＥＴの寄生ダイオード
８ チョークコイル
９ 出力コンデンサ
１１ 駆動回路
１２，１６ ダイオード
１３ 制御（放電）回路
１５ 制御ＦＥＴ
１７，２１ コンデンサ
１８ 抵抗
２０ ＭＯＳＦＥＴ
２２ パルストランス
２３ 駆動信号源
ＳＴ 可飽和トランス
Claims (3)
- 【請求項１】トランスの１次巻線に主スイッチ素子を接
続し、前記トランスの２次巻線に並列にソース共通の整
流用ＭＯＳＦＥＴと転流用ＭＯＳＦＥＴの直列回路を接
続し、整流出力をチョークコイルと出力コンデンサで平
滑するようにした同期整流回路において、前記チョーク
コイルに補助巻線を巻回し、該補助巻線の一部をダイオ
ードに介して前記転流用ＭＯＳＦＥＴのゲートに接続す
ると共に、該転流用ＭＯＳＦＥＴのゲートと前記整流用
ＭＯＳＦＥＴのドレイン間に前記主スイッチ素子と同期
して動作するＭＯＳＦＥＴで構成した制御スイッチを設
けてあり、前記トランスの２次巻線間に並列にコンデン
サと抵抗の直列回路を接続し、前記コンデンサと抵抗の
接続点にＭＯＳＦＥＴのゲートを接続したことを特徴と
する同期整流回路。 - 【請求項２】トランスの１次巻線に主スイッチ素子を接
続し、前記トランスの２次巻線に並列にソース共通の整
流用ＭＯＳＦＥＴと転流用ＭＯＳＦＥＴの直列回路を接
続し、整流出力をチョークコイルと出力コンデンサで平
滑するようにした同期整流回路において、前記チョーク
コイルに補助巻線を巻回し、該補助巻線の一部をダイオ
ードに介して前記転流用ＭＯＳＦＥＴのゲートに接続す
ると共に、該転流用ＭＯＳＦＥＴのゲートと前記整流用
ＭＯＳＦＥＴのドレイン間に前記主スイッチ素子と同期
して動作するＭＯＳＦＥＴで構成した制御スイッチを設
けてあり、前記制御スイッチのゲート信号を主スイッチ
素子の電流を駆動源とする可飽和トランスから供給する
ようにしたことを特徴とする同期整流回路。 - 【請求項３】トランスの１次巻線に主スイッチ素子を接
続し、前記トランスの２次巻線に並列にソース共通の整
流用ＭＯＳＦＥＴと転流用ＭＯＳＦＥＴの直列回路を接
続し、整流出力をチョークコイルと出力コンデンサで平
滑するようにした同期整流回路において、前記チョーク
コイルに補助巻線を巻回し、該補助巻線の一部をダイオ
ードに介して前記転流用ＭＯＳＦＥＴのゲートに接続す
ると共に、該転流用ＭＯＳＦＥＴのゲートと前記整流用
ＭＯＳＦＥＴのドレイン間に前記主スイッチ素子と同期
して動作するＭＯＳＦＥＴで構成した制御スイッチを設
けてあり、前記主スイッチ素子の駆動用パルストランス
を設け、前記パルストランスの駆動信号源により前記制
御スイッチを駆動するようにしたことを特徴とする同期
整流回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03844497A JP3515675B2 (ja) | 1997-02-06 | 1997-02-06 | 同期整流回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03844497A JP3515675B2 (ja) | 1997-02-06 | 1997-02-06 | 同期整流回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10225114A JPH10225114A (ja) | 1998-08-21 |
| JP3515675B2 true JP3515675B2 (ja) | 2004-04-05 |
Family
ID=12525476
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03844497A Expired - Lifetime JP3515675B2 (ja) | 1997-02-06 | 1997-02-06 | 同期整流回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3515675B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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-
1997
- 1997-02-06 JP JP03844497A patent/JP3515675B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10225114A (ja) | 1998-08-21 |
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