JP3475925B2 - スイッチング電源装置 - Google Patents

スイッチング電源装置

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JP3475925B2
JP3475925B2 JP2000295203A JP2000295203A JP3475925B2 JP 3475925 B2 JP3475925 B2 JP 3475925B2 JP 2000295203 A JP2000295203 A JP 2000295203A JP 2000295203 A JP2000295203 A JP 2000295203A JP 3475925 B2 JP3475925 B2 JP 3475925B2
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    • H02M3/3382—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac using devices of a triode or a transistor type requiring continuous application of a control signal using semiconductor devices only in a self-oscillating arrangement in a push-pull circuit arrangement

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、直流安定化電圧
を供給するスイッチング電源装置に関し、特に、スイッ
チング素子のオン期間にトランスの１次巻線及びキャパ
シタにエネルギーを蓄積し、このエネルギーをスイッチ
ング素子のオフ期間に２次側から負荷に供給する構成の
スイッチング電源装置に関する。
【０００２】
【従来の技術】トランスＴの１次側に第１のスイッチ回
路と第２スイッチ回路とを接続し、これらのスイッチ回
路に含まれるスイッチング素子をともにオフする期間を
挟んで交互にオンオフするスイッチング制御回路を設け
て自励発振させるスイッチング電源装置においては、た
とえば、特願平９−３５２６９６号に示されている。図
１は、同出願明細書に示されているスイッチング電源装
置のブロック図である。
【０００３】このスイッチング電源装置では、トランス
Ｔの１次側巻線Ｔ１に直列に入力電源Ｅ、インダクタ
Ｌ、第１のスイッチ回路Ｓ１が接続され、１次巻線Ｔ１
とインダクタＬとの直列回路に、キャパシタＣと第２の
スイッチ回路Ｓ２との直列回路が並列接続されている。
また、１次巻線Ｔ１の電圧に略比例した電圧を発生する
第１の駆動巻線Ｔ３の電圧は制御回路１１に入力し、同
じく、１次巻線Ｔ１の電圧に略比例した電圧を発生する
第２の駆動巻線Ｔ４の電圧は制御回路１２に入力する。
制御回路１１は、第１のスイッチ回路Ｓ１の第１のスイ
ッチング素子Ｑ１の制御端子に出力され、第２の制御回
路１２の出力は、第２のスイッチ素子Ｓ２の第２のスイ
ッチング素子Ｑ２の制御端子に出力される。第１のスイ
ッチ回路Ｓ１は、第１のスイッチング素子Ｑ１、第１の
ダイオードＤ１、および第１のキャパシタＣ１の並列接
続回路で構成され、第２のスイッチ回路Ｓ２は、第２の
スイッチング素子Ｑ２、第２のダイオードＤ２、および
第２のキャパシタＣ２の並列接続回路で構成される。
【０００４】また、トランスＴの２次巻線Ｔ２には、直
列に整流素子Ｄｓが接続され、この整流素子Ｄｓとその
出力側に接続されているキャパシタＣｏとで整流平滑回
路を構成する。整流素子Ｄｓには並列に容量性インピー
ダンスＣｓが接続され、また、整流平滑回路の出力と負
荷との間には、負荷電圧を検出する検出回路１４が接続
されている。この検出回路１４の出力は、第１の制御回
路１１にフィードバックされる。
【０００５】また、ＵＳＰ３５９６１６５号には、トラ
ンスの１次側に２つのスイッチ回路を接続し、他励発振
動作させるとともに、２次巻線には両波整流回路を接続
する構成のものが示されている。
【０００６】また、特開平５−３２８７１９号公報や、
特開平１１−１３６９４０号公報には、トランスの１次
側に２つのスイッチ回路を接続し、２次側巻線に、上記
図１に示すような回路構成を持つ装置が示されている。
なお、この公報に示されるスイッチング電源装置では、
１次巻線に直列にインダクタとキャパシタが接続され、
この直列回路に第２のスイッチ素子が並列接続されるよ
うになっている。
【０００７】
【発明が解決しようとする課題】しかしながら、上記の
各スイッチング電源装置には以下に示す欠点があった。
【０００８】（１）ＵＳＰ３５９６１６５号 このスイッチング電源装置は、共振型ハーフブリッジ回
路（オンオン型）と称される回路であって、このオンオ
ン型では、それぞれのスイッチング素子がオン時に１次
側から２次側へエネルギーの伝達を行う回路であり、ス
イッチング素子のオン時間をほぼ一定の値とし、スイッ
チング周波数を変化させて１次巻線と直列に接続される
ＬＣ共振回路のインピーダンスを変化させて出力電力の
制御を行う。すなわち、ＬＣ共振周波数とスイッチング
周波数が近い場合には、ＬＣ共振回路のインピーダンス
が小さくなり、トランスに大きな電流が流れて大きな出
力電力を得ることができ、逆にＬＣ共振周波数とスイッ
チング周波数が離れれば、小さな出力電力を得ることが
できる。このような構成のため、出力電力に応じてスイ
ッチング周波数が大きく変化することになる。スイッチ
ング周波数が大きく変化すると、出力平滑回路やフィル
タ回路が大型化し、電子機器に対する干渉、制御回路の
損失の増加等が問題となる。
【０００９】また、このスイッチング電源装置は、他励
発振型であるため、部品点数が増加し、小型化、低コス
ト化の妨げとなる。さらに、両波整流するため、２次側
ダイオードが少なくとも２つ必要である。
【００１０】（２）特開平５−３２８７１９号公報、特
開平１１−１３６９４０号公報 これらのスイッチング電源装置は、スイッチング素子の
オン期間に１次巻線にエネルギーを蓄積し、オフ期間
に、蓄積したエネルギーを２次巻線から放出するオンオ
フ型のスイッチング電源装置であるが、自励発振型では
なく他励発振型または同期発振型である。このため、発
振器、駆動回路等が必要となり、部品点数が増加し、小
型化、低コスト化を図ることができない。なお、特開平
５−３２８７１９号公報では、同期発振回路を用いて発
振器を不要としているが、ハイサイドのスイッチング素
子の駆動に高耐圧のＭＯＳＦＥＴ等を含むＩＣや、絶縁
して駆動するためパルストランス等が必要となる。この
ため、このスイッチング電源装置でもスイッチング制御
回路の大型化とコスト高を避けることができない。
【００１１】（３）特願平９−３５２６９６号 このスイッチング電源装置は、自励発振型で、第１のス
イッチ回路のオン期間に１次巻線にエネルギーを蓄積
し、オフ期間に２次巻線から蓄積したエネルギーを放出
するオンオフ型のスイッチング電源装置であるが、図１
から明らかなように、スイッチング素子に入力電圧Ｖｉ
ｎとコンデンサ電圧Ｖｃの和が印加されるために、高耐
圧のスイッチング素子が必要となる。また、入力電圧Ｖ
ｉｎがトランスＴの１次巻線Ｔ１に直接印加される構成
のため、１次巻線Ｔ１に印加される電圧が大きくなり、
その分小型化を阻害するという不都合がある。また、ト
ランスの１次巻線に蓄えられた励磁エネルギーのみを２
次側に出力する構成で、 キャパシタＣのエネルギーを
２次側に出力する構成となっていないため、１次巻線の
ピーク電流値が大きくなり、導通損失が増加するという
課題を有している。
【００１２】この発明の目的は、高効率、低損失である
とともに、スイッチング素子の低ストレス化やトランス
の小型軽量化を図ることのできるスイッチング電源装置
を提供することにある。
【００１３】
【課題を解決するための手段】この発明は、上記の課題
を解決するために次のように構成される。
【００１４】（１）第１のスイッチ回路と第２のスイッ
チ回路の直列回路が入力電源に接続され、漏れインダク
タＬを有するトランスＴの１次巻線とキャパシタＣとの
直列回路の一端が第１と第２のスイッチ回路の接続点に
接続され、他端が入力電源に接続され、トランスＴの２
次巻線に整流素子Ｄｓを含む整流平滑回路が接続され、
前記第１のスイッチ回路を、第１のスイッチング素子Ｑ
１、第１のダイオードＤ１、および第１のキャパシタＣ
１の並列接続回路で構成し、前記第２のスイッチ回路
を、第２のスイッチング素子Ｑ２、第２のダイオードＤ
２、および第２のキャパシタＣ２の並列接続回路で構成
し、前記第１のスイッチング素子のオン期間に前記トラ
ンスＴの１次巻線及び前記キャパシタＣにエネルギーを
蓄え、前記第１のスイッチング素子のオフ期間に２次巻
線から出力を得て、前記第１のスイッチング素子のオン
時間を制御することにより出力電力を制御するスイッチ
ング電源装置において、前記第１のスイッチング素子Ｑ
１をオンさせる１次巻線電圧に略比例した電圧を発生す
る第１の駆動巻線、および、前記第２のスイッチング素
子Ｑ２をオンさせる１次巻線電圧に略比例した電圧を発
生する第２の駆動巻線、を前記トランスＴに備え、さら
に、前記第１および第２のスイッチング素子を両スイッ
チング素子が共にオフする期間を挟んで交互にオン／オ
フするスイッチング制御回路を備え、且つ、前記第２の
スイッチング素子Ｑ２および前記整流素子Ｄｓがともに
共にオフとなってから前記第１のスイッチング素子をタ
ーンオンして自励発振することを特徴とする。
【００１５】この発明では、上記の構成により次のよう
な作用効果を奏する。
【００１６】第１のスイッチング素子Ｑ１と第２のス
イッチング素子Ｑ２に印加される電圧が入力電圧となる
ため、同スイッチング素子として低耐圧の半導体素子を
用いることができる。たとえば、一般的なＭＯＳＦＥＴ
のオン抵抗は、耐圧の約２乗に比例して大きくなるが、
低耐圧のスイッチング素子を使用するとオン抵抗が小さ
く導通損失が低減する。また、一般に低耐圧の方が安価
である。このため、スイッチング素子の発熱を低減し
て、スイッチング電源装置全体の高効率化と小型軽量化
および低コスト化を実現することができる。
【００１７】トランスＴの１次巻線に印加される電圧
が図１に示す従来のスイッチング電源装置に比べて約半
分となる。このため、１次巻線数を少なくでき、コアギ
ャップを小さくすることが可能であり、さらにトランス
Ｔの耐圧設計が容易となりトランスの小型化を図ること
ができる。
【００１８】第１、第２のスイッチ回路は、それぞれ
スイッチング素子に並列にダイオードおよびキャパシタ
を接続しているために、これらのスイッチング素子Ｑ１
およびＱ２は零電圧でターンオンし、スイッチング素子
Ｑ２は零電流でターンオフする。このため、スイッチン
グ損失が大幅に低減され、発熱を抑制することができ
る。
【００１９】２次側の整流素子Ｄｓは零電流でターン
オンし、且つその電流波形は零電流から比較的急峻に立
ち上がり、電流の変化率が零となるピーク点に達した
後、再び零電流となってターンオフする波形となる。従
来の逆三角形の波形に比べ、矩形波形に近くなってピー
ク電流値が低く抑えられる。このため、実効電流値が低
減され導通損が低減される。
【００２０】パルストランスやフォトカプラ等を用い
て絶縁することなく、グランドレベルの異なる２つのス
イッチング素子Ｑ１、Ｑ２を駆動することができる。さ
らに、スイッチング素子Ｑ１、Ｑ２を自励発振構成とす
ることによって、別の発振器を設けたスイッチング制御
用ＩＣを用いる必要はなく、スイッチング制御回路が複
雑化せず全体に小型化、低コスト化を図れる。
【００２１】（２）前記スイッチング制御回路は、前記
第１の駆動巻線と前記第１のスイッチング素子Ｑ１の制
御端子との間、または、前記第２の駆動巻線と前記第２
のスイッチング素子Ｑ２の制御端子との間に、抵抗また
は抵抗とコンデンサの直列回路からなる遅延回路を備
え、前記第１の駆動巻線または前記第２の駆動巻線に前
記第１のスイッチング素子または前記第２スイッチング
素子をオンさせる１次巻線電圧に略比例した電圧を発生
してから、遅延して該第１または第２のスイッチング素
子をオンさせることを特徴とする。
【００２２】トランスＴの１次巻線電圧に略比例した電
圧が駆動巻線に発生し、この電圧を遅延回路により遅延
させてスイッチング素子をオンさせるために、２つのス
イッチング素子Ｑ１、Ｑ２がともにオフとなる期間を挟
んで交互にオンオフ駆動することが容易に実現可能であ
る。また、このようにすることで、２つのスイッチング
素子Ｑ１、Ｑ２の同時オンによる損失の増加および破壊
を防止することができる。
【００２３】（３）前記スイッチング制御回路は、前記
第１のスイッチング素子をターンオフさせるスイッチ手
段と、前記第１の駆動巻線に前記第１のスイッチング素
子をターンオンさせる１次巻線電圧に略比例した電圧を
発生させてから、所定の時間後に前記スイッチング素子
を前記スイッチ手段によってターンオフさせるように制
御する時定数回路とを備えてなることを特徴とする。
【００２４】第１のスイッチング素子Ｑ１をターンオフ
させるスイッチ手段を備えることによって、このスイッ
チング素子Ｑ１のスイッチング速度を高速化し、スイッ
チング素子Ｑ１のスイッチング時の損失を低減すること
ができる。また、スイッチング素子Ｑ１のオン時間を決
める時定数回路を設けることによって、スイッチング素
子Ｑ１のオン時間を任意に設定、または制御して出力電
圧を安定化することが可能である。
【００２５】（４）前記スイッチング制御回路は、前記
第２のスイッチング素子をターンオフさせるスイッチ手
段と、前記第２の駆動巻線に前記第２のスイッチング素
子をターンオンさせる１次巻線電圧に略比例した電圧を
発生させてから、所定の時間後に前記スイッチング素子
を前記スイッチ手段によってターンオフさせるように制
御する時定数回路とを備えてなることを特徴とする。
【００２６】この発明も、前記（３）と同様に、スイッ
チング素子Ｑ２のスイッチング速度を高速化し、スイッ
チング素子Ｑ２のスイッチング時の損失を低減すること
ができる。また、スイッチング素子Ｑ２のオン時間を決
める時定数回路を設けることによって、スイッチング素
子Ｑ２のオン時間を任意に設定、または制御して出力電
圧を安定化することが可能である。
【００２７】（５）前記スイッチ手段はトランジスタで
構成され、該トランジスタが前記第１または第２のスイ
ッチング素子の制御端子に接続され、該トランジスタの
制御端子に前記時定数回路を構成する第１のインピーダ
ンス回路と充放電されるコンデンサとが接続されたこと
を特徴とする。
【００２８】ハイサイドのスイッチング素子Ｑ２を駆動
するために、高耐圧のＭＯＳＦＥＴやＩＣを用いる必要
がなく、トランジスタと時定数回路からなる簡素な構成
でスイッチング素子Ｑ２を駆動することができる。この
ため、小型軽量化、低コスト化を図ることができる。ま
た、スイッチング素子Ｑ１またはＱ２の駆動用の発振器
が不要であるため、さらなる小型軽量化、低コスト化を
図ることができる。
【００２９】（６）前記時定数回路を構成する第１のイ
ンピーダンス回路のインピーダンス値が、前記出力電力
に応じて、または、外部信号により変化することを特徴
とする。
【００３０】出力電力に応じて、または外部からの信号
によって、時定数回路を構成するインピーダンス回路の
値を変化させることにより、時定数回路中のコンデンサ
の充放電時間を変化させる。これにより、スイッチング
素子Ｑ１またはＱ２のオン時間を制御して、出力電力に
応じた最適なオン時間で該スイッチング素子Ｑ１または
Ｑ２をスイッチング動作させることができる。 （７）前記キャパシタＣの両端、または前記キャパシタ
ＣとトランスＴの１次巻線との直列回路の両端に、抵抗
を含む第２のインピーダンス回路を接続し、該第２のイ
ンピーダンス回路を介して前記スイッチ回路に入力電圧
を印加することを特徴とするキャパシタＣの両端また
は、キャパシタＣとトランスＴの１次巻線との直列回路
の両端に抵抗を含むインピーダンス回路を接続すること
によって、このインピーダンス回路を介して第１のスイ
ッチ回路に起動のための電圧を印加することができる。
このインピーダンス回路がないと、キャパシタＣに入力
電圧が印加されることになるため、スイッチング素子Ｑ
１の制御端子に電圧を与えても発振動作を開始しない場
合がある。なお、インピーダンス回路は、キャパシタＣ
とトランスＴの１次巻線との直列回路の両端に接続して
もよいが、キャパシタＣの両端に接続したほうがインピ
ーダンス回路に加わる電圧は低くなり、その分損失を低
減することができる。
【００３１】（８）前記第２のインピーダンス回路を介
して前記スイッチ回路に印加した入力電圧を抵抗を含む
第３のインピーダンス回路を介して分圧して前記第１の
スイッチング素子の制御端子に印加し、自励発振を開始
させる起動回路を設けたことを特徴とするこの発明で
は、第１のスイッチ回路に印加される電圧を抵抗を含む
第３のインピーダンス回路によって分圧してスイッチン
グ素子Ｑ１の制御端子に与え自励発振を開始させるよう
にしている。この時、分圧抵抗は、入力電源に接続せず
に、第１のスイッチ回路に接続することによって、第１
のスイッチ回路に電圧が印加された場合にのみ発振開始
を行わせることができる。このことは起動不良を防止す
ることに繋がる。
【００３２】また、発振を開始させるためのワンショッ
トパルス発生回路等を設ける必要がないために、スイッ
チング制御回路が複雑化せず全体に小型化、低コスト化
を図ることができる。
【００３３】（９）前記整流素子Ｄｓに並列に容量性イ
ンピーダンスＣｓを接続し、前記第２のスイッチング素
子および前記整流素子Ｄｓがともにオフになると、該容
量性インピーダンスＣｓと前記トランスＴのインダクタ
ンスとが共振し、前記容量性インピーダンスＣｓの両端
電圧波形が正弦波形の一部の波形を形成して、零電圧か
ら立ち上がるように、または零電圧に立ち下がるよう
に、当該容量性インピーダンスＣｓの容量値を設定した
ことを特徴とするスイッチング素子Ｑ１のオン時に容量
性インピーダンスＣｓに蓄えられた電荷が、整流素子Ｄ
ｓの導通開始時に整流素子Ｄｓを流れずに出力すること
ができるため、該整流素子Ｄｓの導通損失を低減させる
ことができる。また、整流素子Ｄｓの逆回復損失を低減
し、急峻な電圧変動を抑制することによってノイズの発
生を低減することができる。また、整流素子Ｄｓに流れ
る電流波形の立ち上がりが急峻となり、電流波形が矩形
波に近くなって実効電流を低減することができる。 （１０）前記整流素子Ｄｓを、制御信号によりスイッチ
ングするスイッチング素子としたことを特徴とする。
【００３４】この発明では、たとえば、整流素子Ｄｓを
典型的なダイオードとせず、オン抵抗の小さなＭＯＳＦ
ＥＴ等のスイッチ素子で構成する。このようなスイッチ
素子を制御信号によってスイッチングすることにより、
オン時の導通損失が小さくなり、これにより２次側整流
回路での導通損失を低減することが可能になる。
【００３５】（１１）前記スイッチング素子を電界効果
型トランジスタとしたことを特徴とする。
【００３６】第１のスイッチング素子および第２のスイ
ッチング素子をＭＯＳＦＥＴ等の電界効果型トランジス
タで構成することによって、その寄生ダイオードと寄生
キャパシタを利用することが可能である。このため、こ
の寄生ダイオードを前記第１のダイオードＤ１または第
２のダイオードＤ２とし、寄生キャパシタを前記第１の
キャパシタＣ１または第２のキャパシタＣ２とすること
によって、これらのダイオードＤ１、Ｄ２およびキャパ
シタＣ１、Ｃ２を省略することができる。このようにす
ると、部品点数を削減することが可能になる。
【００３７】（１２）前記トランスＴの漏れインダクタ
Ｌもしくは前記１次巻線に直列に接続した外付けのイン
ダクタＬを備え、前記インダクタＬと前記キャパシタＣ
が前記第１のスイッチング素子Ｑ１のオフ期間において
共振し、前記１次巻線に流れる電流波形を正弦波の一部
としたことを特徴とする。
【００３８】インダクタＬとキャパシタＣが、第１のス
イッチング素子Ｑ１のオフ期間において共振することに
よって、１次巻線に流れる電流波形が正弦波の一部とな
る。これによって、スイッチング素子Ｑ２のピーク電流
値および整流素子Ｄｓに流れる電流波形のピーク値を低
減し、スイッチング素子Ｑ２の零電流ターンオフを達成
することができる。また、トランスＴの漏れインダクタ
をインダクタＬとして用いることによって、外付けのイ
ンダクタＬが不要となる。このため、部品点数が削減さ
れるだけでなくトランスの漏れインダクタによるエネル
ギー損失が低減できる。
【００３９】（１３）前記スイッチング制御回路は、前
記キャパシタＣ１またはＣ２の両端電圧が零電圧または
零電圧付近まで低下した後に第１のスイッチング素子Ｑ
１またはＱ２をオンさせる。
【００４０】スイッチング制御回路が、キャパシタＣ１
またはＣ２の両端電圧が零電圧または零電圧付近まで低
下した後にスイッチング素子Ｑ１またはＱ２をオンさせ
るように遅延時間を設定することによって、零電圧スイ
ッチング動作が行われる。これにより、ターンオン損失
を低減し、スイッチングノイズの発生を抑制することが
できる。
【００４１】（１４）前記スイッチング制御回路は、前
記第２のスイッチング素子Ｑ２に流れる電流が零または
零付近でオフさせる。
【００４２】スイッチング素子Ｑ２が零電流ターンオフ
動作し、ターンオフ時のスイッチング損失、スイッチン
グサージが低減される。
【００４３】（１５）前記整流素子Ｄｓに流れる電流波
形が零から立ち上がり、電流の変化率が零となるピーク
点に達した後、再び零電流となってターンオフする波形
となるように、前記キャパシタＣと前記インダクタＬと
の値を設定したことを特徴とする。
【００４４】整流素子Ｄｓに流れる電流波形のピーク電
流値を低減して矩形波に近い波形となるために、実効電
流が低減し、整流素子Ｄｓの導通損失が低減される。ま
た、整流素子Ｄｓに流れる電流が急激な変化を伴わない
ために、スイッチングノイズの発生が抑制され、零電流
でオフすることによって逆回復損失が低減される。
【００４５】（１６）前記スイッチング制御回路は、前
記整流平滑回路の出力に接続される負荷の大きさに応じ
て前記トランスＴの順方向への励磁量に対する逆方向へ
の励磁量の割合を変化させるように制御するものであ
る。
【００４６】スイッチング素子Ｑ１のオン時間を変化さ
せて整流平滑回路の出力の電圧制御を行うことによっ
て、安定化された出力電圧を負荷に供給することができ
る。また、たとえばスイッチング素子Ｑ２のオン時間を
ほぼ一定値として負荷の大きさに応じてトランスＴの順
方向への励磁量に対する逆方向への励磁量の割合を整流
平滑回路の出力に接続される負荷の大きさに応じて変化
させることにより、スイッチング周波数の変動を抑制し
て、電子機器に対する干渉を防止したり制御回路の損失
を低減させることができる。
【００４７】（１７）前記スイッチング制御回路は、前
記整流平滑回路の出力に接続される負荷の大きさに係わ
らず、前記トランスＴの逆方向への励磁量が零または所
定のほぼ一定量となるように制御するものである。
【００４８】スイッチング素子Ｑ１のオン時間を変化さ
せて整流平滑回路の出力の電圧制御を行うことにより安
定化された出力電圧を負荷に供給することができる。ま
た、スイッチング素子Ｑ２のオン時間を制御して、整流
平滑回路の出力に接続される負荷の大きさに係わらず、
トランスＴの逆方向への励磁量が零または所定のほぼ一
定量とすることによって、電流の回生に伴うトランスお
よびスイッチング回路の導通損失を低減することができ
る。
【００４９】（１８）前記スイッチング制御回路は、前
記整流平滑回路の出力に接続される負荷が短絡された状
態においても、スイッチング動作が行われるための最小
値以上のスイッチング素子のオン時間を設定してあるこ
とを特徴とする。
【００５０】負荷が短絡された状態においてもスイッチ
ング動作が行われるための最小値以上のスイッチング素
子のオン時間を設定することによって短絡状態において
もスイッチング動作を持続し、短絡状態が解除された場
合、出力を復帰することのできる自動復帰型の過電流保
護回路を構成できる。最小値以下のオン時間を設定する
と、負荷が短絡された場合、キャパシタＣに入力電圧が
印加されて、発振が停止するラッチ型の過電流保護回路
となる。
【００５１】
【発明の実施の形態】図２は、この発明の第１の実施形
態のスイッチング電源装置の回路図である。
【００５２】構成において、図１に示す従来のスイッチ
ング電源装置と基本的に相違する点は、本実施形態のス
イッチング電源装置においては、トランスＴの１次側巻
線Ｔ１とインダクタＬとキャパシタＣとが直列に接続さ
れ、この直列回路の一端が第１のスイッチ回路と第２の
スイッチ回路との接続点に接続され、他端は入力電源に
接続されている点である。以下、具体的な回路構成につ
いて詳述する。
【００５３】第１のスイッチ回路Ｓ１は、第１のスイッ
チング素子Ｑ１、第１のダイオードＤ１、および第１の
キャパシタＣ１の並列接続回路で構成され、第２のスイ
ッチ回路Ｓ２は、第２のスイッチング素子Ｑ２、第２の
ダイオードＤ２、および第２のキャパシタＣ２の並列接
続回路で構成される。これらの第１のスイッチ回路Ｓ１
とＳ２とは直列に接続されてこの直列回路は入力電源Ｅ
に並列接続されている。第１のスイッチング素子Ｑ１と
第２のスイッチング素子Ｑ２とは、この実施形態の装置
では電界効果型トランジスタ（以下、ＦＥＴと称する）
が使用される。
【００５４】トランスＴの１次巻線Ｔ１にはインダクタ
ＬおよびキャパシタＣが直列接続され、この直列回路の
一端が、第１のスイッチ回路Ｓ１と第２のスイッチ回路
Ｓ２の接続点に接続され、他端が入力電源Ｅに接続され
ている。
【００５５】トランスＴの第１の駆動巻線Ｔ３は、１次
巻線Ｔ１の電圧に略比例した電圧を発生し、この駆動巻
線電圧は第１の制御回路１１に入力される。この制御回
路１１は、第１の駆動巻線Ｔ３と第１のスイッチング素
子Ｑ１の制御端子（ゲート）との間に接続された抵抗Ｒ
３およびコンデンサＣ３の直列回路からなる遅延回路
と、第１のスイッチング素子Ｑ１をターンオフさせるた
めのスイッチ手段であるトランジスタＴｒ１と、このト
ランジスタＴｒ１の制御端子（ベース）に接続され、検
出回路１４からのフィードバック信号を受ける第１のイ
ンピーダンス回路であるフォトカプラＰＣとコンデンサ
Ｃ４とからなる時定数回路を含んでいる。この制御回路
１１は、第１の駆動巻線Ｔ３に電圧が発生してから、遅
延して第１のスイッチング素子Ｑ１をオンさせるととも
に、第１の駆動巻線Ｔ３の電圧が発生してから、フォト
カプラＰＣのインピーダンスとコンデンサＣ４からなる
時定数回路によって決まる時間経過後にトランジスタＴ
ｒ１がオンすることによって第１のスイッチング素子Ｑ
１を急速にターンオフさせる。このように、第１のスイ
ッチング素子Ｑ１のオン時間を任意に変化することがで
きる。
【００５６】トランスＴには第２の駆動巻線Ｔ４が設け
られており、この第２の駆動巻線Ｔ４の電圧は第２の制
御回路１２に印加される。第２の制御回路１２は、第２
の駆動巻線Ｔ４に直列に接続された抵抗Ｒ５とコンデン
サＣ５の直列回路からなる遅延回路と、第２のスイッチ
ング素子Ｑ２をターンオフさせるスイッチ手段であるト
ランジスタＴｒ２と、このトランジスタＴｒ２の制御端
子（ベース）に接続される第１のインピーダンス回路で
ある抵抗Ｒ６と充放電されるコンデンサＣ６とからなる
時定数回路とで構成されている。この第２の制御回路に
おける遅延回路、第１のインピーダンス回路およびトラ
ンジスタＴｒ２の構成は、上記第１の制御回路における
遅延回路、第１のインピーダンス回路およびトランジス
タＴｒ１の構成と同様である。
【００５７】なお、制御回路１１または制御回路１２
は、それぞれ、キャパシタＣ１またはＣ２の両端電圧が
零電圧または零電圧付近まで低下した後にスイッチング
素子Ｑ１またはＱ２をオンさせるように遅延時間を設定
する。これにより、零電圧スイッチング動作が行われ
る。これにより、ターンオン損失を低減し、スイッチン
グノイズの発生を抑制することができる。また、制御回
路１２は、第２のスイッチング素子Ｑ２を流れる電流が
零または零付近でターンオフさせるように制御する。こ
れにより、スイッチング素子Ｑ２が零電流ターンオフ動
作し、ターンオフ時のスイッチング損失、スイッチング
サージが低減される。さらに、整流素子Ｄｓに流れる電
流波形は矩形波に近いほど、該整流素子での損失が小さ
くなるが、このような波形となるように、キャパシタＣ
とインダクタＬとの値、およびスイッチング制御回路に
よる第２のスイッチング素子Ｑ２のオン期間が設定され
る。
【００５８】また、検出回路１４は、分圧抵抗Ｒ９、Ｒ
１０と、その抵抗の接続点が基準電圧入力端子Ｖｒに接
続されるシャントレギュレータＩＣ１と、このシャント
レギュレータＩＣ１に直列に接続されるフォトダイオー
ドＰＣとを備えている。シャントレギュレータＩＣ１
は、基準電圧入力端子Ｖｒの電圧が一定になるようにカ
ソード−アノード間の電流を制御し、この電流の変化
は、フォトダイオードＰＣの光の強弱に変換され、トラ
ンスＴの第１の駆動巻線Ｔ３に接続されているフォトト
ランジスタＰＣに入光する。この回路では、フォトダイ
オードＰＣに流れる電流の強弱によってフォトトランジ
スタＰＣを介してトランジスタＴｒ１のオンタイミング
を制御し、結果として第１のスイッチング素子Ｑ１のオ
ン時間の制御を行う。すなわち、出力電圧が高くなって
フォトダイオードＰＣの電流が大きくなろうとすると、
第１のスイッチング素子Ｑ１のオン時間が短くなり、出
力電圧を下げようとし、反対に、出力電圧が低くなって
フォトダイオードＰＣに流れる電流が小さくなろうとす
ると、第１のスイッチング素子Ｑ１のオン時間が長くな
って出力電圧を上げようとする。この動作によって、出
力電圧の安定化が図られる。
【００５９】トランスＴの１次巻線Ｔ１に直列に接続さ
れているキャパシタＣには、第２のインピーダンス回路
である抵抗Ｒ１が並列に接続されている。この抵抗Ｒ１
をキャパシタＣに並列接続することにより、電源をオン
した時にこの抵抗Ｒ１を介して第１のスイッチ回路Ｓ１
に起動電圧を印加することができる。この抵抗Ｒ１がな
いと、キャパシタＣに入力電圧Ｖｉｎが印加されること
になって、第１のスイッチング素子Ｑ１の制御端子（ゲ
ート）に電圧を与えてもトランスに電流を流すことが出
来ず発振を開始できない。また、この抵抗Ｒ１は、キャ
パシタＣとトランスＴの１次巻線Ｔ１とインダクタＬと
の直列回路の両端に接続してもよいが、本実施例のよう
にキャパシタＣに並列に接続したほうが、抵抗Ｒ１に加
わる電圧が低くなって、損失を低減することができる。
【００６０】上記抵抗Ｒ１を介して印加される電圧は、
第１のスイッチング素子Ｑ１の制御端子（ゲート）に接
続される第３のインピーダンス回路である抵抗Ｒ２とＲ
７の直列回路によって分圧され、この第１のスイッチン
グ素子Ｑ１の制御端子（ゲート）に印加される。これに
より、入力電圧Ｖｉｎが投入された時に自励発振を開始
させることができる。この実施形態では、抵抗Ｒ２を入
力電圧Ｖｉｎに接続せずに、第１のスイッチング回路Ｓ
１に接続するようにしているが、このようにすると、第
１のスイッチ回路Ｓ１に電圧が印加された場合にのみ第
１のスイッチング素子Ｑ１の制御端子に電圧を与え、発
振を開始させることができ、起動不良を防止することが
できる。
【００６１】次に、上記のスイッチング電源装置の動作
を説明する。
【００６２】図３は、図２に示す回路の波形図である。
以下、図２および図３を参照して同回路の動作を説明す
る。
【００６３】図３において、Ｑ１、Ｑ２はスイッチング
素子Ｑ１、Ｑ２のオンオフを表す信号、Ｖｄｓ１、Ｖｄ
ｓ２、Ｖｄｓは、それぞれキャパシタＣ１、Ｃ２、Ｃｓ
の両端電圧波形信号、ｉｄ１、ｉｄ２、ｉｓは、それぞ
れスイッチ回路Ｓ１、Ｓ２、制御素子Ｄｓの電流波形信
号である。
【００６４】本回路の起動後のスイッチング動作は、１
スイッチング周期Ｔｓにおいて、主に時間ｔ１〜ｔ５の
４つの動作状態に分けることができる。まず、起動時
（発振開始時）について説明し、次に各状態における動
作を示す。
【００６５】（起動時）入力電圧Ｖｉｎが印加される
と、抵抗Ｒ１を介して、インダクタＬ、１次巻線Ｔ１の
経路で第１のスイッチング素子（以下、ここではＦＥＴ
と称する）Ｑ１のドレインに電圧が印加される。この電
圧が抵抗Ｒ２とＲ７とによって分圧され、Ｑ１のゲート
に電圧が印加される。この電圧がＱ１のスレッショルド
電圧を超えるとＱ１がターンオンし、入力電圧がコンデ
ンサＣとトランスＴ１に印加され、第１の駆動巻線Ｔ３
に電圧が発生し、抵抗Ｒ３、コンデンサＣ３を介してＱ
１のゲートに電圧が与えられる。これにより、Ｑ１がオ
ン状態となる。
【００６６】Ｑ１がオン状態からの最適な定格条件での
１スイッチング周期Ｔｓにおける時間ｔ１〜ｔ５の４つ
の動作状態は次に示す通りである。
【００６７】（状態１）ｔ１〜ｔ２ Ｑ１はオンしており、入力電圧Ｖｉｎからコンデンサ電
圧を引いた電圧がトランスＴの１次巻線Ｔ１に印加さ
れ、１次巻線電流が直線的に増加し、トランスＴに励磁
エネルギーが蓄えられる。また、この電流によりキャパ
シタＣは充電され、キャパシタＣに静電エネルギーが蓄
えられる。
【００６８】この時、フォトトランジスタＰＣを介して
コンデンサＣ４が充電され、Ｃ４の電圧がトランジスタ
Ｔｒ１のしきい電圧（約０. ６Ｖ）に達するとＴｒ１が
オンして、時間ｔ２でＱ１がターンオフし、状態２に遷
移する。
【００６９】（状態２）ｔ２〜ｔ３ Ｑ１がターンオフすると、トランスＴの１次巻線Ｔ１と
インダクタＬは、キャパシタＣ１およびＣ２と共振し、
キャパシタＣ１を充電し、キャパシタＣ２を放電する。
また、２次側ではトランスＴの２次巻線Ｔ２とキャパシ
タＣｓが共振し、キャパシタＣｓを放電する。Ｖｄｓ１
の立ち上がり、およびＶｄｓ２の立ち下がり部分の曲線
は、インダクタＬおよび１次巻線Ｔ１とキャパシタＣ
１、Ｃ２との共振による正弦波の一部である。
【００７０】キャパシタＣ２の両端電圧Ｖｄｓ２が下降
し零電圧となると、ダイオードＤ２が導通する。駆動巻
線Ｔ４に発生した電圧がコンデンサＣ５、抵抗Ｒ５によ
りＱ１のターンオフより少し遅れてスイッチング素子Ｑ
２のゲート端子に与えられ、このＱ２がターンオンされ
る。これにより零電圧スイッチング動作が行われ、状態
３に制御する。
【００７１】この時、２次側ではキャパシタＣｓの両端
電圧Ｖｓが零電圧まで下降し、整流素子Ｄｓが導通し、
零電圧ターンオン動作となる。このＶｓの立ち下がり部
分の曲線は、キャパシタＣｓと２次巻線Ｔ２との共振に
よる正弦波の一部である。
【００７２】（状態３）ｔ３〜ｔ４ 状態３では、１次側でダイオードＤ２またはＱ２が導通
し、インダクタＬとキャパシタＣが共振を始める。この
期間においてキャパシタＣの充電電荷は放電される。こ
の時、２次側では整流素子Ｄｓが導通し、トランスＴに
蓄えられた励磁エネルギーと、キャパシタＣに蓄えられ
た静電エネルギーを２次巻線Ｔ２から放出し、整流平滑
回路を介して出力される。この時、整流素子Ｄｓに流れ
る電流ｉｓは、１次側のインダクタＬとキャパシタＣに
よる共振電流ｉｄ２に対し、直線的に減少する励磁電流
ｉｍを引いた値と相似形となる。このため、零電流から
比較的急峻に立ち上がり、正弦波状の曲線を有する波形
となって、電流変化率が零となるピーク点に達した後、
零電流に向かって下降する。トランスの励磁電流ｉｍが
０となると、整流素子Ｄｓは零電流ターンオフ動作が行
われ、２次側電流ｉｓが０となる。
【００７３】１次側では、キャパシタＣの放電によって
励磁電流ｉｍの向きが反転し、状態１とは逆方向にトラ
ンスＴを励磁する。第２の駆動巻線Ｔ４に発生した電圧
により抵抗Ｒ６を介してコンデンサＣ６が充電され、し
きい電圧（約０. ６Ｖ）に達するとトランジスタＴｒ２
がオンし、時間ｔ４でＱ２が零電流付近でターンオフさ
れ、零電流ターンオフが行われる。Ｑ２がターンオフさ
れると、２次側整流ダイオードに逆電圧が掛かり、キャ
パシタＣｓが共振を始め、トランスの巻線電圧が反転し
はじめる。
【００７４】ここで、出力端子に接続される負荷によ
り、励磁電流がｉｍが０になるタイミングとＱ２がター
ンオフされるタイミングが異なる。すなわち、負荷が軽
い場合には、励磁電流ｉｍが０になってからＱ２がター
ンオフされ整流素子Ｄｓに逆電圧が掛かるが、重負荷の
場合は、Ｑ２がターンオフされてから励磁電流ｉｍが０
となり、整流素子Ｄｓに逆電圧が掛かる。すなわち、い
ずれの負荷条件においても、Ｑ２と整流素子Ｄｓがとも
にオフとなる時間ｔ４で整流素子Ｄｓに逆電圧が掛か
り、状態４に移行する。
【００７５】（状態４）ｔ４〜ｔ５ 状態４では、トランスＴの２次巻線Ｔ２とキャパシタＣ
ｓとが共振し、キャパシタＣｓが充電される。１次側で
は、トランスＴの１次巻線Ｔ１とインダクタＬは、キャ
パシタＣ１およびＣ２と共振し、キャパシタＣ１を放電
し、キャパシタＣ２を充電する。
【００７６】キャパシタＣ１の両端電圧Ｖｄｓ１が下降
し零電圧になると、ダイオードＤ１が導通する。この
時、第１の駆動巻線Ｔ３に発生した電圧が抵抗Ｒ３、コ
ンデンサＣ３を介して少し遅延してスイッチング素子Ｑ
１のゲートに与えられ、時間ｔ５でＱ１がターンオンさ
れ、零電圧スイッチング動作が行われて状態５が終了す
る。この時、２次側では、キャパシタＣｓの両端電圧Ｖ
ｓが零電圧から上昇し、２次巻線電圧と出力電圧との和
の電圧にクランプされる。
【００７７】１スイッチング周期当たり、以上のような
動作を行って、次のスイッチング周期も同様の動作を行
い、以降この動作を繰り返す。
【００７８】以上の動作によって、第１のスイッチング
素子Ｑ１がオンされている期間にトランスＴの１次巻線
Ｔ１に励磁エネルギーが蓄えられるとともに、キャパシ
タＣに静電エネルギーが蓄えられ、同スイッチング素子
Ｑ１がオフすると、これらの励磁エネルギーと静電エネ
ルギーが放出されることになるために、図１に示すよう
な従来のスイッチング電源装置、すなわちＱ１のオン期
間に励磁エネルギーのみが蓄えられて、Ｑ１のオフ期間
にこの励磁エネルギーを放出する装置に比較して、電流
ピーク値を低減でき、導通損失を低減できる利点があ
る。
【００７９】なお、図２に示すスイッチング電源装置に
おいても、従来のスイッチング電源装置と同様に、Ｑ１
およびＱ２は零電圧でターンし、Ｑ２は零電流付近でタ
ーンオフするために、スイッチング損失、スイッチング
サージが大幅に低減される。また、２次側の整流素子Ｄ
ｓは零電流でオンし、且つその電流波形は零電流から比
較的急峻に立ち上がり、電流の変化率が零となるピーク
点に達した後、再び零電流となってターンオフする波形
となるために、整流素子に流れる電流波形が矩形波的と
なってピーク電流値が低く抑えられ、実効電流値が低減
されて導通損が低減される。
【００８０】また、トランスの漏れインダクタＬが回路
動作に取り込まれ、漏れインダクタＬによるスイッチン
グサージの発生がなく電圧がクランプされるために低耐
圧の半導体素子を利用できる。また、スイッチング素子
に流れる電流および電圧波形の急峻な変化が緩和される
ために、スイッチングノイズの発生を低減することがで
きる。
【００８１】なお、制御回路は、スイッチング素子Ｑ
１、Ｑ２のオンオフ時間を制御することができるが、こ
の制御方式として、次の３つの方式を採用することが可
能である。
【００８２】図４（Ａ）〜（Ｃ）は、それぞれの制御方
式におけるｉｄ１の波形を示している。
【００８３】（Ａ）この方式では、スイッチング制御回
路は、スイッチング素子Ｑ１およびＱ２のオン時間を制
御し、トランスＴの逆方向への励磁量を零電圧スイッチ
ング動作を実現するために必要な最小値または零として
出力電圧を安定化する。この方式では、負荷の軽重に応
じて、スイッチング素子Ｑ１のオン時間（Ｔｏｎ）とオ
フ時間（Ｔｏｆｆ）とを同一比率とし、スイッチング周
波数を変化させる。したがって、負荷が軽くなるほど略
反比例してスイッチング周波数が高くなる。出力電圧Ｖ
ｏの制御は、たとえば、スイッチング素子Ｑ１のオン時
間で行い、出力電圧Ｖｏ以外に出力電流Ｉｏを検出し、
スイッチ回路Ｓ２の導通時間を（トランスＴのリセット
時間＋所定の逆励磁時間）とすればよい。
【００８４】（Ｂ）この方式では、軽負荷時にトランス
Ｔの１次側に回生電流が発生する。回生電流が発生して
いる時間はＴｏｎ２で示されている。この方式のスイッ
チング制御回路は、スイッチング素子Ｑ２のオン時間を
一定に制御し、スイッチング素子Ｑ１のオン時間を制御
してトランスＴの順方向への励磁量と逆方向への励磁量
の割合を変化させて出力電圧を安定化する。この方式で
は、負荷に係わらずスイッチング周波数はほぼ一定とな
る。制御は、たとえば、スイッチ回路Ｓ２の導通時間を
（トランスの最大リセット時間＋所定の逆励磁時間）と
すればよい。
【００８５】しかし、この制御方式では、スイッチング
周波数がほぼ一定となる長所を有するものの、負荷が軽
い場合においてもスイッチング素子およびトランスに流
れる電流ピーク値が大きく、スイッチング損失および導
通損失が大きくなり、且つトランスＴの磁束変化幅は絶
えず最大となりトランスの損失が大きい。
【００８６】（Ｃ）この方式は、上記（Ａ）と（Ｂ）の
方式を組み合わせた方式である。すなわち、負荷が軽い
場合には、トランスＴの順方向への励磁量と逆方向への
励磁量の割合を変化させて出力電圧を安定化し、スイッ
チング周波数の増大を抑制する。重負荷では、負荷が重
くなるほどスイッチング素子Ｑ１のオン時間を長くして
出力電圧を安定化する。たとえば、スイッチ回路Ｓ２の
導通時間を（定格負荷時のトランスリセット時間＋所定
の逆励磁時間）とすればよい。
【００８７】この方式では、スイッチング周波数の変動
を抑制しつつ軽負荷から重負荷までバランスよく高効率
に動作させることができる。
【００８８】なお、上記の実施形態では、第１のスイッ
チング素子Ｑ１および第２のスイッチング素子Ｑ２をＦ
ＥＴ（電界効果トランジスタ）で構成したが、これをト
ランジスタ等他の半導体素子で構成することも可能であ
る。
【００８９】図５は、上記図２に示すスイッチング電源
装置の主要部を示す図である。同図では、キャパシタＣ
とインダクタＬとトランスＴの１次巻線Ｌ１との直列回
路の一端がＱ１とＱ２の接続点に接続され、他端が入力
電圧Ｖｉｎの正極に接続されていることが分かる。
【００９０】図６は、上記の接続形態の他の実施例を示
している。この実施例では、キャパシタＣの接続位置
や、入力電圧Ｖｉｎの極性を変えたりしているが、キャ
パシタＣとインダクタＬと１次巻線Ｔ１の直列回路は同
じであり、またその直列回路の一端をＱ１、Ｑ２の接続
点に接続し、他端を入力電圧Ｖｉｎに接続している点も
同一である。動作も図５に示す回路の動作と同様であ
る。
【００９１】図７は、主要部の構成の他の実施例を示し
ている。この構成では、キャパシタＣを、キャパシタＣ
１とＣ２とで構成している。この回路は、キャパシタＣ
をＣ１とＣ２に分割した例であるが、交流的には、キャ
パシタＣ１とＣ２の合成容量がキャパシタＣと同等とな
り、図２および図３に示す回路と同じ動作を行う。
【００９２】なお、上記の実施形態では入力電源として
直流電源を示したが、商用交流電源を整流平滑した電源
であっても構わない。また、トランスＴの１次巻線や２
次巻線等の巻線間にコンデンサ等が接続されていてもよ
い。さらに、トランスの代わりにインダクタンス素子を
用いても構わない。このような場合であっても、上記の
回路と基本的な動作は変わらない。
【００９３】図８は、第１の制御回路１１の他の実施例
の回路図である。
【００９４】この実施例では、第１のスイッチング素子
Ｑ１のソースに直列に抵抗Ｒａが接続され、該ソースと
抵抗Ｒａの接続点にコンデンサＣ４が接続され、抵抗Ｒ
４とフォトトランジスタＰＣのインピーダンスおよびコ
ンデンサＣ４とからなる時定数回路の一端がトランジス
タＴｒ１のベースに接続されている。なお、この時定数
回路では、コンデンサＣ４に並列に抵抗が接続されてい
る。この回路では、スイッチング素子Ｑ１がターンオン
してから、電流ｉｄ１が増加していくが、その増加に伴
って抵抗Ｒａの両端電圧も増加していく。この時、上記
時定数回路のコンデンサＣ４の充電も進行していき、そ
の充電電圧と抵抗Ｒａの両端電圧の加算値がトランジス
タＴｒ１のしきい電圧（約０. ６Ｖ）に達すると、スイ
ッチング素子Ｑ１がターンオフする。したがって、この
実施例の回路では、抵抗Ｒａでスイッチング素子Ｑ１に
流れる電流を検出して、Ｑ１のオン時間が制御される。
【００９５】図９は、スイッチング素子Ｑ２を制御する
第２の制御回路の他の実施例の回路図を示している。
【００９６】この実施例の回路では、スイッチ手段であ
るトランジスタＴｒ２をｐｎｐ型のトランジスタとして
いる。
【００９７】図１０は、第２の制御回路のさらに他の実
施例の回路図を示している。
【００９８】この実施例では、トランジスタＴｒ２のペ
ースにフォトトランジスタＰＣ２を接続し、出力信号ま
たは外部からの信号によってこのフォトトランジスタＰ
Ｃ２のインピーダンスを変化させて、スイッチング素子
Ｑ２のオン時間を変化させている。これにより、スイッ
チング素子Ｑ２のオン時間を制御して、出力電力に応じ
た最適なオン時間で該スイッチング素子Ｑ２をスイッチ
ング動作させることができる。
【００９９】図１１は、起動回路の他の実施例の回路図
を示している。
【０１００】この実施例では、抵抗Ｒ１を、キャパシタ
Ｃ、インダクタＬおよびトランスＴの１次巻線Ｔ１の直
列回路に並列に接続し、スイッチング素子Ｑ１を起動す
るための起動抵抗Ｒ２は、その一端をツェナーダイオー
ドＤＺを介して入力電圧Ｖｉｎに接続している。
【０１０１】上記の実施形態では、整流平滑回路に整流
素子Ｄｓとしてダイオードを用いているが、たとえば、
整流素子Ｄｓを典型的なダイオードとせず、オン抵抗の
小さなＭＯＳＦＥＴ等のスイッチ素子で構成することも
可能である。このようなスイッチ素子を２次巻線の電圧
が立ち上がるタイミングで形成される制御信号によって
スイッチングすることにより、オン時の導通損失が小さ
くなり、これにより２次側整流回路での導通損失を低減
することが可能になる。
【０１０２】また、第１のスイッチング素子Ｑ１と第２
のスイッチング素子Ｑ２をＦＥＴで構成する場合には、
第１、第２のダイオードＤ１、Ｄ２、および第１、第２
のキャパシタＣ１、Ｃ２をそれぞれ、ＦＥＴの寄生ダイ
オードと寄生キャパシタで代用することが可能である。
このようにすると、図２に示す第１、第２のダイオード
Ｄ１、Ｄ２、および第１、第２のキャパシタＣ１、Ｃ２
が不要となり、部品点数を削減できる。
【０１０３】また、同様に、インダクタＬをトランスＴ
の漏れインダクタのみで構成することも可能であり、こ
のようにすることで外付けのインダクタＬが不要とな
り、部品点数を削減できる。
【０１０４】
【発明の効果】この発明によれば、以下の効果を奏する
ことができる。
【０１０５】トランスに第１のスイッチング素子および
第２のスイッチング素子を駆動するための駆動巻線をそ
れぞれ備え、両スイッチング素子が共にオフする期間を
挟んで交互にオン／オフするスイッチング制御回路を備
え、自励発振することにより、部品点数の削減を図り、
小型軽量化を図ることができる。さらに、両スイッチン
グ素子を零電圧スイッチング動作させることにより、ス
イッチング損失の大幅な低減を図ることができ、また、
スイッチング素子Ｑ１、Ｑ２に印加される電圧は入力電
圧Ｖｉｎとなるために、同スイッチング素子Ｑ１、Ｑ２
を低耐圧の半導体素子で構成することができ、スイッチ
ング電源装置の高効率化および小型軽量化を図ることが
できる。
【０１０６】また、トランスの１次巻線にキャパシタＣ
が直列に接続されることで、１次巻線だけでなくキャパ
シタＣにもエネルギーを蓄えることができる。このた
め、ピーク電流を低減して、導通損失の低減を図ること
ができる、また、１次巻線に印加される電圧が図１に示
すようなＲＣＣ (リンギングチョークコンバータ）タイ
プの電圧のほぼ半分となる。このため、１次巻線数を少
なくでき、トランスの耐圧設計も容易となることからト
ランスの小型化を図ることができる。
【図面の簡単な説明】
【図１】従来のスイッチング電源装置の概略構成図
【図２】この発明の実施形態のスイッチング電源装置の
回路図
【図３】同スイッチング電源装置の波形図
【図４】制御方式別の１次側電流波形図
【図５】上記スイッチング電源装置の主要部の回路構成
図
【図６】主要部の他の実施例の回路構成図
【図７】主要部の他の実施例の回路構成図
【図８】第１の制御回路の他の実施例の回路図
【図９】第２の制御回路の他の実施例の回路図
【図１０】第２の制御回路の他の実施例の回路図
【図１１】起動回路の他の実施例の回路図
【符号の説明】
Ｓ１−第１のスイッチ回路 Ｓ２−第２のスイッチ回路 Ｑ１−第１のスイッチング素子 Ｑ２−第２のスイッチング素子 １１−第１の制御回路 １２−第２の制御回路 Ｔ−トランス Ｔ１−１次巻線 Ｔ２−２次巻線 Ｔ３−第１の駆動巻線 Ｔ４−第２の駆動巻線 Ｌ−インダクタ Ｃ−キャパシタ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平11−187664（ＪＰ，Ａ) 特開2000−209857（ＪＰ，Ａ) 特開2000−209850（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H02M 3/28 H02M 3/335 H02M 3/338

Claims (19)

    (57)【特許請求の範囲】
  1. 【請求項１】第１のスイッチ回路と第２のスイッチ回路
    の直列回路が入力電源に接続され、漏れインダクタＬを
    有するトランスＴの１次巻線とキャパシタＣとの直列回
    路の一端が第１と第２のスイッチ回路の接続点に接続さ
    れ、他端が入力電源に接続され、トランスＴの２次巻線
    に整流素子Ｄｓを含む整流平滑回路が接続され、 前記第１のスイッチ回路を、第１のスイッチング素子Ｑ
    １、第１のダイオードＤ１、および第１のキャパシタＣ
    １の並列接続回路で構成し、 前記第２のスイッチ回路を、第２のスイッチング素子Ｑ
    ２、第２のダイオードＤ２、および第２のキャパシタＣ
    ２の並列接続回路で構成し、 前記第１のスイッチング素子のオン期間に前記トランス
    Ｔの１次巻線及び前記キャパシタＣにエネルギーを蓄
    え、前記第１のスイッチング素子のオフ期間に２次巻線
    から出力を得て、前記第１のスイッチング素子のオン時
    間を制御することにより出力電力を制御するスイッチン
    グ電源装置において、 前記第１のスイッチング素子Ｑ１をオンさせる１次巻線
    電圧に略比例した電圧を発生する第１の駆動巻線、およ
    び、 前記第２のスイッチング素子Ｑ２をオンさせる１次巻線
    電圧に略比例した電圧を発生する第２の駆動巻線、を前
    記トランスＴに備え、 さらに、前記第１および第２のスイッチング素子を両ス
    イッチング素子が共にオフする期間を挟んで交互にオン
    ／オフするスイッチング制御回路を備え、且つ、前記第
    ２のスイッチング素子Ｑ２および前記整流素子Ｄｓが共
    にオフとなってから前記第１のスイッチング素子をター
    ンオンして自励発振することを特徴とするスイッチング
    電源装置。
  2. 【請求項２】前記スイッチング制御回路は、前記第１の
    駆動巻線と前記第１のスイッチング素子Ｑ１の制御端子
    との間、または、前記第２の駆動巻線と前記第２のスイ
    ッチング素子Ｑ２の制御端子との間に、抵抗または抵抗
    とコンデンサの直列回路からなる遅延回路を備え、 前記第１の駆動巻線または前記第２の駆動巻線に前記第
    １のスイッチング素子または前記第２スイッチング素子
    をオンさせる１次巻線電圧に略比例した電圧を発生して
    から、遅延して該第１または第２のスイッチング素子を
    オンさせることを特徴とする、請求項１に記載のスイッ
    チング電源装置。
  3. 【請求項３】前記スイッチング制御回路は、前記第１の
    スイッチング素子をターンオフさせるスイッチ手段と、 前記第１の駆動巻線に前記第１のスイッチング素子をタ
    ーンオンさせる１次巻線電圧に略比例した電圧を発生さ
    せてから、所定の時間後に前記スイッチング素子を前記
    スイッチ手段によってターンオフさせるように制御する
    時定数回路とを備えてなることを特徴とする、請求項１
    または２に記載のスイッチング電源装置。
  4. 【請求項４】前記スイッチング制御回路は、前記第２の
    スイッチング素子をターンオフさせるスイッチ手段と、 前記第２の駆動巻線に前記第２のスイッチング素子をタ
    ーンオンさせる１次巻線電圧に略比例した電圧を発生さ
    せてから、所定の時間後に前記スイッチング素子を前記
    スイッチ手段によってターンオフさせるように制御する
    時定数回路とを備えてなることを特徴とする、請求項１
    〜３のいずれかに記載のスイッチング電源装置。
  5. 【請求項５】前記スイッチ手段はトランジスタで構成さ
    れ、該トランジスタが前記第１または第２のスイッチン
    グ素子の制御端子に接続され、該トランジスタの制御端
    子に前記時定数回路を構成する第１のインピーダンス回
    路と充放電されるコンデンサとが接続されたことを特徴
    とする、請求項３または４に記載のスイッチング電源装
    置。
  6. 【請求項６】前記時定数回路を構成する第１のインピー
    ダンス回路のインピーダンス値が、前記出力電力に応じ
    て、または、外部信号により変化することを特徴とす
    る、請求項５に記載のスイッチング電源装置。
  7. 【請求項７】前記キャパシタＣの両端、または前記キャ
    パシタＣとトランスＴの１次巻線との直列回路の両端
    に、抵抗を含む第２のインピーダンス回路を接続し、該
    第２のインピーダンス回路を介して前記スイッチ回路に
    入力電圧を印加することを特徴とする、請求項１〜６の
    いずれかに記載のスイッチング電源装置。
  8. 【請求項８】前記第２のインピーダンス回路を介して前
    記スイッチ回路に印加した入力電圧を抵抗を含む第３の
    インピーダンス回路を介して分圧して前記第１のスイッ
    チング素子の制御端子に印加し、自励発振を開始させる
    起動回路を設けたことを特徴とする、請求項７に記載の
    スイッチング電源装置。
  9. 【請求項９】前記整流素子Ｄｓに並列に容量性インピー
    ダンスＣｓを接続し、前記第２のスイッチング素子およ
    び前記整流素子Ｄｓがともにオフになると、該容量性イ
    ンピーダンスＣｓと前記トランスＴのインダクタンスと
    が共振し、前記容量性インピーダンスＣｓの両端電圧波
    形が正弦波形の一部の波形を形成して、零電圧から立ち
    上がるように、または零電圧に立ち下がるように、当該
    容量性インピーダンスＣｓの容量値を設定したことを特
    徴とする、請求項１〜８のいずれかに記載のスイッチン
    グ電源装置。
  10. 【請求項１０】前記整流素子Ｄｓを、制御信号によりス
    イッチングするスイッチング素子としたことを特徴とす
    る、請求項１〜９のいずれかに記載のスイッチング電源
    装置。
  11. 【請求項１１】前記スイッチング素子を電界効果型トラ
    ンジスタとしたことを特徴とする、請求項１〜１０のい
    ずれかに記載のスイッチング電源装置。
  12. 【請求項１２】前記トランスＴの漏れインダクタＬもし
    くは前記１次巻線に直列に接続した外付けのインダクタ
    Ｌを備え、前記インダクタＬと前記キャパシタＣが前記
    第１のスイッチング素子Ｑ１のオフ期間において共振
    し、前記１次巻線に流れる電流波形を正弦波の一部とし
    たことを特徴とする、請求項１〜１１のいずれかに記載
    のスイッチング電源装置。
  13. 【請求項１３】前記スイッチング制御回路は、前記キャ
    パシタＣ１の両端電圧が零電圧または零電圧付近まで低
    下した後に第１のスイッチング素子Ｑ１をオンさせる、
    請求項１〜１２のいずれかに記載のスイッチング電源装
    置。
  14. 【請求項１４】前記スイッチング制御回路は、前記キャ
    パシタＣ２の両端電圧が零電圧または零電圧付近まで低
    下した後に前記第２のスイッチング素子Ｑ２をオンさせ
    る、請求項１〜１３のいずれかに記載のスイッチング電
    源装置。
  15. 【請求項１５】前記スイッチング制御回路は、前記第２
    のスイッチング素子Ｑ２に流れる電流が零電流または零
    電流付近でオフさせる、請求項１〜１４のいずれかに記
    載のスイッチング電源装置。
  16. 【請求項１６】前記整流素子Ｄｓに流れる電流波形が零
    から立ち上がり、電流の変化率が零となるピーク点に達
    した後、再び零電流となってターンオフする波形となる
    ように、前記キャパシタＣと前記インダクタＬとの値を
    設定したことを特徴とする、請求項１〜１５のいずれか
    に記載のスイッチング電源装置。
  17. 【請求項１７】前記スイッチング制御回路は、前記整流
    平滑回路の出力に接続される負荷の大きさに応じて前記
    トランスＴの順方向への励磁量に対する逆方向への励磁
    量の割合を変化させるように制御するものである、請求
    項１〜１６のいずれかに記載のスイッチング電源装置。
  18. 【請求項１８】前記スイッチング制御回路は、前記整流
    平滑回路の出力に接続される負荷の大きさに係わらず、
    前記トランスＴの逆方向への励磁量が零または所定のほ
    ぼ一定量となるように制御するものである、請求項１〜
    １６のいずれかに記載のスイッチング電源装置。
  19. 【請求項１９】前記スイッチング制御回路は、前記整流
    平滑回路の出力に接続される負荷が短絡された状態にお
    いても、スイッチング動作が行われるための最小値以上
    の前記第１のスイッチング素子のオン時間を設定してあ
    ることを特徴とする、請求項１〜１８のいずれかに記載
    のスイッチング電源装置。
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