JP4033850B2 - スイッチング電源制御用半導体装置 - Google Patents

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Description

本発明は、スイッチング電源の出力電圧をスイッチング動作により制御するスイッチング電源制御用半導体装置に関するものである。
従来から、家電製品等の一般家庭用機器には、その電源装置として、消費電力の低減化による電力効率の向上等の目的から、半導体（トランジスタなどのスイッチング素子）によるスイッチング動作を利用して出力電圧を制御（安定化など）するスイッチング電源制御用半導体装置を用いたスイッチング電源装置が広く用いられている。
特に近年、さらに地球温暖化防止対策の見地から、家電製品等の機器においては、それらの動作待機（スタンバイ）時における消費電力削減が注目され、スタンバイ時における消費電力がより低いスイッチング電源装置が強く要求されている。
この要求に応えるため、例えば、機器の通常動作状態（通常モード）における定格負荷時に電源供給するための主電源用のスイッチング電源装置と、それとは別個に独立させて、機器の待機動作状態（待機モード）におけるスタンバイ時に電源供給するためのスタンバイ専用のスイッチング電源装置とを設け、機器のスタンバイ時にはスタンバイ専用のスイッチング電源装置から電源供給し、定格負荷時には主電源用のスイッチング電源装置から電源供給するというように、機器の動作モードによって、２つのスイッチング電源装置を使い分ける電源システム等が開発されている。
この電源システムでは、２つのスイッチング電源装置（コンバータ）を必要とすることから、スイッチング電源制御用半導体装置等を含む回路全体のコストが高くなるという欠点があった。したがって、コストを抑えなければならない要請が強い場合等には、１つのスイッチング電源装置（コンバータ）で構成できる電源システムを採用することが多かった。この場合、このスイッチング電源装置としては、電源の効率およびノイズの面から部分共振型が多く用いられてきた。
しかし上記のようなスイッチング電源制御用半導体装置では、待機時などの軽負荷時には、スイッチング素子に流れる電流は低減されるようになっているが、スイッチング電源制御用半導体装置の内部回路電流はトランスを介して常に供給する必要がある。従って、スイッチング素子に流れる電流を含めてスイッチング電源に流れる電流をゼロにすることはできないため、無負荷時でも、ある大きさの電流が流れる。従って、無負荷時でも、スイッチング素子でのスイッチング動作によって損失が発生することになり、負荷が軽くなるほどこのスイッチング素子での損失の割合が大きくなる。その結果、スイッチング電源の電力効率が低下するため、電源の待機時の省電力化という要望を実現できないという問題がある。
このように、部分共振型のスイッチング電源装置では、軽負荷時に発振周波数が高くなるため、スイッチング損失が大きくなり、待機モード（スタンバイモード）の電源効率が低下するといった問題点などがある。
（従来例１）
上記のようなスタンバイモードにおける電源効率の低下問題に対する解消案（例えば、特許文献１を参照）として、電源の二次側の負荷状態をマイコンにより検出し、その信号を受け、待機モードに移行し、フィードバック制御により、商用周波数を基にして間欠発振する制御技術を取り入れている。この場合には、待機モード時における電源効率を改善するため、軽負荷となり出力電圧が上昇して所定値以上になるとスイッチング素子によるスイッチング動作を停止し、その後、出力電圧が下降して所定値以下になるとスイッチング素子によるスイッチング動作を再開するように、マイコンによりフィードバック制御している。
このスイッチング電源では、スイッチング動作間欠時の発振周波数は、負荷状態に関係なく一定となっているため、待機時の電源効率の改善ということに関しては、まだまだ十分であるとは言えない。
（従来例２）
以上の問題点に対して、以下のようなスイッチング電源装置が考えられる。このスイッチング電源装置について、その概略を図１６を用いて以下に説明する。
図１６は従来のスイッチング電源装置の一構成例を示す回路図である。このスイッチング電源装置は、図１６に示すように、直流の入力電圧ＶＩＮをトランス１０３の一次巻線１０３ａを介してスイッチング素子１に印加し、スイッチング素子１のスイッチング動作により、トランス１０３の二次巻線１０３ｂに発生した交流電流を整流器１０４およびコンデンサ１０５により整流平滑して得られた直流の出力電圧Ｖｏを制御して、負荷１０９に電力供給するスイッチング電源において、トランス１０３の三次巻線１０３ｃに発生した交流電圧から、スイッチング素子１のスイッチング動作により発生するトランス１０３のリセット状態を検出して、そのリセット状態を示すトランスリセット検出信号を出力するトランスリセット検出回路１３と、トランス１０３の二次巻線１０３ｂに発生した直流電圧Ｖｏの変化を基にして出力電圧検出回路１０６およびフォトトランジスタ１１０を通じて得られた制御電流の変化を、その電流値に対応した電圧に変換するＩ−Ｖ変換器２９と、Ｉ−Ｖ変換器２９からの出力電圧ＶＥＡＯの変化に基づいて、負荷１０９への電力供給の大きさを示す負荷状態として軽負荷時を検出した場合に、スイッチング素子１によるスイッチングの間欠動作を制御するための制御信号を出力する軽負荷時検出回路３２とを有しており、これらによって、スイッチング素子１の制御電極（ゲート電極）を駆動する制御回路の一部を構成している。
そして、軽負荷時検出回路３２は、Ｉ−Ｖ変換器２９からの出力電圧ＶＥＡＯが軽負荷時を検出するための軽負荷時検出下限電圧ＶＲ１よりも小さくなったときに、スイッチング素子１のスイッチング動作を停止し、Ｉ−Ｖ変換器２９からの出力電圧ＶＥＡＯが軽負荷時を検出するための軽負荷時検出上限電圧ＶＲ２よりも大きくなったときに、スイッチング素子１のスイッチング動作を再開するように、間欠動作を制御するための制御信号を出力する。また、制御回路は、トランスリセット検出回路１３からのトランスリセット検出信号、および軽負荷時検出回路３２からの制御信号に基づいて、スイッチング素子１の制御電極（ゲート電極）を駆動し、軽負荷時の間欠動作を制御するように構成されている。
以上のように構成されたスイッチング電源装置の概略動作を説明する。ここでは、軽負荷を検出した場合に、スイッチング素子によるスイッチングの間欠動作を行うスイッチング電源制御用半導体装置の電源動作を説明する。
図１６において、内部回路が基準電圧まで上昇すると制御回路が起動し、その後、端子４６と端子４７の間に接続されたコンデンサ１１８により端子４６の電圧が上昇し起動電圧になると、パワーＭＯＳＦＥＴ等のスイッチング素子１がターンオンしてオン状態となり、そのドレイン電流が、トランス１０３の二次巻線１０３ｂに接続された出力電圧検出回路１０６からフォトトランジスタ１１０へのフォトカプラ電流によるフィードバック電流で決定される過電流検出レベルに達すると、スイッチング素子１はターンオフしてオフ状態になる。スイッチング素子１がオフすると、そのドレイン電圧は、トランス１０３のインダクタンスとスイッチング素子１のドレイン−ソース間容量との共振により、リンギング動作を行う。
このようにして一旦スイッチング電源制御用半導体装置が起動すると、次のオン信号はトランス１０３の三次巻線（バイアス巻線）１０３ｃにより検出されるが、制御回路内部ではバイアス巻線電圧は＋〜−レベルにクランプされており、制御回路内部でバイアス巻線電圧が設定値以下になると、オン信号を出力する。また、バイアス巻線検出端子４９には抵抗１１６とコンデンサ１１７を接続し、スイッチング素子１のドレイン電圧のボトムでスイッチング素子１がオンするようなタイミングが得られるように、抵抗１１６とコンデンサ１１７の各値による時定数が調整されている。
以上の動作を繰り返し、所望の出力電圧Ｖｏを得るようにしているが、軽負荷時の電源効率を改善するため、フィードバック電流がある一定値以上流れるとスイッチング素子１によるスイッチング動作を停止し、フィードバック電流がある一定値以下になるとスイッチング素子１によるスイッチング動作を再開するといった間欠発振制御（間欠スイッチング動作）を行うことにより、軽負荷時の電源効率を改善し消費電力を削減している。
また、スイッチング素子１によるスイッチング動作の制御方法としては、擬似共振型のＲＣＣ制御であり、スイッチング素子オン時のスイッチングロスが低減できるとともに、低ノイズが実現できるため、低ノイズ・高効率および高出力が要求される市場に適している。また、軽負荷時には間欠発振制御による間欠スイッチング動作となるため、一般的にＲＣＣで問題となる軽負荷時のスイッチング周波数の上昇は抑えられ、軽負荷時のスイッチングロスについてはある程度低減している。
特開２００２−３１５３３３号公報
しかしながら上記のような従来のスイッチング電源装置では、フィードバック電流値を基に、間欠スイッチング動作中のスイッチング動作を再開するための復帰信号を出力する方式であり、復帰信号によるスイッチング再開時のスイッチング素子のドレイン電圧レベルがどの位置にあるかが分からず、スイッチング再開の際は、ハードスイッチングとなってしまい、スイッチング素子オン時のスイッチングロスが発生するという問題点を有していた。
また、スイッチング素子のドレイン−ソース間には、コンデンサ１１８として比較的大きな容量のコンデンサを接続しているため、スイッチング素子オン時には、ＣＶ２／２のロスが発生し、そのドレイン電圧が高ければ高いほどコンデンサ１１８により大きなロスが発生してしまうという問題点も有していた。
これらにより、軽負荷時におけるスイッチング素子の電流損失を低減できず、待機モードを含む広範囲な負荷領域で、十分に高い電力効率を得ることもできず、低コスト化およびスイッチング電源の高効率化を妨げている。
本発明は、上記従来の問題点を解決するもので、軽負荷時におけるスイッチング素子の電流損失を低減して軽負荷時における消費電力をさらに削減することができ、待機モードを含む広範囲な負荷領域で、十分に高い電力効率を容易に得ることができ、低コストでスイッチング電源の電源効率をさらに改善することができるスイッチング電源制御用半導体装置を提供する。
上記の課題を解決するために、本発明の請求項１に記載のスイッチング電源制御用半導体装置は、直流の入力電圧をトランスの一次巻線を介してスイッチング素子に印加し、前記スイッチング素子のスイッチング動作により、前記トランスの二次巻線に発生した交流電流を整流平滑して得られた直流電圧を制御して、負荷に電力供給するスイッチング電源において、前記トランスの三次巻線に発生した交流電圧から、前記スイッチング素子のスイッチング動作により発生する前記トランスのリセット状態を検出して、そのリセット状態を示すトランスリセット検出信号を出力するトランスリセット検出回路と、前記トランスの二次巻線に発生した交流電流に基づく前記直流電圧の変化を示す制御電流の電流値を電圧に変換するＩ−Ｖ変換器と、前記Ｉ−Ｖ変換器からの出力電圧の変化に基づいて、前記負荷への電力供給の大きさを示す負荷状態として軽負荷時を検出した場合に、前記スイッチング素子によるスイッチングの間欠動作を制御するための制御信号を出力する軽負荷時検出回路とを有する制御回路を具備し、前記軽負荷時検出回路を、前記Ｉ−Ｖ変換器からの出力電圧が前記軽負荷時を検出するための軽負荷時検出下限電圧よりも小さくなったときに、前記スイッチング素子のスイッチング動作を停止し、前記Ｉ−Ｖ変換器からの出力電圧が前記軽負荷時を検出するための軽負荷時検出上限電圧よりも大きくなったときに、前記スイッチング素子のスイッチング動作を再開するように、前記間欠動作を制御するための制御信号を出力するよう構成し、前記制御回路により、前記トランスリセット検出回路からのトランスリセット検出信号、および前記軽負荷時検出回路からの制御信号に基づいて、前記スイッチング素子の制御電極を駆動し、前記間欠動作を制御するスイッチング電源制御用半導体装置であって、前記制御回路に、前記軽負荷時検出回路からの制御信号によるスイッチング動作停止のタイミングで、前記トランスリセット検出回路からのトランスリセット検出信号をカウンタ回路によりカウント開始し、そのカウントアウトと前記軽負荷時検出回路からの制御信号によるスイッチング動作再開との各タイミングの前後関係に基づいて、前記スイッチング動作再開時におけるスイッチングオンのタイミングを制御するスイッチングオン制御手段を設け、前記スイッチングオン制御手段を、前記カウンタ回路によるカウントアウト前に前記軽負荷時検出回路から前記スイッチング動作再開を示す制御信号の出力があった場合には、その制御信号出力後の前記トランスリセット検出回路からのトランスリセット検出信号のタイミングで、前記スイッチング動作再開時におけるスイッチングをオンするよう構成し、前記カウンタ回路によるカウントアウト後に前記軽負荷時検出回路から前記スイッチング動作再開を示す制御信号の出力があった場合には、その制御信号の出力タイミングで、前記スイッチング動作再開時におけるスイッチングをオンするよう構成したことを特徴とする。
また、本発明の請求項２に記載のスイッチング電源制御用半導体装置は、請求項１に記載のスイッチング電源制御用半導体装置であって、前記カウンタ回路は、そのカウントアウトのタイミングを、前記スイッチング動作停止期間における前記スイッチング素子の入力端子電圧波形を基に、その波数について使用負荷に応じた最適なカウント数のタイミングとして、前記カウントアウトの設定値を決定したことを特徴とする。
また、本発明の請求項３に記載のスイッチング電源制御用半導体装置は、請求項１または請求項２に記載のスイッチング電源制御用半導体装置であって、前記カウンタ回路は、そのカウント値を、前記軽負荷時検出回路からの前記スイッチング動作再開を示す制御信号の出力タイミングでリセットするよう構成したことを特徴とする。
また、本発明の請求項４に記載のスイッチング電源制御用半導体装置は、請求項１から請求項３のいずれかに記載のスイッチング電源制御用半導体装置であって、前記カウンタ回路は、複数のＤフリップフロップを直列配列して、それらの各端子を前記カウントアウトの設定値が得られるように接続し、初段のＤフリップフロップのクロック端子に前記トランスリセット検出回路からのトランスリセット検出信号が入力され、かつ各Ｄフリップフロップのリセット端子に前記軽負荷時検出回路からの制御信号が入力され、前記初段のＤフリップフロップに入力される前記トランスリセット検出回路からのトランスリセット検出信号に基づいて、各Ｄフリップフロップの出力が接続されたＡＮＤ回路を介して、前記カウントアウトのタイミングを出力するよう構成したことを特徴とする。
また、本発明の請求項５に記載のスイッチング電源制御用半導体装置は、請求項１から請求項４のいずれかに記載のスイッチング電源制御用半導体装置であって、前記スイッチング素子と前記制御回路とを同一の半導体基板上に集積化し、前記半導体基板上に、少なくとも、前記入力電圧を前記トランスの一次巻線を介して前記スイッチング素子へ入力するためのスイッチング素子入力端子と、前記スイッチング素子のスイッチング動作により得られたスイッチング電流を出力するためのスイッチング素子出力端子と、前記制御回路に前記スイッチング素子のスイッチング動作により前記トランスの三次巻線に発生した電流に基づく直流電圧を供給するための電源端子と、前記スイッチング素子によるスイッチングの間欠動作を制御する制御信号を入力するための制御端子と、前記トランスリセット検出回路に前記トランスリセット検出信号を供給するためのトランスリセット検出用端子とを、外部接続端子として設けたことを特徴とする。
以上により、間欠動作の停止期間に、トランスリセット検出信号波形のカウント数とカウンタ回路に予め設定されたカウント設定値とを比較し、それらが一致するまでに、軽負荷時検出回路から復帰制御信号が出力された場合には、その復帰制御信号出力後のトランスリセット検出信号波形のタイミングで、スイッチング素子がオンするように制御することにより、軽負荷時における間欠スイッチング動作中の共振用コンデンサによるスイッチング電力損失を軽減することができる。
以上のように本発明によれば、間欠動作の停止期間に、トランスリセット検出信号波形のカウント数とカウンタ回路に予め設定されたカウント設定値とを比較し、それらが一致するまでに、軽負荷時検出回路から復帰制御信号が出力された場合には、その復帰制御信号出力後のトランスリセット検出信号波形のタイミングで、スイッチング素子がオンするように制御することにより、軽負荷時における間欠スイッチング動作中の共振用コンデンサによるスイッチング電力損失を軽減することができる。
そのため、軽負荷時におけるスイッチング素子の電流損失を低減して軽負荷時における消費電力をさらに削減することができ、待機モードを含む広範囲な負荷領域で、十分に高い電力効率を容易に得ることができ、低コストでスイッチング電源の電源効率をさらに改善することができる。
以下、本発明の実施の形態を示すスイッチング電源制御用半導体装置について、図面を参照しながら具体的に説明する。
（実施の形態１）
本発明の実施の形態１のスイッチング電源制御用半導体装置を説明する。
図１は本実施の形態１のスイッチング電源制御用半導体装置の一構成例を示す回路図である。図２は本実施の形態１のスイッチング電源制御用半導体装置を用いて構成したスイッチング電源の一構成例を示す回路図である。
このスイッチング電源制御用半導体装置５１では、パワーＭＯＳＦＥＴなどによるスイッチング素子１とスイッチング素子１のスイッチング制御を行うための制御回路が同一の半導体基板上に集積化されており、スイッチング素子１の入力端子４６と出力端子４７、スイッチング電源制御用半導体装置５１の起動電圧検出用端子および制御回路の電源端子４８、制御信号を入力するための制御端子５０、トランス１０３のバイアス巻線（三次巻線）電圧検出用端子（トランスリセット検出端子）４９の５端子で構成されている。
レギュレータ６はスイッチング素子１の入力端子４６、起動電圧検出用端子４８および制御回路およびゲートドライバ用基準電源８との間に接続されており、スイッチング素子１の入力端子４６の電圧が一定値以上になったときに、スイッチング電源制御用半導体装置５１の内部回路電流を供給して、比較器９により、スイッチング電源制御用半導体装置５１の制御回路およびゲートドライバ基準電源８の電圧が一定値になるように制御している。
起動／停止回路用比較器７の出力は、ＮＡＮＤ回路４４へ入力され、その出力信号はゲートドライバ４５を通してスイッチング素子１のゲートに出力されており、端子４８の電圧の大きさによって、スイッチング素子１の発振および停止を制御している。
２２はクランプ回路であり、制御端子５０に接続されており、スイッチング電源制御用半導体装置５１の外部にフォトトランジスタ１１０などが接続されるため、一定電位に設定されている。
２９はＩ−Ｖ変換器であり、制御端子５０から流出する電流を電圧に内部変換する。トランス１０３のバイアス巻線１０３ｃの電圧を検出する端子４９には、ハイサイドクランプ回路１２およびローサイドクランプ回路１１が接続され、スイッチング電源制御用半導体装置５１の内部に入力される電圧を制限している。また、端子４９にはトランスリセット検出回路１３が接続されており、ワンショットパルス（トランスリセット）発生回路２１により、スイッチング素子１のターンオン信号のタイミングを決定している。
１０はスタートパルス（起動パルス）発生回路であり、比較器７の出力信号、つまり、起動信号により出力を発生し、ＯＲ回路３４を通して、ＲＳフリップフロップ３５のセット端子に入力され、その出力ＱはＮＡＮＤ回路４４へ入力される。
起動後は、スタートパルス信号、そして通常動作中は、ワンショット（トランスリセット）パルス信号により、ＯＲ回路３４を介して、ＲＳフリップフロップ３５の出力信号ＱがＨとなり、スイッチング素子１をターンオン状態にする。
スイッチング素子１がオン後、スイッチング素子１に流れる電流とスイッチング素子１のオン抵抗による電圧、つまり、オン電圧がドレイン電流検出用比較器４１のプラス側に入力され、この電圧がマイナス側の電位よりも高くなった時にオン時ブランキングパルス発生回路４２とのＡＮＤ回路４３を介し、ＲＳフリップフロップ３５のリセット信号として入力され、スイッチング素子１はターンオフする。つまり、スイッチング素子１のオン抵抗を検出することにより、ドレイン電流の制限を行っている。
また、ドレイン電流検出用比較器４１のマイナス側には、クランプ回路３６と制御端子５０から流出する電流に対応してＩ−Ｖ変換器２９により内部変換した出力電圧ＶＥＡＯとに基づいて、定電流源３７およびＰ型ＭＯＳＦＥＴ３８により生成された電圧が印加されており、クランプ回路３６でドレイン電流の上限（最大ドレイン電流）を制限して、Ｉ−Ｖ変換器２９からの出力電圧ＶＥＡＯのレベルにより、スイッチング素子１のドレイン電流を変化させることができる。つまり、制御端子５０からの流出電流が増加するほどＩ−Ｖ変換器２９の出力電圧ＶＥＡＯが低下するため、ドレイン電流検出用比較器４１のマイナス側の電位が低下し、その結果として、スイッチング素子１のドレイン電流は低下することになる。
このように、制御端子５０の電流により内部電圧変換されたＩ−Ｖ変換器２９の出力電圧ＶＥＡＯと端子４９によりトランス１０３のバイアス巻線１０３ｃの電圧を検出し、スイッチング素子１のターンオンするタイミングを決定するトランスリセット検出回路１３の出力によりワンショットパルスを発生するトランスリセットパルス発生回路２１の出力信号によって、スイッチング素子１のオン／オフ期間は決定される。
このスイッチング電源装置では、商用の交流電源が、ダイオードブリッジなどの整流器１０１により整流されて、入力コンデンサ１０２にて平滑化されることにより、直流電圧ＶＩＮとされて、電力変換用トランス１０３に与えられている。電力変換用のトランス１０３は、一次巻線１０３ａと二次巻線１０３ｂと三次巻線（バイアス巻線として使用）１０３ｃを有しており、直流電圧ＶＩＮが一次巻線１０３ａに与えられる。
トランス１０３の一次巻線１０３ａに与えられた直流電圧ＶＩＮは、スイッチング電源制御用半導体装置５１内のスイッチング素子１によりスイッチングされる。そして、そのスイッチング素子１のスイッチング動作によって、トランス１０３の二次巻線１０３ｂに電流が取り出される。二次巻線１０３ｂに取り出された電流は、二次巻線１０３ｂに接続されたダイオード１０４およびコンデンサ１０５により、整流および平滑化され、出力電圧Ｖｏによる直流電力として負荷１０９へ供給される。
コンデンサ１０５の両端には、例えばＬＥＤ１０７およびツェナーダイオード１０８で構成された出力電圧検出回路１０６が接続されており、出力電圧Ｖｏを安定化させるための帰還信号を、スイッチング電源制御用半導体装置５１の制御端子５０に接続されている一次側のフォトトランジスタ１１０へ出力している。
また、トランスの三次巻線１０３ｃには、バイアス巻線電圧検出用端子４９、およびダイオード１１２を介して、起動電圧検出用端子４８に接続されている。また、コンデンサ１１１は、端子４８が急激に低下しないようにするもの、つまり、安定化させるものであり、端子４９に接続された抵抗器１１６およびコンデンサ１１７は、遅延時間を生成するためであり、これらにより端子４９で検出されるトランスリセット検出のタイミングを調整している。スイッチング素子１の入出力間に接続されたコンデンサ１１８は、トランス１０３との共振によるリンギングの大きさおよび周期を決定するためのものである。
図１に示すスイッチング電源制御用半導体装置５１には、制御端子５０から流出する電流をＩ−Ｖ変換器２９により電圧変換した出力電圧ＶＥＡＯが与えられる軽負荷時検出回路３２が設けられている。この軽負荷時検出回路３２には、軽負荷時検出用比較器３０が設けられている。軽負荷時検出用比較器３０のマイナス入力としては、Ｉ−Ｖ変換器２９から出力される出力電圧ＶＥＡＯが与えられており、プラス入力としては、基準電圧源３１から出力される基準電圧ＶＲが与えられている。軽負荷時検出用比較器３０は、入力される出力電圧ＶＥＡＯと基準電圧ＶＲとを比較して、出力電圧ＶＥＡＯが基準電圧ＶＲを下回った場合に、所定の出力信号ＶＯ１を、インバータ３３を介してＡＮＤ回路１５、１７、１９に出力するようになっている。また、軽負荷時検出用比較器３０の出力信号ＶＯ１は、基準電圧源３１にも与えられており、基準電圧源３１は、軽負荷時検出用比較器３０の出力信号ＶＯ１を受けて出力電圧ＶＲが変化するようになっている。
ＡＮＤ回路１９には、トランスリセット検出端子４９の電圧を検出してトランスリセット検出回路１３から出力されるトランスリセット検出信号がクロック信号として、他の入力信号として与えられており、ＡＮＤ回路１９の出力が、ワンショットパルス形態のトランスリセットパルスを発生するトランスリセットパルス発生回路２１に与えられている。軽負荷時検出時、つまり、スイッチング素子１停止時には、その停止時間によって共振動作の振幅が小さくなり、トランスリセット信号を検出できなくなる恐れがあるため、トランスリセットパルス発生回路２１が働かないようにしている。
ＲＳフリップフロップ１６のセット端子（Ｓ）には、トランスリセット検出回路１３の出力信号がカウンタ回路１４を介して入力され、リセット端子（Ｒ）には、トランスリセット検出回路１３の出力信号と軽負荷時検出比較器３０の出力信号ＶＯ１を入力としてインバータ３３を介して出力される信号とが入力されるＡＮＤ回路１５の出力信号が入力される。また、軽負荷時検出比較器３０の出力信号ＶＯ１を入力としてインバータ３３を介して出力される信号はカウンタ回路１４にも入力されている。ＲＳフリップフロップ１６の出力信号Ｑの一方は、ＡＮＤ回路１７に入力され、他方は、インバータ１８を介してＡＮＤ回路１９に入力される。なお、通常動作時、ＲＳフリップフロップのリセット端子（Ｒ）にはＨが入力されるため、出力信号ＱはＬであり、ＡＮＤ回路１７の一方の入力にはＬが入力され、間欠終了パルス発生回路２０は機能しないようになっている。また、軽負荷時に間欠停止動作に入った場合、軽負荷時検出比較器３０の出力信号ＶＯ１を入力としてインバータ３３を介して出力される信号はＬとなるが、その信号がカウンタ回路１４に入力され、カウンタ回路１４はトランスリセット検出回路１３の出力信号を受付けるようになり、予め設定されたカウント数までカウントすると、カウンタ回路１４からＨ信号が出力され、ＲＳフリップフロップ１６のセット端子（Ｓ）にはＨが入力されるために出力信号ＱはＨとなり、インバータ１８を介してＡＮＤ回路１９にはＬが入力される。その時、トランスリセットパルス発生回路２１は機能しない状態となる。また、この状態は、軽負荷時に間欠停止状態から復帰状態に移行し、軽負荷時検出比較器３０の出力信号ＶＯ１がインバータ３３を介して入力されるＨ信号、かつ、トランスリセット検出回路１３の出力Ｈ信号がＡＮＤ回路１５に入力され、ＲＳフリップフロップ１６のリセット端子（Ｒ）にＨが入力されるまで保持される。また、軽負荷時に間欠停止動作に入り、カウンタ回路１４によるカウント数が予め設定されたカウント数まで達しないうちに、軽負荷時検出比較器３０の出力信号ＶＯ１がインバータ３３を介して入力される信号がＨ、つまり、復帰信号が出力された場合、ＲＳフリップフロップ１６のセット端子（Ｓ）にはＬが入力されたままであるため、復帰信号出力後は、通常動作時、と何ら変わらない動作を行う。
また、軽負荷時検出比較器３０の出力ＶＯ１はインバータ３３およびＡＮＤ回路１７を介して間欠終了パルス発生回路２０に入力されているが、停止期間終了後、ＲＳフリップフロップの出力信号ＱがＨの時に、間欠終了パルス発生回路２０の出力がＯＲ回路３４に入力され、その出力信号は、ＲＳフリップフロップ３５のセット信号として入力される。ＲＳフリップフロップ３５の出力信号はＮＡＮＤ回路４４に入力され、その出力は、ゲートドライバ４５を通してスイッチング素子（パワーＭＯＳＦＥＴ）１のゲートに出力される。このように、軽負荷時検出比較器３０により、待機状態である軽負荷状態を検出すると、トランスリセット検出回路１３を動作しないようにし、間欠終了パルス発生回路２０の出力信号によりスイッチング素子１のスイッチングを再開させるようにスイッチング制御される。
以上のように、軽負荷時に間欠制御を行うことにより、スイッチング素子１によるスイッチングロスを抑え、軽負荷時の電源効率を改善することができるが、従来例では、負荷の状態に関わらず、間欠動作の復帰信号で復帰パルス（間欠停止終了パルス）により、スイッチングを再開してしまう。
間欠動作に入りスイッチング素子１である内蔵パワーＭＯＳＦＥＴが停止（オフ）中には、トランスのＬ（インダクタンス）とＤ−Ｓ間の容量（ＭＯＳ自身の容量および外付容量の総和）との共振により、スイッチング素子１のドレイン電圧はリンギング動作を行っている。
ここで負荷が非常に軽くなり、間欠動作の停止期間が長い場合には、リンギングが減衰し、ドレイン電圧は振動中心付近の電圧になっており、復帰信号により、パワーＭＯＳＦＥＴ１がオンした時には、Ｄ−Ｓ間容量による大きなロスが発生する。そのロスは、ＣＶ２/２で表わされるため、ドレイン電圧のレベルが高い場合や容量Ｃが大きい場合に、このロスは顕著になる。しかし、停止期間が長い場合には、停止期間が長いことによるスイッチングロスの低減効果が大きいのと、復帰後は、擬似（部分）共振動作を行い、ドレイン電圧のボトム（零ボルト）でオンするため、ＣＶ２/２で表わされるロスは無視できるほどになる。つまり、間欠動作復帰後のリンギング波形の一発目だけが、ドレイン電圧や外付Ｃによるロスを発生する。
しかし、間欠の停止期間が短く停止・復帰が短時間で繰り返されるような場合、上記ＣＶ２/２で表わされるロスは非常に大きくなり、せっかく間欠動作制御により、軽負荷時の電源効率を改善しているにもかかわらず、ロスが大きくなってしまう可能性がある。
そのため図１に示すように、間欠動作によりパワーＭＯＳＦＥＴ１のスイッチング動作が停止してから、トランスリセット検出信号、つまり、リンギングをカウントし、あるカウント以内であれば、間欠動作中のスイッチング復帰信号でスイッチング素子（パワーＭＯＳＦＥＴ）１がオンするのではなく、復帰信号後に入力されたトランスリセット検出信号でスイッチング素子（パワーＭＯＳＦＥＴ）１をオンするようにする。つまり、通常状態と同様にドレイン電圧のボトムでオンする。これは、間欠動作中の復帰停止が短時間で繰り返される時に有効であり、そうすることで、リンギングの減衰が小さい段階でも、ドレイン電圧のボトムでオンすることができるため、ＣＶ２/２で表わされるロスを低減することができる。
なお、カウンタ回路１４のリセットは、間欠動作復帰後にトランスリセット検出信号を検出した時に行うようにする。こうすることで、復帰後にスイッチング素子（パワーＭＯＳＦＥＴ）１がオンするまでは、カウンタの出力を固定することができる。
このように構成されたスイッチング電源制御用半導体装置５１およびスイッチング電源装置の軽負荷時における動作を説明する。なお、このスイッチング電源装置は、部分共振動作を利用したリンギングチョークコンバータ（ＲＣＣ）であり、本実施の形態１を説明するための一構成例である。
図３は本実施の形態１のスイッチング電源制御用半導体装置における基準電圧源の動作を説明するためのタイムチャートである。図４は本実施の形態１のスイッチング電源制御用半導体装置における基準電圧源の内部回路の一構成例を示す回路図である。図５は実施の形態１のスイッチング電源制御用半導体装置およびそのスイッチング電源制御用半導体装置を備えたスイッチング電源装置の動作を説明するためのタイムチャートである。
整流器１０１に商用電源からの交流電源が入力されると、整流器１０１とコンデンサ１０２とにより、整流および平滑化されて、直流電圧ＶＩＮに変換される。この直流電圧ＶＩＮがトランス１０３の一次巻線１０３ａに印加される。そして、直流電圧ＶＩＮが一定値以上になると、スイッチング電源制御用半導体装置５１内のレギュレータ６を介して、コンデンサ１１１に充電電流が流れ、スイッチング電源制御用半導体装置５１の端子４８の電圧が起動／停止用比較器７で設定された起動電圧に達すると、スイッチング素子１によるスイッチング動作の制御が開始される。
起動／停止用比較器７の出力信号を基に起動パルス発生回路１０によりスタートパルス（起動パルス）が発生し、スイッチング素子１がターンオンする。また、二次側の出力は、起動時低いため、出力電圧検出回路１０６のツェナーダイオード１０８には電流が流れないためフォトトランジスタ１１０には電流が流れない。したがって、Ｉ−Ｖ変換器２９の出力電圧ＶＥＡＯはクランプ回路３６よりも高いレベルとなり、ドレイン電流検出用比較器４１のマイナス側は、クランプ回路３６で決まる電圧に設定されている。起動パルス発生回路１０によりスタートパルスが発生し、スイッチング素子１がターンオンすると、スイッチング素子１に電流が流れ、オン抵抗との積で決まるオン電圧がドレイン電流検出用比較器４１のプラス側に入力されるが、マイナス側で決まる電圧以上上昇すると、ＲＳフリップフロップ３５のリセット端子信号にＨが入力され、スイッチング素子１はターンオフする。
この後、トランス１０３のインダクタンスとコンデンサ１１８およびスイッチング素子１の入出力間容量で決定される共振動作により、トランス１０３の三次巻線（バイアス巻線）１０３ｃの電圧が正から負、つまり、スイッチング素子１の入力端子４６の電圧が低下したときに、トランスリセット検出回路１３により、トランスリセットパルス発生回路２１からのワンショットパルス信号がＯＲ回路３４を介して、ＲＳフリップフロップ３５のセット端子にＨが入力され、スイッチング素子１はターンオンする。
なお、トランス１０３の三次巻線（バイアス巻線）１０３ｃと端子４９との間に接続された抵抗器１１６およびコンデンサ１１７により、トランスリセット検出回路１３の検出時間を調整し、スイッチング素子１の入力端子４６の電圧が略零ボルトになったポイントでスイッチング素子１をターンオンするようにしている。
以上のようなスイッチング動作が繰り返されて、出力電圧Ｖｏが上昇していくが、出力電圧検出回路１０６で設定された電圧以上になると、ＬＥＤ１０７が導通し、フォトトランジスタ１１０に電流が流れ、スイッチング電源制御用半導体装置５１の制御端子５０からの電流が流出する。この流出電流の大きさで、Ｉ−Ｖ変換器２９の出力電圧ＶＥＡＯが低下するため、ドレイン電流検出用比較器４１のマイナス側が低下するため、スイッチング素子１のドレイン電流は減少する。このように、スイッチング素子１のオンデューティは適切な状態に変化していく。つまり、スイッチングは、トランスリセット検出回路１３からの出力信号により、トランスリセットパルス発生回路２１から出力されたワンショットパルスによりターンオンし、スイッチング素子１のオンデューティは制御端子５０から流出する電流により決定される。
すなわち、負荷１０９への電流供給が小さい軽負荷時には、スイッチング素子１に電流ＩＤＳが流れる期間が短くなり、重負荷時には、スイッチング素子１に電流ＩＤＳが流れる期間が長くなる。
このように、スイッチング電源制御用半導体装置５１は、スイッチング電源の負荷１０９に供給される電力に応じて、スイッチング素子１のドレイン電流ＩＤＳを制御し、オンデューティを変化させるといった制御を行う。また、スイッチング素子１のターンオンするタイミングは、共振動作中にスイッチング素子１の入力電圧が最も低下したときに出力するように設定されているため、オン時のスイッチングロスがほとんどない。つまり、オン時のスイッチングロスを無視できるような部分共振動作を行う。このような動作を行うことで、通常動作時の高効率化および低ノイズ化を実現することができる。
軽負荷時検出用比較器３０は、制御端子５０から流出する電流をＩ−Ｖ変換器２９により電圧変換した出力電圧ＶＥＡＯと基準電圧源３１の出力電圧ＶＲとを比較する。基準電圧源３１の出力電圧ＶＲは、当初、軽負荷時検出下限電圧ＶＲ１となっている（図５の定格負荷）。スイッチング電源の出力に接続された負荷１０９への電流供給が小さくなる待機時の場合等においては、負荷への供給電流が低下すると、出力電圧Ｖｏが上昇し（図５の負荷変動状態）、ＬＥＤ１０７によるフォトトランジスタ１１０の電流が増加する。この電流により制御端子５０から流出する電流が増加するため、式（１）に従って、Ｉ−Ｖ変換器２９の変換電圧ＶＥＡＯが下降する。

ＶＥＡＯ＝Ｖ０−Ｒ×Ｉ ・・・・（１）

ここで、Ｖ０は予め設定された基準電圧源２８による基準電圧、Ｒは抵抗器２７の抵抗値、Ｉは制御端子５０から流出する電流を内部のミラー回路２３〜２６により変換された抵抗器２７を流れる電流値である。
したがって、上記式（１）から、制御端子５０からの流出電流が増加するほどＩ−Ｖ変換器２９の出力電圧ＶＥＡＯは低下する。これに伴い、ドレイン電流検出用比較器４１の基準電源（マイナス側）が低下し、スイッチング素子１のドレイン電流は徐々に低下して負荷１０９への電力供給は低下していく。そして、このＩ−Ｖ変換器２９の変換電圧ＶＥＡＯが軽負荷時検出下限電圧ＶＲ１よりも小さくなると、軽負荷時検出状態となり、図３に示すように、軽負荷時検出用比較器３０の出力信号ＶＯ１は、ローレベルからハイレベルに変化する。
これにより、インバータ３３を通ったＡＮＤ回路１９の出力はローレベルになり、トランスリセットパルス発生回路２１のワンショットパルス信号が出力されないため、スイッチング素子１のスイッチング動作が停止する。このとき同時に、軽負荷時検出用比較器３０の出力信号ＶＯ１を受けて、基準電圧源３１の出力電圧ＶＲは、軽負荷時検出下限電圧ＶＲ１から軽負荷時検出上限電圧ＶＲ２へ変更される（図５の待機状態（１）、（２））。
スイッチング素子１によるスイッチング動作が停止して、スイッチング素子１がオフ状態になると、スイッチング素子１には電流が流れない状態になる。これにより、負荷１０９への電力供給がなくなるため、負荷１０９への出力電圧Ｖｏは徐々に低下する。これにより、Ｉ−Ｖ変換器２９の出力電圧ＶＥＡＯが徐々に上昇するが、基準電圧源３１の出力電圧は、軽負荷時検出下限電圧ＶＲ１よりも高い軽負荷時検出上限電圧ＶＲ２になっているため、図３に示すように、スイッチング素子１によるスイッチング動作が直ちに再開されることはない。
そして、図３に示すように、さらに負荷１０９への出力電圧Ｖｏが低下して、Ｉ−Ｖ変換器２９の出力電圧ＶＥＡＯが軽負荷時検出上限電圧ＶＲ２より上昇した時には、軽負荷時検出用比較器３０の出力信号ＶＯ１はローレベルとなり、その信号（つまり、復帰信号）を受け、以下の２通りの場合で、スイッチング素子１のスイッチング動作が再開される。（１）スイッチング素子１が停止時にトランスリセット検出回路１３によるスイッチング素子１のリンギング回数がカウンタ回路１４で設定したカウント数に満たないうちに、スイッチング素子１のスイッチング動作復帰信号が入力された場合は、復帰信号後にトランスリセット検出回路１３により検出されたトランスリセット検出信号を受け、トランスリセットパルス発生回路２１によるワンショットパルスでスイッチング素子１のスイッチング動作が再開し、以降は、通常のトランスリセットパルス発生回路２１のワンショットパルス出力信号により、スイッチング素子１はスイッチングを行う。（２）スイッチング素子１が停止時にトランスリセット検出回路１３によるスイッチング素子１のリンギング回数がカウンタ回路１４で設定したカウント数に達した後に、スイッチング素子１のスイッチング動作復帰信号が入力された場合は、インバータ３３を通った間欠終了パルス発生回路２０により復帰のワンショットパルスが出力され、スイッチング素子１のスイッチング動作が再開する。同時に、ＡＮＤ回路１９により動作を停止させていたトランスリセット検出回路１３が有効となりトランスリセットパルス発生回路２１のワンショットパルス出力信号により、スイッチング素子１は通常の擬似（部分）共振型のオンオフ動作が再開される（図５）。
また、図３に示すように、Ｉ−Ｖ変換器２９の出力電圧ＶＥＡＯが軽負荷時検出上限電圧ＶＲ２より上昇し、軽負荷時検出用比較器３０の出力信号ＶＯ１はローレベルとなると、基準電圧源３１の出力電圧ＶＲは、待機時（軽負荷時）検出上限電圧ＶＲ２から待機時（軽負荷時）検出下限電圧ＶＲ１へ変更される。スイッチング素子１によるスイッチング動作が再開されると、スイッチング素子１のオンデューティは、軽負荷時検出時のオンデューティよりも広くなっているため、負荷１０９への電力供給は過剰となり、再び負荷への出力電圧Ｖｏが上昇し、Ｉ−Ｖ変換器２９の出力電圧ＶＥＡＯが低下する。そして再び軽負荷時検出されると、スイッチング素子１のオンオフの繰り返しによるスイッチング動作が停止する。
このように、基準電圧源３１からの出力電圧ＶＲが、軽負荷時検出することによって、軽負荷時検出下限値ＶＲ１から軽負荷時検出上限値ＶＲ２へと変化するため、待機時を検出している間は、スイッチング素子１のオンオフ動作を繰り返すスイッチング制御は、停止と再開とが繰り返されるといった間欠発振状態（間欠スイッチング動作）となる。
負荷１０９への出力電圧Ｖｏは、この間欠発振の停止期間中に低下するが、この低下の度合いは負荷１０９への供給電流に依存する。つまり、負荷１０９で消費される電流が小さくなるほど負荷１０９の出力電圧Ｖｏの低下が緩やかになり、間欠発振の停止期間は負荷１０９で消費される電流が小さいほど長くなるため、負荷が軽くなればなるほど、スイッチング素子１のスイッチング動作が減少することになる。
図４に示す基準電圧源３１は、基準電圧源３１の出力電圧ＶＲを決定するための定電流源３００と定電流源３０１および抵抗３０３と、Ｐ型ＭＯＳＦＥＴなどのスイッチング素子３０２およびインバータ回路３０４とで構成されている。
定電流源３００は、定電流Ｉ１を供給し、抵抗器３０３に接続されている。また、定電流源３０１は定電流Ｉ２を供給し、スイッチ素子（Ｐ型ＭＯＳＦＥＴ）３０２を介して抵抗器３０３に接続されている。スイッチング素子３０２のゲートなどの入力端子には、軽負荷時検出用比較器３０の出力信号ＶＯ１がインバータ回路３０４を介して入力される。また、定電流源３００および定電流源３０１と抵抗３０３で作られる電圧が、基準電圧源３１の出力電圧ＶＲとして出力され、軽負荷時検出用比較器３０のプラス側端子へ入力されるようになっている。
このように構成された軽負荷時検出回路３２の動作を以下に説明する。
図３に示すように、軽負荷時検出前状態においては、軽負荷時検出用比較器３０の出力信号ＶＯ１はローレベル（ＬＯＷ）となっているため、スイッチ素子３０２はオフとなる。従って、この時の基準電圧源２３の出力信号ＶＲ、すなわち軽負荷時検出下限電圧ＶＲ１は式（２）で表される。

ＶＲ１＝Ｒ１×（Ｉ１） ・・・・（２）

一方、軽負荷時検出状態になると、軽負荷時検出用比較器３０の出力信号ＶＯ１はハイレベル（ＨＩＧＨ）となるため、スイッチ素子３０２がオンとなり、定電流源３０１から供給される電流Ｉ２も抵抗３０３へ流れることになる。従って、この時の基準電圧源３１の出力信号ＶＲ、すなわち軽負荷時検出上限電圧ＶＲ２は式（３）で表される。

ＶＲ２＝Ｒ１×（Ｉ１＋Ｉ２） ・・・・（３）

以上により、図３に示すように、待機時荷検出用比較器３０の出力信号ＶＯ１に応じて、基準電圧源３１の出力電圧ＶＲが軽負荷時検出下限電圧ＶＲ１となったり、軽負荷時検出上限電圧ＶＲ２となったりすることで、待機時の間欠発振状態を作り出すことができる。さらに、間欠スイッチング動作とカウンタ回路によるドレイン電圧のボトムオンにより、従来よりも更に軽負荷時の電源効率を改善することができる。
なお、本実施の形態１では、軽負荷時検出用比較器３０の出力信号ＶＯ１に応じて、基準電圧源３１の出力電圧設定用の定電流値を変化させるようになっているが、軽負荷検出用比較器３０の出力信号ＶＯ１に応じて、基準電圧源３１の出力電圧設定用の抵抗値を変化させるようにしても良い。
次に、トランス１０３の二次巻線１０３ｂからの直流出力側に接続される負荷状態を、定格負荷時、待機状態（１）時、待機状態（２）時とに場合分けして、各波形に対応する動作を説明する。
図６は本実施の形態１のスイッチング電源制御用半導体装置における定格負荷時のスイッチング開始動作を示す波形図である。図７は本実施の形態１のスイッチング電源制御用半導体装置における待機状態（１）のスイッチング開始動作を示す波形図である。図８は本実施の形態１のスイッチング電源制御用半導体装置における待機状態（２）のスイッチング開始動作を示す波形図である。
まず図６では、通常の擬似共振動作時の様子を表わしており、間欠動作に入っていないため、基準電圧源３１の出力電圧はＶＲ１となっており、カウンタの出力信号はＬレベルである。
また図７では、間欠動作には入っているが、停止・復帰の期間（停止期間）が短いような負荷の場合を表わしており、トランスリセット検出信号（トランスリセットパルス信号）が設定されたカウント数に達していない状態で復帰信号が出ているため、カウンタ回路１４の出力信号はＬレベルのままである。この場合、復帰信号後に入力されたトランスリセット検出信号でスイッチング素子（パワーＭＯＳＦＥＴ）１をオンするように制御しているため、間欠動作に入っているにもかかわらず、ボトムオン、つまり、擬似共振動作をしていることになる。
また図８では、停止期間が長く、予め設定されたカウント数よりも停止期間が長い場合を表わしており、この場合、復帰信号のタイミングでは、すでにカウンタ回路の出力信号はＨレベルになっているため、復帰信号によりスイッチング素子１（パワーＭＯＳＦＥＴ）１がオンするようになる。なお、図１でも説明したが、カウンタ回路のリセット信号は、復帰後のトランスリセット検出信号となり、復帰後にトランスリセット検出信号を検出するまでは、カウンタ回路の出力は保持される。つまり、トランスリセット検出信号検出後は、通常動作に移行した状態である。したがって、このように予め設定されたカウント数よりも停止期間が長い場合には、復帰の最初のオン時には、復帰信号によりスイッチング素子１がターンオンするため、擬似共振動作とはならないが、次のターンオンからは、通常の擬似共振動作に移行する。
なお、上記のカウンタ回路１４は、そのカウントアウトのタイミングを、スイッチング動作停止期間におけるスイッチング素子１の入力端子電圧であるドレイン電圧波形を基に、間欠動作中のスイッチング素子１における消費電力が予め決めた所定値以下になるように、ドレイン電圧波形の波数について使用負荷に応じた最適なカウント数のタイミングとして、カウントアウトの設定値を決定している。
また、上記のカウンタ回路１４は、そのカウント値を、軽負荷時検出回路３２からのスイッチング動作再開を示す制御信号（復帰信号）の出力タイミングでリセットするよう構成している。
（実施の形態２）
本発明の実施の形態２のスイッチング電源制御用半導体装置を説明する。
図９は本実施の形態２のスイッチング電源制御用半導体装置の一構成例を示す回路図である。図１０は本実施の形態２のスイッチング電源制御用半導体装置におけるスイッチング動作を示す波形図である。図１１は本実施の形態２のスイッチング電源制御用半導体装置における遅延回路の一構成例を示す回路図である。
図９では、図１に遅延回路５２を追加しであり、このように遅延回路５２を設けている意味合いを、以下に説明する。
まず、最高周波数の制限について説明する。
擬似共振はＲＣＣ（リンギングチョークコンバータ）であり、基本は自励であるので、負荷が軽くなればなるほど発振周波数は高くなる。
電源では、ノイズ規制が厳しく、発振周波数が１５０ｋＨｚ以上になると高周波ノイズが発生する。この高周波ノイズとは、一般的に電磁波障害をもたらす周波数帯域（１５０ｋＨｚ〜１ＧＨｚ）で問題になるラジオノイズのことをいうが、このノイズは、電源ラインなどを伝わってくる伝導性のノイズと空間に向けて放射される放射性ノイズに大別される。
そういったことから、軽負荷時に発振周波数が高くなり、高周波ノイズとなる周波数帯域に入らないように、最高周波数を制限している。
次に、スイッチングロス低減による軽負荷時の電源効率の改善について説明する。
軽負荷時に発振周波数が高くなると、単位時間当たりのスイッチング回数が増加することになる。したがって、スイッチングに伴うスイッチングロスが増加することになり、このロスを低減するために、周波数が一定以上高くならないように制限するようにしている。
上記の遅延方法では、スイッチング素子（パワーＭＯＳＦＥＴ）１へのオフ信号出力時、つまり、負荷に応じたスイッチング素子（パワーＭＯＳＦＥＴ）１のオン抵抗によるドレイン電流検出を行った後から、その信号と片方の入力がトランスリセットパルス信号であるＡＮＤ回路５３の間に遅延回路５２を挿入する。トランスリセットパルス発生回路２１からのオン信号は、ドレイン電流検出によるオフ信号とのＡＮＤ、つまり、ドレイン電流検出状態に基づくオフ時にトランスリセットパルス信号（オン信号）が入力されれば出力されるため、ＡＮＤ回路５３にドレイン電流検出によるオフ信号が入力されなければ、トランスリセットパルス信号が入力されてもスイッチング素子（パワーＭＯＳＦＥＴ）１はオンしない。
以上のことから、ドレイン電流検出によるオフ信号に対して遅延回路５２によりある一定時間の遅延を与えれば、その遅延期間は、リンギングによるトランスリセットパルス信号（オン信号）がＡＮＤ回路５３に出力されたとしても、スイッチング素子（パワーＭＯＳＦＥＴ）１はオンしないため、その遅延時間（つまり、トランスリセットパルス信号によるオン状態のマスク時間）を決めれば、その時間より短い時間でトランスリセット検出信号が入力されたとしても、スイッチング素子（パワーＭＯＳＦＥＴ）１はオンしないことになる。
実動作では、軽負荷時に発振周波数が高く、トランスリセット検出信号よりも、マスク時間の方が後から入力されれば、リンギングを１つスキップし、次のトランスリセット検出信号でオンすることになる。このようにして、上記のような効果が得られる。
次に、図９に示すように、遅延回路５２を有するスイッチング電源制御用半導体装置について、負荷状態の通常時、軽負荷時、無負荷時とを場合分けして、図１０を用いて説明する。
図１０に示すように、負荷状態が通常時（図１０（ａ））から軽負荷時（図１０（ｂ））へ、さらに無負荷時（図１０（ｃ））へと軽くなるにつれて、発振周波数が高くなるはずであるが、スイッチング素子（パワーＭＯＳＦＥＴ）１のドレイン電圧ＶＤＳの波形に対応する波形タイミングを有するトランスリセットパルス信号に対して、遅延回路５２による遅延時間だけマスクするブランキング時間以内では、スイッチング素子（パワーＭＯＳＦＥＴ）１がオンしないためドレイン電流ＩＤは流れず、その周波数はある一定以上の周波数より高くなることはない。
すなわち、負荷状態が軽負荷となって、スイッチング素子（パワーＭＯＳＦＥＴ）１をオンさせるためのトランスリセットパルス信号の周期が短くなれば短くなるほど、図１０（ｂ）、（ｃ）に示すように、パワーＭＯＳＦＥＴ１のドレイン電圧ＶＤＳに対応するトランスリセットパルス信号の波形において、パワーＭＯＳＦＥＴ１へのオンタイミングに対して、ブランキング時間によりスキップする数が増えてくるため、その期間は、ドレイン電圧ＶＤＳが０Ｖになっていてもドレイン電流ＩＤは流れず、スイッチングにおける発振周波数はある一定以上に高くなることはない。
次に、遅延回路５２の一構成例を図１１を用いて説明する。
図１１に示す遅延回路５２では、パワーＭＯＳＦＥＴ１へのオフ信号を受け、ドレイン電流検出信号としてＨレベルが入力されると、ＮｃｈＭＯＳ９０１がオンするため、初期状態でＶＤＤのレベルまで充電されていた容量Ｃから定電流Ｉで電荷を抜く。つまり、容量Ｃから一定電流Ｉで放電していくことであるが、その容量Ｃの電位がインバータ９０２の閾値を越えＬレベルになると、出力をマスクするブランキング時間を解除する出力ブランキング解除信号がＨレベルとなる。
なお、このマスク時間ｔは、ｔ＝ＣＶ／Ｉで決まり、ＶはＶＤＤ電圧−インバータ９０２のしきい値電圧で決まる。例えば、Ｉ＝１μＡ、Ｃ＝３ｐＦ、Ｖ＝２．８Ｖとすると、ｔ＝８．４μｓの遅延時間となる。
（実施の形態３）
本発明の実施の形態３のスイッチング電源制御用半導体装置を説明する。
図１２は本実施の形態３のスイッチング電源制御用半導体装置の一構成例を示す回路図である。図１３は本実施の形態３のスイッチング電源制御用半導体装置における遅延回路の一構成例を示す回路図である。図１４は本実施の形態３のスイッチング電源制御用半導体装置における遅延回路の動作を示す波形図である。
図１２は、図９に示す本実施の形態２のスイッチング電源制御用半導体装置における遅延回路５２に対して、制御端子５０で検出している負荷状態に応じて、Ｉ−Ｖ変換器２９からノード５９を通じて自動的に遅延時間を変更するための構成例を示しており、負荷状態により変化する制御端子５０から流出する電流に応じて、Ｐ型ＭＯＳＦＥＴ２３、２４およびＮ型ＭＯＳＦＥＴ２５、２６で構成されたミラー回路によって電流を引っ張り、負荷が軽くなって電流を引っ張れば引っ張るほど、ノード５９を通じて遅延回路５２による遅延時間が長くなるように構成されている。
また、図１３は、図１２における遅延回路５２に対して負荷の変化に応じてリニアに遅延時間を変化させる場合の遅延回路５２の一構成例であり、図１２のノード５９がＮ型ＭＯＳＦＥＴ１１０１のゲートに接続されている。この構成において、定電流原１１００による一定電流ＩｔとＮ型ＭＯＳＦＥＴ１１０１における電流Ｉ１とＮ型ＭＯＳＦＥＴ１１０２における電流Ｉ２と容量Ｃからの放電電流Ｉｃとの間には、

Ｉｔ（一定）＝Ｉ１＋Ｉ２

Ｉ２＝Ｉｔ（一定）−Ｉ１＝Ｉｃ

の関係があり、一定電流ＩｔからＮ型ＭＯＳＦＥＴ１１０１における電流Ｉ１を引いた残りがＮ型ＭＯＳＦＥＴ１１０２における電流Ｉ２となり、そのミラーとして得られる電流Ｉｃが容量Ｃからの放電電流となって、この放電時間により遅延回路５２の遅延時間が決まる。この場合、制御端子５０からのフィードバック電流ＩＦＢの増加に従って電流Ｉ１が大きくなると電流Ｉ２が小さくなって同じ値の電流Ｉｃも小さくなり、容量Ｃからの放電時間が長くなって遅延時間も長くなる。
したがって、図１４に示すように、時間ｔ１において負荷が軽くなり出力電圧Ｖｏｕｔが上昇するとフィードバック電流ＩＦＢが増え、このフィードバック電流ＩＦＢの増加に従って電流Ｉ１が大きくなると電流Ｉ２が小さくなって電流Ｉｃも小さくなり、容量Ｃからの放電時間が長くなって遅延時間が長くなり、ブランキング時間ｔも長くなる。
以上により、トランスリセット検出信号によるパワーＭＯＳＦＥＴ１のオン開始を遅延させるためのブランキング時間を、負荷状態に応じて自動的に変化させることができ、負荷が軽くなれば軽くなるほど最高周波数が低くなるため、スイッチング素子（パワーＭＯＳＦＥＴ）１におけるスイッチングロスを抑制することができ、特に軽負荷時におけるスイッチングロスの抑制効果として大きなものがある。
次に、上記の各実施の形態のスイッチング電源制御用半導体装置において使用されるカウンタ回路１４の構成例を説明する。
図１５は本実施の形態のスイッチング電源制御用半導体装置に使用されるカウンタ回路の一構成例を示す回路図であり、この構成例のカウンタ回路１４は、一般的に例えばパルスカウンタとして汎用されているものであるので、構成についての説明は省略する。
このカウンタ回路１４の場合は、インバータ３３の出力信号である間欠動作中のスイッチング停止信号により、カウンタ回路１４が動作し始める。カウンタ回路１４の出力信号は、Ｌレベルになっており、この回路構成では、トランスリセット検出回路１３からのトランスリセット検出信号のカウントが６回目に出力がＨレベルになる。つまり、カウントが５回以内で復帰信号が出てスイッチング動作を再開した場合は、その次のトランスリセット検出信号でスイッチング素子（パワーＭＯＳＦＥＴ）１がオンすることになる。
一方、この回路構成で、カウント数が６以上になると、図１のＲＳフリップフロップ１６のセット信号にＨレベルが入力され、出力ＱはＨレベルとなり、この場合は、間欠動作中の復帰信号でスイッチング素子１のゲートのオン信号が出力されることになる。
なお、ＲＳフリップフロップ１６へのリセット信号は、復帰後のトランスリセット検出信号が検出されるまでは入力されない。従って、復帰信号により図１５のＤフリップフロップ（ＤＦＦ）は動作しなくなるが、このカウンタ回路１４の出力信号は、ＲＳフリップフロップ１６により保持されることになる。
以上より、間欠動作にカウンタや遅延を新たに設けることで、更なる電源効率の改善が実現できる。製品としては、省エネに重点をおき、現在世の中で言われているＷ．Ｗ入力で待機電力０．１Ｗをクリアできるものである。
なお、実施の形態１〜３において、スイッチング素子としてＭＯＳＦＥＴを例示したが、バイポーラトランジスタやＩＧＢＴ、あるいはこれらを組み合わせた素子であってもよい。
本発明のスイッチング電源制御用半導体装置は、軽負荷時におけるスイッチング素子の電流損失を低減して軽負荷時における消費電力をさらに削減することができ、待機モードを含む広範囲な負荷領域で、十分に高い電力効率を容易に得ることができ、低コストでスイッチング電源の電源効率をさらに改善することができるものであり、商用電源からの交流電源を機器に必要とされる直流電源へ変換するＡＣ−ＤＣスイッチング電源等に有効に適応させることができる。
本発明の実施の形態１のスイッチング電源制御用半導体装置の一構成例を示す回路図 同実施の形態１のスイッチング電源制御用半導体装置を備えたスイッチング電源装置の一構成例を示す回路図 同実施の形態１のスイッチング電源制御用半導体装置における基準電圧源の動作を説明するためのタイムチャート 同実施の形態１のスイッチング電源制御用半導体装置における基準電圧源の内部回路の一構成例を示す回路図 同実施の形態１のスイッチング電源制御用半導体装置およびそのスイッチング電源制御用半導体装置を備えたスイッチング電源装置の動作を説明するためのタイムチャート 同実施の形態１のスイッチング電源制御用半導体装置における定格負荷時のスイッチング開始動作を示す波形図 同実施の形態１のスイッチング電源制御用半導体装置における待機状態１のスイッチング開始動作を示す波形図 同実施の形態１のスイッチング電源制御用半導体装置における待機状態２のスイッチング開始動作を示す波形図 本発明の実施の形態２のスイッチング電源制御用半導体装置の一構成例を示す回路図 同実施の形態２のスイッチング電源制御用半導体装置におけるスイッチング動作を示す波形図 同実施の形態２のスイッチング電源制御用半導体装置における遅延回路の一構成例を示す回路図 本発明の実施の形態３のスイッチング電源制御用半導体装置の一構成例を示す回路図 同実施の形態３のスイッチング電源制御用半導体装置における遅延回路の一構成例を示す回路図 同実施の形態３のスイッチング電源制御用半導体装置における遅延回路の動作を示す波形図 本発明の実施の形態のスイッチング電源制御用半導体装置におけるカウンタ回路の一構成例を示す回路図 従来のスイッチング電源制御用半導体装置の一構成例を示す回路図
符号の説明
１ スイッチング素子
２、４、３７、３９ 定電流源
３、５ 切り換えスイッチ
６ レギュレータ
７ 起動／停止用比較器
８ ゲートドライバ用基準電源（内部回路基準電源）
９ ゲートドライバレギュレータ用（内部回路基準電源用）比較器
１０ 起動パルス発生回路
１１ ローサイドクランプ
１２ ハイサイドクランプ
１３ トランスリセット検出回路
１４ カウンタ回路
１５、１７、１９、４３、５３ ＡＮＤ回路
１６、３５ ＲＳフリップフロップ
１８、３３ インバータ
２０ 間欠終了パルス発生回路
２１ トランスリセットパルス発生回路
２２ クランプ回路
２３、２４ Ｐ型ＭＯＳＦＥＴ
２５、２６ Ｎ型ＭＯＳＦＥＴ
２７ 抵抗器
２９ Ｉ−Ｖ変換器
３０ 軽負荷時検出用比較器
３１ 基準電圧源
３２ 軽負荷時検出回路
３４ ＯＲ回路
３６ クランプ回路
３８、４０ Ｐ型ＭＯＳＦＥＴ
４１ ドレイン電流検出用比較器
４２ オン時ブランキングパルス発生回路
４５ ゲートドライバ
４６ スイッチング素子入力端子
４７ スイッチング素子出力端子（グランド端子）
４８ 起動電圧検出用端子
４９ トランスリセット検出端子
５０ 制御端子
５１ スイッチング電源制御用半導体装置
５２ 遅延回路
５９ ノード
１０１、１０４、１１２ 整流器
１０２、１０５、１１１、１１７、１１８ コンデンサ
１０３ トランス
１０３ａ 一次巻線
１０３ｂ 二次巻線
１０３ｃ 三次巻線（バイアス巻線）
１０６ 出力電圧検出回路
１０７ ＬＥＤ
１０８ ツェナーダイオード
１０９ 負荷
１１０ フォトトランジスタ
１１６ 抵抗
３００、３０１ 定電流源
３０２ Ｐ型ＭＯＳＦＥＴ
３０３ 抵抗器
３０４ インバータ

Claims (5)

  1. 直流の入力電圧をトランスの一次巻線を介してスイッチング素子に印加し、前記スイッチング素子のスイッチング動作により、前記トランスの二次巻線に発生した交流電流を整流平滑して得られた直流電圧を制御して、負荷に電力供給するスイッチング電源において、
    前記トランスの三次巻線に発生した交流電圧から、前記スイッチング素子のスイッチング動作により発生する前記トランスのリセット状態を検出して、そのリセット状態を示すトランスリセット検出信号を出力するトランスリセット検出回路と、前記トランスの二次巻線に発生した交流電流に基づく前記直流電圧の変化を示す制御電流の電流値を電圧に変換するＩ−Ｖ変換器と、前記Ｉ−Ｖ変換器からの出力電圧の変化に基づいて、前記負荷への電力供給の大きさを示す負荷状態として軽負荷時を検出した場合に、前記スイッチング素子によるスイッチングの間欠動作を制御するための制御信号を出力する軽負荷時検出回路とを有する制御回路を具備し、前記軽負荷時検出回路を、前記Ｉ−Ｖ変換器からの出力電圧が前記軽負荷時を検出するための軽負荷時検出下限電圧よりも小さくなったときに、前記スイッチング素子のスイッチング動作を停止し、
    前記Ｉ−Ｖ変換器からの出力電圧が前記軽負荷時を検出するための軽負荷時検出上限電圧よりも大きくなったときに、前記スイッチング素子のスイッチング動作を再開するように、前記間欠動作を制御するための制御信号を出力するよう構成し、前記制御回路により、前記トランスリセット検出回路からのトランスリセット検出信号、および前記軽負荷時検出回路からの制御信号に基づいて、前記スイッチング素子の制御電極を駆動し、前記間欠動作を制御するスイッチング電源制御用半導体装置であって、
    前記制御回路に、前記軽負荷時検出回路からの制御信号によるスイッチング動作停止のタイミングで、前記トランスリセット検出回路からのトランスリセット検出信号をカウンタ回路によりカウント開始し、そのカウントアウトと前記軽負荷時検出回路からの制御信号によるスイッチング動作再開との各タイミングの前後関係に基づいて、前記スイッチング動作再開時におけるスイッチングオンのタイミングを制御するスイッチングオン制御手段を設け、
    前記スイッチングオン制御手段を、前記カウンタ回路によるカウントアウト前に前記軽負荷時検出回路から前記スイッチング動作再開を示す制御信号の出力があった場合には、その制御信号出力後の前記トランスリセット検出回路からのトランスリセット検出信号のタイミングで、前記スイッチング動作再開時におけるスイッチングをオンするよう構成し、
    前記カウンタ回路によるカウントアウト後に前記軽負荷時検出回路から前記スイッチング動作再開を示す制御信号の出力があった場合には、その制御信号の出力タイミングで、前記スイッチング動作再開時におけるスイッチングをオンするよう構成したことを特徴とするスイッチング電源制御用半導体装置。
  2. 前記カウンタ回路は、そのカウントアウトのタイミングを、前記スイッチング動作停止期間における前記スイッチング素子の入力端子電圧波形を基に、その波数について使用負荷に応じた最適なカウント数のタイミングとして、前記カウントアウトの設定値を決定したことを特徴とする請求項１に記載のスイッチング電源制御用半導体装置。
  3. 前記カウンタ回路は、そのカウント値を、前記軽負荷時検出回路からの前記スイッチング動作再開を示す制御信号の出力タイミングでリセットするよう構成したことを特徴とする請求項１または請求項２に記載のスイッチング電源制御用半導体装置。
  4. 前記カウンタ回路は、複数のＤフリップフロップを直列配列して、それらの各端子を前記カウントアウトの設定値が得られるように接続し、初段のＤフリップフロップのクロック端子に前記トランスリセット検出回路からのトランスリセット検出信号が入力され、かつ各Ｄフリップフロップのリセット端子に前記軽負荷時検出回路からの制御信号が入力され、前記初段のＤフリップフロップに入力される前記トランスリセット検出回路からのトランスリセット検出信号に基づいて、各Ｄフリップフロップの出力が接続されたＡＮＤ回路を介して、前記カウントアウトのタイミングを出力するよう構成したことを特徴とする請求項１から請求項３のいずれかに記載のスイッチング電源制御用半導体装置。
  5. 前記スイッチング素子と前記制御回路とを同一の半導体基板上に集積化し、前記半導体基板上に、少なくとも、前記入力電圧を前記トランスの一次巻線を介して前記スイッチング素子へ入力するためのスイッチング素子入力端子と、前記スイッチング素子のスイッチング動作により得られたスイッチング電流を出力するためのスイッチング素子出力端子と、前記制御回路に前記スイッチング素子のスイッチング動作により前記トランスの三次巻線に発生した電流に基づく直流電圧を供給するための電源端子と、前記スイッチング素子によるスイッチングの間欠動作を制御する制御信号を入力するための制御端子と、前記トランスリセット検出回路に前記トランスリセット検出信号を供給するためのトランスリセット検出用端子とを、外部接続端子として設けたことを特徴とする請求項１から請求項４のいずれかに記載のスイッチング電源制御用半導体装置。
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