JP2005151659A

JP2005151659A - 省電力回路

Info

Publication number: JP2005151659A
Application number: JP2003383558A
Authority: JP
Inventors: Yukio Yamazaki; 幸夫山崎
Original assignee: Shindengen Electric Manufacturing Co Ltd
Current assignee: Shindengen Electric Manufacturing Co Ltd
Priority date: 2003-11-13
Filing date: 2003-11-13
Publication date: 2005-06-09

Abstract

【課題】本発明は、主スイッチング素子が発振及び停止を繰り返し、且つ遅延時間を変えることにより待機消費電力を削減する新規の省電力回路を提供する。
【解決手段】交流電源ＣＮ１の両端それぞれに直列コンデンサＣ２，Ｃ３を接続し、これら直列コンデンサＣ２，Ｃ３を第二の整流ブリッジＤ２の直流端子に接続し、この第二の整流ブリッジＤ２の直流端子に整流コンデンサＣ５を接続し、この整流コンデンサＣ５の両端に、主スイッチング素子Ｑ１のスイッチングのタイミングを制御する制御回路ＩＣ１を接続し、この制御回路ＩＣ１の出力端子を主スイッチング素子Ｑ１のゲート端子に接続し、この主スイッチング素子Ｑ１のソース端子にトランスＴ１の第三巻線の一端及び整流ブリッジＤ１及び第二の整流ブリッジＤ２の一方の直流端子を接続し、この第三巻線の他端に制御回路ＩＣ１の電源入力端子を接続してあることを特徴とする省電力回路。
【選択図】図１

Description

本発明は、電子機器の待機電力を低減する省電力回路に関するものである。

従来の省電力回路の回路図を図２に示す。この省電力回路は、主スイッチング素子Ｑ１を備え、一次−二次間がトランスＴ１で絶縁してあるスイッチング電源回路１と、パワーＭＯＳＦＥＴで構成した主スイッチング素子Ｑ１のスイッチングのタイミングを制御するためにパルス信号を出力する制御回路ＩＣ１とを備えてある。

このスイッチング電源回路１に備えたトランスＴ１の一次巻線の一端に直列に、主スイッチング素子Ｑ１のドレインを接続してある。また、この主スイッチング素子Ｑ１のソースをトランスＴ１の第三巻線の一端に接続し、この第三巻線の他端に制御回路ＩＣ１を介して主スイッチング素子Ｑ１のゲートを接続してある。一次側のトランスＴ１の巻線の他端を第一の整流ブリッジＤ１の直流端子の一極に接続し、この第一の整流ブリッジＤ１の直流端子の他極に第三巻線の一端を接続してある。また、第一の整流ブリッジＤ１の整流作用により直流電源の役割をするよう、この整流ブリッジＤ１の二つの直流端子間に整流コンデンサＣ４を接続してある。

トランスＴ１で絶縁された二次側には、二次側の電流を検出する出力電流検出制御回路５を設けてあり、この出力電流検出制御回路５にはフォトカプラＰＣ２が接続してあり、このフォトダイオードＰＣ２は一次側の制御回路ＩＣ１に接続してあるフォトカプラＰＣ２に信号を送信して、一次側にフィードバックするようにしてある（例として非特許文献１）。
電子技術、日刊工業新聞社、２００２年４月、第４４巻、第５号、ｐ．２２−２５

以上の構成より、電子機器の待機電力を低減する手段として、トランスＴ１で絶縁された二次側の電流を出力電流検出制御回路５で検出して、一次側にフィードバックして出力電力する手段がある。また、一次側の電圧、電流を検出してこれらを乗算して出力電力を検出する手段もある。

トランスで絶縁された二次側の電流を検出して、一次側にフィードバックして出力電力する手段、及び、一次側の電圧、電流を検出してこれらを乗算して出力電力を検出する手段においてもタイマー回路などにより遅延時間を設けて制御しているため、部品点数並びにコストが増えるという課題がある。

また、パワーＭＯＳＦＥＴは以下のような特性を有する。
Ｐｇ＝Ｖｇｓ・Ｑｇ・ｆ
Ｐｇはゲート駆動損失、Ｖｇｓはゲート・ソース間のピーク電圧、Ｑｇはゲートに蓄積される容量のピーク値、ｆはスイッチング周波数である。

従来の省電力回路では、一次側に設けたパワーＭＯＳＦＥＴで構成した主スイッチング素子のゲート・ソース間のピーク電圧Ｖｇｓを高くして安定化を図っているため、上記式から明らかなように、ゲート駆動損失を抑えることが困難であるという課題もある。

本発明は、上記問題に鑑みてなされたものであり、主スイッチング素子が発振及び停止を繰り返し、且つ遅延時間を変えることにより待機消費電力を削減する新規の省電力回路を提供する。

上記課題を解決するために、本発明省電力回路は、交流電源に整流ブリッジの交流端子を接続し、この整流ブリッジの一方の直流端子に一次−二次間が絶縁されたトランスの一次巻線の一端を接続し、前記整流ブリッジの他方の直流端子にパワーＭＯＳＦＥＴで構成した主スイッチング素子を介して、前記トランスの一次巻線の他端を接続してある省電力回路であって、前記交流電源の一端又は／及び他端に直列コンデンサの一端を接続し、この直列コンデンサの他端を第二の整流ブリッジの一方又は／及び他方の交流端子に接続してあり、この第二の整流ブリッジの直流端子に整流コンデンサを接続し、この整流コンデンサの両端に、前記主スイッチング素子のスイッチングのタイミングを制御する制御回路を接続し、この制御回路の出力端子を前記主スイッチング素子のゲート端子に接続し、この主スイッチング素子のソース端子に前記トランスの第三巻線の一端及び前記整流ブリッジ及び第二の整流ブリッジの一方の直流端子を接続し、この第三巻線の他端に前記制御回路の電源入力端子を接続してあることを特徴とする。

前記トランスの第三巻線の他端にダイオードのアノードを接続し、このダイオードのカソードを前記制御回路の電源入力端子に接続してあることを特徴とする。

本発明によれば、整流コンデンサで制御回路の動作の供給時間をコントロールすることにより発振、停止時間を設定でき、それにより電力損失を低減できる効果がある。

また、主スイッチング素子をパワーＭＯＳＦＥＴで構成することにより、主スイッチング素子のゲートチャージ特性を最大限利用できるように制御回路の起動停止電圧を下げて、その電圧に対し出力電力が小さいときは第三巻線の電圧を下げるため、ゲート損失を抑えることができるとともに、ゲートチャージ特性を最大限に利用できる効果がある。

発明を実施するための最良の形態の回路図を図１に示す。ＣＮ１は交流電源、Ｑ１は主スイッチング素子、Ｔ１はトランス、ＩＣ１は制御回路、Ｃ２，Ｃ３は直列コンデンサ、Ｃ４，Ｃ５は整流コンデンサ、Ｄ１，Ｄ２は整流ブリッジである。

この省電力回路はスイッチング電源回路１を備え、このスイッチング電源回路１に備えた一次側のトランスＴ１の巻線の一端に直列に、パワーＭＯＳＦＥＴからなる主スイッチング素子Ｑ１のドレインを接続してある。また、一次側のトランスＴ１の巻線の他端を第一の整流ブリッジＤ１の直流端子の一極に接続してある。この第一の整流ブリッジＤ１の直流端子の他極に主スイッチング素子Ｑ１のソースを接続してある。また、第一の整流ブリッジＤ１の整流作用により直流電源の役割をするよう、この整流ブリッジＤ１の二つの直流端子間に整流コンデンサＣ４を接続してある。

交流電源ＣＮ１の一極側から直列コンデンサＣ２を接続し、この直列コンデンサＣ２を第二の整流ブリッジＤ２の交流端子の他極に接続してある。この整流ブリッジＤ２の交流端子の一極を、直列コンデンサＣ３を介して交流電源の他極側に接続してある。また、第二の整流ブリッジＤ２の整流作用により直流電源の役割をするよう、この整流ブリッジＤ２の二つの直流端子間に整流コンデンサＣ５を接続してある。

整流コンデンサＣ５の両端に制御回路ＩＣ１の電源入力端子VCCとグランドGNDを接続してある。制御回路ＩＣ１はパルス信号を出力してスイッチング電源回路１の主スイッチング素子Ｑ１のスイッチングのタイミングを制御する回路である。この制御回路ＩＣ１の出力端子OUTを主スイッチング素子Ｑ１のゲート端子に接続し、この主スイッチング素子Ｑ１のソース端子にトランスＴ１の第三巻線の一端及び整流ブリッジＤ１及び第二の整流ブリッジＤ２の一方の直流端子を接続し、この第三巻線の他端にダイオードのアノードＤ４を接続し、このダイオードＤ４のカソードを制御回路ＩＣ１の電源入力端子VCCに接続してある。

以上のように構成した省電力回路は以下のように作用する。交流電源ＣＮ１の各極間を電荷が移動して交流電流が生じる。この交流電流は交流電源ＣＮ１間を流れる際に第一の整流ブリッジＤ１によって整流される。この整流作用により、整流コンデンサＣ４は充電され、直流電源として機能する。また、交流電源ＣＮ１と２つの直列コンデンサＣ２，Ｃ３との間に流れる際に第二の整流ブリッジＤ２によって整流される。この整流作用により、整流コンデンサＣ５に充電され、直流電源として機能する。

整流コンデンサＣ５に充電された直流電力は、制御回路ＩＣ１から出力される駆動パルスでオン・オフする主スイッチング素子Ｑ１によって断続する一次電流になる。この一次電流はトランスＴ１の一次巻線と主スイッチング素子Ｑ１とからなる直列回路に流れ、トランスＴ１の二次巻線及び第三巻線に誘起する。

この省電力回路はトランスＴ１の特性を利用して、出力電力に合わせて制御回路ＩＣ１の電圧を設定する。この設定電圧が制御回路ＩＣ１の起動停止電圧を下回ると、第三巻線より制御回路ＩＣ１に電力を供給しないようにしてある。制御回路ＩＣ１の動作は、ＡＣラインからコンデンサＣ２，Ｃ３により電力を供給して行う。これにより、この供給時間を整流コンデンサＣ５でコントロールすることにより発振、停止時間を設定することができ、電力損失が削減することができる。

また、この省電力回路は、主スイッチング素子Ｑ１のゲートに制御回路ＩＣ１を接続し、この制御回路ＩＣ１にトランスＴ１の第三巻線の他端を接続したことにより、トランスＴ１の特性を利用することができ、これにより、出力電力の変化に応じて第三巻線電圧を上げ下げできるようにしてある。これにより、ゲートチャージ特性を最大限利用することができる。

また、主スイッチング素子Ｑ１のゲートチャージ特性を最大限利用できるように、負荷が比較的軽いときは、制御回路ＩＣ１の起動停止電圧に近づけるようにしてある。このようにすることにより、主スイッチング素子Ｑ１のゲート・ソース間のピーク電圧Ｖｇｓは下がり、その結果、ゲート駆動損失も低減する。さらに、パワーＭＯＳＦＥＴは、ゲート・ソース間のピーク電圧Ｖｇｓとゲートに蓄積される容量のピーク値Ｑｇとが比例する特性を有することから、ゲート・ソース間のピーク電圧Ｖｇｓが下がると、ゲートに蓄積される容量のピーク値Ｑｇが下がる。その結果、ゲート駆動損失はさらに低減する。加えて、軽負荷時にはスイッチング周波数も下がるため、さらに、ゲート駆動損失は低減する。

本発明に係る省電力回路は、整流コンデンサで制御回路の動作の供給時間をコントロールすることにより発振、停止時間を設定でき、それにより電力損失を低減できる。

また、主スイッチング素子をパワーＭＯＳＦＥＴで構成することにより、主スイッチング素子のゲートチャージ特性を最大限利用できるように制御回路の起動停止電圧を下げて、その電圧に対し出力電力が小さいときは第三巻線の電圧を下げるため、ゲート損失を抑えることができるとともに、ゲートチャージ特性を最大限に利用できる。

本発明に係る省電力回路における発明を実施するための最良の形態の回路図である。従来の省電力回路の例を示した回路図である。

符号の説明

ＣＮ１交流電源
Ｑ１主スイッチング素子
Ｔ１トランス
ＩＣ１制御回路
Ｃ２，Ｃ３直列コンデンサ
Ｃ４，Ｃ５整流コンデンサ
Ｄ１，Ｄ２整流ブリッジ
１スイッチング電源回路

Claims

交流電源に整流ブリッジの交流端子を接続し、この整流ブリッジの一方の直流端子に一次−二次間が絶縁されたトランスの一次巻線の一端を接続し、前記整流ブリッジの他方の直流端子にパワーＭＯＳＦＥＴで構成した主スイッチング素子を介して、前記トランスの一次巻線の他端を接続してある省電力回路であって、前記交流電源の一端又は／及び他端に直列コンデンサの一端を接続し、この直列コンデンサの他端を第二の整流ブリッジの一方又は／及び他方の交流端子に接続してあり、この第二の整流ブリッジの直流端子に整流コンデンサを接続し、この整流コンデンサの両端に、前記主スイッチング素子のスイッチングのタイミングを制御する制御回路を接続し、この制御回路の出力端子を前記主スイッチング素子のゲート端子に接続し、この主スイッチング素子のソース端子に前記トランスの第三巻線の一端及び前記整流ブリッジ及び第二の整流ブリッジの一方の直流端子を接続し、この第三巻線の他端に前記制御回路の電源入力端子を接続してあることを特徴とする省電力回路。
前記トランスの第三巻線の他端にダイオードのアノードを接続し、このダイオードのカソードを前記制御回路の電源入力端子に接続してあることを特徴とする請求項１記載の省電力回路。