JP7497131B2 - アクティブスナバ回路、及び降圧コンバータ - Google Patents

アクティブスナバ回路、及び降圧コンバータ Download PDF

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Description

本発明は、アクティブスナバ回路、及び降圧コンバータに関する。
フルブリッジ回路の第１～第４スイッチのサージ電圧を低減する第１アクティブスナバ回路及び第２アクティブスナバ回路を備える電力変換装置が知られている（例えば、特許文献１参照）。第１アクティブスナバ回路は、第２スイッチと並列に接続され、第２アクティブスナバ回路は、第４スイッチと並列に接続されている。
特開２０２０－１８２２８１号公報
特許文献１に記載の電力変換装置では、アクティブスナバ回路を、サージ電圧の発生源の数だけ必要としている。このため、サージ電圧の発生源が増えるほど、アクティブスナバ回路を構成する部品点数が増加し、アクティブスナバ回路が大規模になる。また、複数のアクティブスナバ回路が独立して設けられていることにより、連続モードでは、アクティブスナバ回路のスイッチングがハードスイッチングとならざるを得ず、スイッチング損失が大きくなる。
本発明は、上記事情に鑑み、複数の出力を備え、複数のサージ電圧の発生源を備える降圧コンバータにおいて、小規模な構成のアクティブスナバ回路によりサージ電圧を吸収できると共に、スイッチング損失を低減できるアクティブスナバ回路、及び降圧コンバータを提供することを目的とする。
本発明に係るアクティブスナバ回路は、入力電圧を降圧し、第１サージ電圧を発生する第１回路と、複数の出力を備え、第２サージ電圧を発生する第２回路とを備える降圧コンバータに接続され、前記第１サージ電圧と前記第２サージ電圧とを吸収するアクティブスナバ回路であって、前記第１回路の前記第１サージ電圧の出力点に接続された第１蓄電素子と、前記第１回路の前記第１サージ電圧の出力点と前記第１蓄電素子とに接続された第１ＦＥＴスイッチと、前記第２回路の前記第２サージ電圧の出力点に接続された第２蓄電素子と、前記第２回路の前記第２サージ電圧の出力点と前記第２蓄電素子とに接続された第２ＦＥＴスイッチと、前記第２回路の前記第２サージ電圧の出力点よりも出力側に位置する接続点と前記第１ＦＥＴスイッチと前記第２ＦＥＴスイッチとに接続されたインダクタと、前記第１ＦＥＴスイッチと前記第２ＦＥＴスイッチと前記インダクタとグランドとに接続され、順方向電流を流す素子とを備える。
本発明に係る降圧コンバータは、入力電圧を降圧し、第１サージ電圧を発生する第１回路と、複数の出力を備え、第２サージ電圧を発生する第２回路と、前記第１回路と前記第２回路とに接続され、前記第１サージ電圧と前記第２サージ電圧とを吸収するアクティブスナバ回路とを備える降圧コンバータであって、前記アクティブスナバ回路は、前記第１回路の前記第１サージ電圧の出力点に接続された第１蓄電素子と、前記第１回路の前記第１サージ電圧の出力点と前記第１蓄電素子とに接続された第１ＦＥＴスイッチと、前記第２回路の前記第２サージ電圧の出力点に接続された第２蓄電素子と、前記第２回路の前記第２サージ電圧の出力点と前記第２蓄電素子とに接続された第２ＦＥＴスイッチと、前記第２回路の前記第２サージ電圧の出力点よりも出力側に位置する接続点と前記第１ＦＥＴスイッチと前記第２ＦＥＴスイッチとに接続されたインダクタと、前記第１ＦＥＴスイッチと前記第２ＦＥＴスイッチと前記インダクタとグランドとに接続され、順方向電流を流す素子とを備え、前記第１ＦＥＴスイッチと前記第２ＦＥＴスイッチとを制御する制御部を備える。
本発明によれば、複数の出力を備え、複数のサージ電圧の発生源を備える降圧コンバータにおいて、小規模な構成のアクティブスナバ回路によりサージ電圧を吸収できると共に、スイッチング損失を低減できる。
図１は、本発明の一実施形態に係る降圧コンバータを示す回路図である。 図２（Ａ）は、不連続モード時におけるアクティブスナバ回路のスイッチのＯＮ／ＯＦＦ、インダクタの印加電圧、トランスの電流を示すシーケンス図である。図２（Ｂ）は、連続モード時におけるアクティブスナバ回路のスイッチのＯＮ／ＯＦＦ、インダクタの印加電圧、トランスの電流を示すシーケンス図である。 図３（Ａ）は、連続モード時の期間１におけるアクティブスナバ回路のスイッチのＯＮ／ＯＦＦ、インダクタの印加電圧、トランスの電流を示すシーケンス図である。図３（Ｂ）は、連続モード時の期間１の始期におけるアクティブスナバ回路の動作を示す回路図である。図３（Ｃ）は、連続モード時の期間１の終期におけるアクティブスナバ回路の動作を示す回路図である。 図４（Ａ）は、連続モード時の期間２におけるアクティブスナバ回路のスイッチのＯＮ／ＯＦＦ、インダクタの印加電圧、トランスの電流を示すシーケンス図である。図４（Ｂ）は、連続モード時の期間２の始期におけるアクティブスナバ回路の動作を示す回路図である。図４（Ｃ）は、連続モード時の期間２の終期におけるアクティブスナバ回路の動作を示す回路図である。 図５は、比較例に係る降圧コンバータを示す回路図である。 図６は、本発明の他の実施形態に係る降圧コンバータを示す回路図である。 図７は、本発明の他の実施形態に係る降圧コンバータを示す回路図である。
以下、本発明を好適な実施形態に沿って説明する。なお、本発明は以下に示す実施形態に限られるものではなく、以下に示す実施形態は本発明の趣旨を逸脱しない範囲において適宜変更可能である。また、以下に示す実施形態において、一部構成の図示や説明を省略している箇所があるが、省略された技術の詳細については、以下に説明する内容と矛盾点が発生しない範囲内において、適宜公知又は周知の技術が適用されることはいうまでもない。
図１は、本発明の一実施形態に係る降圧コンバータ１を示す回路図である。この図に示す降圧コンバータ１は、複数の出力を備える。この降圧コンバータ１は、絶縁型ＤＣ／ＤＣコンバータ１０と単一インダクタ・マルチ出力方式（ＳＩＭＯ：Single Inductor Multi Output）のＤＣ／ＤＣスイッチング電源回路２０と、制御装置３０と、アクティブスナバ回路１００とを備える。
絶縁型ＤＣ／ＤＣコンバータ１０は、スイッチング回路１１と、トランス１２と、整流回路１３とを備える。スイッチング回路１１は、フルブリッジ方式のスイッチング回路である。スイッチング回路１１の４個のスイッチは、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である。なお、これらの４個のスイッチは、ＭＯＳＦＥＴ以外の他のトランジスタスイッチであってもよい。
トランス１２は、一次側コイル１２Ａと、二次側コイル１２Ｂとを備える。一次側コイル１２Ａは、スイッチング回路１１に接続され、二次側コイル１２Ｂは、整流回路１３に接続されている。トランス１２において電圧が降圧されるように、一次側コイル１２Ａと二次側コイル１２Ｂとの巻き数の比が設定されている。
スイッチング回路１１では、トランス１２の二次側においてフォワード型の交互電圧が発生するように、４個のスイッチのＰＷＭ（Pulse Width Modulation）制御が行われる。これにより、バッテリ２から出力された直流電圧が交流電圧に変換されると共に降圧されて整流回路１３に出力される。
整流回路１３は、４個のダイオード１３Ａ，１３Ｂ，１３Ｃ，１３Ｄを備え、二次側コイル１２Ｂから出力された交流を直流に整流してＤＣ／ＤＣスイッチング電源回路２０に出力する。この整流回路１３では、ダイオード１３Ａとダイオード１３Ｂとが直列に接続され、ダイオード１３Ｃとダイオード１３Ｄとが直列に接続されている。また、ダイオード１３Ａ，１３Ｂとダイオード１３Ｃ，１３Ｄとが並列に接続されている。
ダイオード１３Ａのアノードは、二次側コイル１２Ｂの一端に接続され、ダイオード１３Ｃのアノードは、二次側コイル１２Ｂの他端に接続されている。また、ダイオード１３Ａのカソードとダイオード１３Ｃのカソードとは、後述のインダクタ２１の一端に接続されている。
ダイオード１３Ｂ，１３Ｄのアノードは、後述のコンデンサ２４，２５に接続されている。また、ダイオード１３Ｂのカソードは、二次側コイル１２Ｂの一端に接続され、ダイオード１３Ｄのカソードは、二次側コイル１２Ｂの他端に接続されている。
ＤＣ／ＤＣスイッチング電源回路２０は、単一のインダクタ２１から電圧が相互に異なる２つの電力を出力できる。このＤＣ／ＤＣスイッチング電源回路２０は、第１出力系２０Ａと、第２出力系２０Ｂとを備える。本実施形態では、第１出力系２０Ａが高圧側、第２出力系２０Ｂが低圧側である。第１出力系２０Ａは、第１スイッチ２２と、コンデンサ２４とを備える。また、第２出力系２０Ｂは、第２スイッチ２３と、コンデンサ２５とを備える。
本実施形態の第１スイッチ２２及び第２スイッチ２３は、エンハンス型のＮチャネルＭＯＳＦＥＴである。なお、第１スイッチ２２及び第２スイッチ２３は、エンハンス型のＮチャネルＭＯＳＦＥＴ以外のＭＯＳＦＥＴや、ＭＯＳＦＥＴ以外のトランジスタスイッチであってもよい。第１スイッチ２２のソースと第２スイッチ２３のドレインとが相互に接続されると共に、インダクタ２１の他端に接続されている。また、第１スイッチ２２のドレインは、第１出力端子２６及びコンデンサ２４に接続され、第２スイッチ２３のソースは、第２出力端子２７及びコンデンサ２５に接続されている。
コンデンサ２４，２５は、ダイオード１３Ｂ，１３Ｄに接続されると共に接地されている。コンデンサ２４は、第１出力系２０Ａから出力される直流電圧を平滑化する。また、コンデンサ２５は、第２出力系２０Ｂから出力される直流電圧を平滑化する。
アクティブスナバ回路１００は、絶縁型ＤＣ／ＤＣコンバータ１０において発生したサージ電圧とＤＣ／ＤＣスイッチング電源回路２０において発生したサージ電圧とが入力され、これらのサージ電圧を吸収する保護回路である。このアクティブスナバ回路１００は、ダイオードＤ１，Ｄ２，Ｄ３，Ｄ４と、コンデンサＣ１，Ｃ２，Ｃ３と、インダクタＬと、ＦＥＴスイッチＱ１，Ｑ２，Ｑ３とを備える。ＦＥＴスイッチＱ１，Ｑ２，Ｑ３は、エンハンス型のＮチャネルＭＯＳＦＥＴである。なお、ＦＥＴスイッチＱ１，Ｑ２，Ｑ３は、エンハンス型のＮチャネルＭＯＳＦＥＴ以外のＭＯＳＦＥＴや、ＭＯＳＦＥＴ以外のＦＥＴであってもよい。
ダイオードＤ１，Ｄ２のアノードは、整流回路１３に接続されている。具体的には、ダイオードＤ１のアノードは、ダイオード１３Ａのアノードとダイオード１３Ｂのカソードと二次側コイル１２Ｂの一端との接続点Ｐ１に接続されている。また、ダイオードＤ２のアノードは、ダイオード１３Ｃのアノードとダイオード１３Ｄのカソードと二次側コイル１２Ｂの他端との接続点Ｐ２に接続されている。絶縁型ＤＣ／ＤＣコンバータ１０において発生したサージ電圧は、ダイオードＤ１，Ｄ２を通じて、整流回路１３からアクティブスナバ回路１００に入力される。
ダイオードＤ１，Ｄ２のカソードは、ＦＥＴスイッチＱ１のドレインに接続されている。また、コンデンサＣ１，Ｃ２は接地されており、コンデンサＣ１の非接地側は、ダイオードＤ１のカソードとＦＥＴスイッチＱ１のドレインとに接続され、コンデンサＣ２の非接地側は、ダイオードＤ２のカソードとＦＥＴスイッチＱ１のドレインとに接続されている。さらに、ＦＥＴスイッチＱ１のソースは、インダクタＬの一端とＦＥＴスイッチＱ３のドレインとに接続されている。
ダイオードＤ３のアノードは、ＤＣ／ＤＣスイッチング電源回路２０に接続されている。具体的には、ダイオードＤ３のアノードは、インダクタ２１と第１スイッチ２２と第２スイッチ２３との接続点Ｐ３に接続されている。ＤＣ／ＤＣスイッチング電源回路２０において発生したサージ電圧は、ダイオードＤ３を通じて、ＤＣ／ＤＣスイッチング電源回路２０からアクティブスナバ回路１００に入力される。
ダイオードＤ３のカソードは、ＦＥＴスイッチＱ２のドレインに接続されている。また、コンデンサＣ３は接地されており、コンデンサＣ３の非接地側は、ダイオードＤ３のカソードとＦＥＴスイッチＱ２のドレインとに接続されている。さらに、ＦＥＴスイッチＱ２のソースは、ダイオードＤ４のアノードに接続されている。このダイオードＤ４のカソードは、インダクタＬの一端とＦＥＴスイッチＱ３のドレインとに接続されている。
ＦＥＴスイッチＱ３のソースは、グランドに接続されている。このＦＥＴスイッチＱ３は、ＯＦＦの状態でドレインとソースとの間を遮断し、ＯＮの状態でドレインとソースとの間を導通させて順方向に電流を流す。また、インダクタＬの他端は、ＤＣ／ＤＣスイッチング電源回路２０の第２出力端子２７に接続されている。なお、第１出力系２０Ａと第２出力系２０Ｂとの電圧が同じである場合には、インダクタＬの他端は、第１出力端子２６に接続されてもよい。
アクティブスナバ回路１００には、電圧センサＶＣ１，ＶＣ２が設けられている。電圧センサＶＣ１は、絶縁型ＤＣ／ＤＣコンバータ１０からアクティブスナバ回路１００に入力されるサージ電圧を測定して測定信号を制御装置３０に出力する。また、電圧センサＶＣ２は、ＤＣ／ＤＣスイッチング電源回路２０からアクティブスナバ回路１００に入力されるサージ電圧を測定して測定信号を制御装置３０に出力する。
制御装置３０は、絶縁型ＤＣ／ＤＣコンバータ１０及びＤＣ／ＤＣスイッチング電源回路２０のスイッチング制御に加えて、アクティブスナバ回路１００のＦＥＴスイッチＱ１，Ｑ２，Ｑ３のＯＮ／ＯＦＦの制御を実行する。具体的には、制御装置３０は、電圧センサＶＣ１，ＶＣ２により測定されるサージ電圧の閾値を記憶しており、電圧センサＶＣ１，ＶＣ２の少なくとも一方により閾値以上のサージ電圧が測定された場合に、アクティブスナバ回路１００を作動させる。以下、アクティブスナバ回路１００の制御について説明する。
図２（Ａ）は、不連続モード時におけるアクティブスナバ回路１００のＦＥＴスイッチＱ１，Ｑ２，Ｑ３のＯＮ／ＯＦＦ、インダクタＬの印加電圧Ｖ、トランス１２の電流ＩＬを示すシーケンス図である。図２（Ｂ）は、連続モード時におけるアクティブスナバ回路１００のＦＥＴスイッチＱ１，Ｑ２，Ｑ３のＯＮ／ＯＦＦ、インダクタＬの印加電圧Ｖ、トランス１２の電流ＩＬを示すシーケンス図である。
図２（Ａ）に示すように、制御装置３０（図１参照）は、不連続モード時に、ハイサイドのＦＥＴスイッチＱ１，Ｑ２を、ＯＮ時間が相互に重ならないように制御する。即ち、制御装置３０は、不連続モード時に、ＦＥＴスイッチＱ２がＯＦＦの期間にＦＥＴスイッチＱ１をＯＮ／ＯＦＦし、ＦＥＴスイッチＱ１がＯＦＦの期間にＦＥＴスイッチＱ２をＯＮ／ＯＦＦする。また、制御装置３０は、不連続モード時に、ハイサイドのＦＥＴスイッチＱ１，Ｑ２がＯＦＦの期間に、ローサイドのＦＥＴスイッチＱ３をＯＮにし、ハイサイドのＦＥＴスイッチＱ１，Ｑ２がＯＮの期間に、ローサイドのＦＥＴスイッチＱ３をＯＦＦにする。
ここで、ＦＥＴスイッチに印加される電圧をＶｄｓ、ＦＥＴスイッチに流れる電流をＩｄｓとした場合、ＦＥＴスイッチのスイッチング損失は、約１／６×Ｖｄｓ×Ｉｄｓとなる。このため、ＦＥＴスイッチに流れる電流Ｉｄｓが０の時にＦＥＴスイッチの切換を実行すれば、ＦＥＴスイッチのスイッチング損失は、０Ｗということになる。
そこで、本実施形態では、不連続モード時に、制御装置３０が、トランス１２の電流ＩＬが０Ａ又は０Ａに近いタイミングでハイサイドのＦＥＴスイッチＱ１，Ｑ２をＯＮにする。例えば、図２（Ａ）に示すように、制御装置３０（図１参照）は、トランス１２の電流ＩＬが０Ａのタイミングで、ＦＥＴスイッチＱ１をＯＮにし、トランス１２の電流ＩＬが０Ａ近くまで下がったタイミングでＦＥＴスイッチＱ２をＯＮにする。
他方で、図２（Ｂ）に示すように、制御装置３０（図１参照）は、連続モード時に、ハイサイドのＦＥＴスイッチＱ１，Ｑ２を、ＦＥＴスイッチＱ１のＯＮ時間の一部とＦＥＴスイッチＱ２のＯＮ時間の一部とが相互に重なるように制御する。具体的には、制御装置３０は、連続モード時に、ＦＥＴスイッチＱ１を先行してＯＮにし、ＦＥＴスイッチＱ１がＯＮの期間にＦＥＴスイッチＱ２をＯＮにする。そして、制御装置３０は、ＦＥＴスイッチＱ２がＯＮの期間にＦＥＴスイッチＱ１をＯＦＦにし、その後、ＦＥＴスイッチＱ２をＯＦＦにする。即ち、（１）ＦＥＴスイッチＱ１：ＯＮ、ＦＥＴスイッチＱ２：ＯＦＦ（２）ＦＥＴスイッチＱ１：ＯＮ、ＦＥＴスイッチＱ２：ＯＮ（３）ＦＥＴスイッチＱ１：ＯＦＦ、ＦＥＴスイッチＱ２：ＯＮ（４）ＦＥＴスイッチＱ１：ＯＦＦ、ＦＥＴスイッチＱ２：ＯＦＦで１周期のＦＥＴスイッチＱ１，Ｑ２のＯＮ／ＯＦＦの切換が繰り返される。また、制御装置３０は、連続モード時に、ハイサイドのＦＥＴスイッチＱ１，Ｑ２がＯＦＦの期間に、ローサイドのＦＥＴスイッチＱ３をＯＮにし、ハイサイドのＦＥＴスイッチＱ１，Ｑ２がＯＮの期間に、ローサイドのＦＥＴスイッチＱ３をＯＦＦにする。
ここで、図２（Ａ），（Ｂ）に示すように、インダクタＬの印加電圧Ｖは、ＦＥＴスイッチＱ１のＯＮによりＶ１まで上昇し、ＦＥＴスイッチＱ２のＯＮによりＶ２まで上昇又は低下する。以下、この点について説明する。
図３（Ａ）は、連続モード時の期間１におけるアクティブスナバ回路１００のＦＥＴスイッチＱ１，Ｑ２，Ｑ３のＯＮ／ＯＦＦ、インダクタＬの印加電圧Ｖ、トランス１２の電流ＩＬを示すシーケンス図である。図３（Ｂ）は、連続モード時の期間１の始期におけるアクティブスナバ回路１００の動作を示す回路図である。図３（Ｃ）は、連続モード時の期間１の終期におけるアクティブスナバ回路１００の動作を示す回路図である。
図３（Ａ）に示す上記期間１は、ＦＥＴスイッチＱ１のＯＮ時にＦＥＴスイッチＱ２がＯＦＦからＯＮに切り換わる期間である。図３（Ｂ）に示すように、期間１の始期には、ＦＥＴスイッチＱ１はＯＮ、ＦＥＴスイッチＱ２はＯＦＦである。この際、電流がＦＥＴスイッチＱ１からインダクタＬに供給され、電圧Ｖ１がインダクタＬに印加される。
図３（Ｃ）に示すように、期間１の終期において、ＦＥＴスイッチＱ１がＯＮの状態、即ち、電流がＦＥＴスイッチＱ１からインダクタＬに供給され、電圧Ｖ１がインダクタＬに印加された状態で、ＦＥＴスイッチＱ２がＯＦＦからＯＮに切り換えられる。
ここで、降圧コンバータ１が降圧型のＤＣ／ＤＣコンバータであることから、ＦＥＴスイッチＱ２がＯＦＦからＯＮに切り換えられたタイミングでは、電圧Ｖ２＜電圧Ｖ１となる。そのため、当該タイミングでは、電流がＦＥＴスイッチＱ２からインダクタＬへ流れないことにより、ＦＥＴスイッチＱ２はソフトスイッチングとなり、ＦＥＴスイッチＱ２においてスイッチング損失は発生しない。
図４（Ａ）は、連続モード時の期間２におけるアクティブスナバ回路１００のＦＥＴスイッチＱ１，Ｑ２，Ｑ３のＯＮ／ＯＦＦ、インダクタＬの印加電圧Ｖ、トランス１２の電流ＩＬを示すシーケンス図である。図４（Ｂ）は、連続モード時の期間２の始期におけるアクティブスナバ回路１００の動作を示す回路図である。図４（Ｃ）は、連続モード時の期間２の終期におけるアクティブスナバ回路１００の動作を示す回路図である。
図４（Ａ）に示す上記期間２は、ＦＥＴスイッチＱ２のＯＮ時にＦＥＴスイッチＱ１がＯＮからＯＦＦに切り換わる期間である。図４（Ｂ）に示すように、期間２の始期には、ＦＥＴスイッチＱ２はＯＮ、ＦＥＴスイッチＱ１もＯＮである。この際、電流がＦＥＴスイッチＱ１からインダクタＬに供給され、電圧Ｖ１がインダクタＬに印加される。
図４（Ｃ）に示すように、期間２の終期において、ＦＥＴスイッチＱ１，Ｑ２がＯＮの状態、即ち、電流がＦＥＴスイッチＱ１からインダクタＬに供給され、電圧Ｖ１がインダクタＬに印加された状態で、ＦＥＴスイッチＱ１がＯＮからＯＦＦに切り換えられる。当該タイミングで、電流がＦＥＴスイッチＱ２からインダクタＬに供給されるようになる。
ここで、ＦＥＴスイッチＱ１がＯＮからＯＦＦに切り換えられるタイミングでインダクタＬに印加される電圧Ｖは、Ｖ１からＶ２に変化する。そのため、当該タイミングでは、ＦＥＴスイッチＱ１のスイッチング損失の要因となる電圧変動が（Ｖ１－Ｖ２）となる。この電圧変動（Ｖ１－Ｖ２）は、後述の比較例に係る降圧コンバータ１Ｃ（図５参照）において生じる電圧変動（Ｖ１－０）に比して幅が小さくなる。
図５は、比較例に係る降圧コンバータ１Ｃを示す回路図である。この図に示すように、比較例に係る降圧コンバータ１Ｃは、第１アクティブスナバ回路１００Ａと第２アクティブスナバ回路１００Ｂとを備える。第１アクティブスナバ回路１００Ａは、絶縁型ＤＣ／ＤＣコンバータ１０で発生するサージ電圧に対応する。他方で、第２アクティブスナバ回路１００Ｂは、ＤＣ／ＤＣスイッチング電源回路２０で発生するサージ電圧に対応する。
即ち、比較例に係る降圧コンバータ１Ｃでは、絶縁型ＤＣ／ＤＣコンバータ１０用の第１アクティブスナバ回路１００ＡとＤＣ／ＤＣスイッチング電源回路２０用の第２アクティブスナバ回路１００Ｂとが相互に独立して設けられている。そのため、比較例に係る降圧コンバータ１Ｃでは、連続モード時の期間２の終期においてＦＥＴスイッチＱ１がＯＮからＯＦＦに切り換えられるタイミングでインダクタＬに印加される電圧Ｖは、Ｖ１から０に変化する。従って、当該タイミングでは、ＦＥＴスイッチＱ１のスイッチング損失の要因となる電圧変動が（Ｖ１－０）となり、この電圧変動（Ｖ１－０）は、本実施形態に係る降圧コンバータ１において生じる電圧変動（Ｖ１－Ｖ２）に比して幅が大きくなる。
加えて、比較例に係る降圧コンバータ１Ｃでは、絶縁型ＤＣ／ＤＣコンバータ１０用の第１アクティブスナバ回路１００ＡとＤＣ／ＤＣスイッチング電源回路２０用の第２アクティブスナバ回路１００Ｂとがそれぞれ、インダクタＬ１，Ｌ２とローサイドのＦＥＴスイッチＱ３，Ｑ４とを備えている。従って、比較例に係る降圧コンバータ１Ｃは、本実施形態に係る降圧コンバータ１に比して、アクティブスナバ回路の部品点数が多く、サイズ、コストの面で劣位する。
以上説明したように、本実施形態に係る降圧コンバータ１では、アクティブスナバ回路１００が、複数のサージ電圧の入力部を備える。このアクティブスナバ回路１００には、第１のサージ電圧の発生源である絶縁型ＤＣ／ＤＣコンバータ１０と第２のサージ電圧の発生源であるＤＣ／ＤＣスイッチング電源回路２０とからサージ電圧が入力される。このアクティブスナバ回路１００では、複数のサージ電圧の入力に対して、共通のインダクタＬと共通のローサイドのＦＥＴスイッチ（ＦＥＴスイッチＱ３）とにより対応している。これにより、上述の比較例に係る降圧コンバータ１Ｃに比して、アクティブスナバ回路１００の部品点数を削減でき、サイズ、コストの面で優位性が高い。
また、インダクタＬに接続されたＦＥＴスイッチＱ１，Ｑ２の一方（ＦＥＴスイッチＱ１）が、相対的に高電圧のサージ電圧の発生源である絶縁型ＤＣ／ＤＣコンバータ１０の接続点Ｐ１，Ｐ２に接続されている。他方で、インダクタＬに接続されたＦＥＴスイッチＱ１，Ｑ２の他方（ＦＥＴスイッチＱ２）が、相対的に低電圧のサージ電圧の発生源であるＤＣ／ＤＣスイッチング電源回路２０に接続されている。これにより、非連続モード時のみならず、連続モード時にも、上述の比較例に係る降圧コンバータ１Ｃに比して、ＦＥＴスイッチＱ１，Ｑ２のスイッチング損失を低減することが可能になる。
具体的には、制御装置３０が、非連続モード時に、ＦＥＴスイッチＱ１，Ｑ２を以下のように制御することにより、非連続モード時におけるＦＥＴスイッチＱ１，Ｑ２のスイッチング損失を低減できる。まず、ＦＥＴスイッチＱ１，Ｑ２がＯＦＦの状態からＦＥＴスイッチＱ１をＯＮに切り換える。次に、ＦＥＴスイッチＱ２がＯＦＦの状態でＦＥＴスイッチＱ１をＯＦＦに切り換える。次に、ＦＥＴスイッチＱ１がＯＦＦの状態でＦＥＴスイッチＱ２をＯＮに切り換える。次に、ＦＥＴスイッチＱ１がＯＦＦの状態でＦＥＴスイッチＱ２をＯＦＦに切り換える。これにより、ＦＥＴスイッチＱ１，Ｑ２に流れる電流が０又は０に近い状態で、ＦＥＴスイッチＱ１，Ｑ２をＯＮに切り換えることができ、ＦＥＴスイッチＱ１，Ｑ２のスイッチング損失を低減できる。
他方で、制御装置３０が、連続モード時に、ＦＥＴスイッチＱ１，Ｑ２を以下のように制御することにより、連続モード時におけるＦＥＴスイッチＱ１，Ｑ２のスイッチング損失を低減できる。まず、ＦＥＴスイッチＱ１，Ｑ２がＯＦＦの状態からＦＥＴスイッチＱ１をＯＮに切り換える。次に、ＦＥＴスイッチＱ１がＯＮの状態でＦＥＴスイッチＱ２をＯＮに切り換える。次に、ＦＥＴスイッチＱ２がＯＮの状態でＦＥＴスイッチＱ１をＯＦＦに切り換える。次に、ＦＥＴスイッチＱ１がＯＦＦの状態でＦＥＴスイッチＱ２をＯＦＦに切り換える。これにより、ＦＥＴスイッチＱ２に流れる電流が０の状態でＦＥＴスイッチＱ２をＯＦＦからＯＮに切り換えることができ、ＦＥＴスイッチＱ２のスイッチング損失を低減できる。また、ＦＥＴスイッチＱ１をＯＦＦに切り換えるタイミングで、ＦＥＴスイッチＱ１のスイッチング損失の要因となる電圧変動を（Ｖ１－Ｖ２）に抑えることができ、ＦＥＴスイッチＱ１のスイッチング損失を低減できる。
図６は、本発明の他の実施形態に係る降圧コンバータ１Ａを示す回路図である。この図に示すように、本実施形態に係る降圧コンバータ１Ａは、上述の実施形態に係る降圧コンバータ１が備えるＦＥＴスイッチＱ３に代えてダイオードＤ５を備えている。なお、上述の実施形態と同様の構成については同一の符号を付し、上述の実施形態についての説明を援用する。
ダイオードＤ５のカソードは、ＦＥＴスイッチＱ１のソースとダイオードＤ４のカソードとに接続され、ダイオードＤ５のアノードは、接地されている。ここで、ＦＥＴスイッチＱ１とＦＥＴスイッチＱ２との少なくとも一方がＯＮであり、電流がＦＥＴスイッチＱ１又はＦＥＴスイッチＱ２からインダクタＬに流れている状態では、電流がローサイドに流れることはない。そのため、上述の実施形態に係る降圧コンバータ１が備えるＦＥＴスイッチＱ３をダイオードＤ５に代えた場合でも、アクティブスナバ回路１００の機能は確保される。
図７は、本発明の他の実施形態に係る降圧コンバータ１０００を示す回路図である。この図に示すように、本実施形態に係る降圧コンバータ１０００は、複数の出力を備える。この降圧コンバータ１０００は、非絶縁型ＤＣ／ＤＣコンバータ１１０とＤＣ／ＤＣスイッチング電源回路２０と、制御装置３０と、アクティブスナバ回路２００とを備える。なお、上述の実施形態と同様の構成については同一の符号を付し、上述の実施形態についての説明を援用する。
非絶縁型ＤＣ／ＤＣコンバータ１１０は、スイッチ１１１とダイオード１１２とを備える。スイッチ１１１は、エンハンス型のＮチャネルＭＯＳＦＥＴである。なお、スイッチ１１１は、エンハンス型のＮチャネルＭＯＳＦＥＴ以外のＭＯＳＦＥＴや、ＭＯＳＦＥＴ以外のトランジスタスイッチであってもよい。また、ダイオード１１２のアノードは、接地され、ダイオード１１２のカソードは、スイッチ１１１のソースとインダクタ２１とに接続されている。
非絶縁型ＤＣ／ＤＣコンバータ１１０では、スイッチ１１１の制御により、バッテリ２から出力された直流電圧が降圧されてＤＣ／ＤＣスイッチング電源回路２０に出力される。
アクティブスナバ回路２００は、非絶縁型ＤＣ／ＤＣコンバータ１１０において発生したサージ電圧とＤＣ／ＤＣスイッチング電源回路２０において発生したサージ電圧とが入力され、これらのサージ電圧を吸収する保護回路である。このアクティブスナバ回路２００は、ダイオードＤ１，Ｄ３，Ｄ４と、コンデンサＣ１，Ｃ３と、インダクタＬと、ＦＥＴスイッチＱ１，Ｑ２，Ｑ３とを備える。
ダイオードＤ１のアノードは、非絶縁型ＤＣ／ＤＣコンバータ１１０に接続されている。具体的には、ダイオードＤ１のアノードは、ダイオード１１２のカソードとスイッチ１１１のソースとインダクタ２１との接続点Ｐ１に接続されている。非絶縁型ＤＣ／ＤＣコンバータ１１０において発生したサージ電圧は、ダイオードＤ１を通じて、非絶縁型ＤＣ／ＤＣコンバータ１１０からアクティブスナバ回路２００に入力される。
ダイオードＤ１のカソードは、ＦＥＴスイッチＱ１のドレインに接続されている。また、コンデンサＣ１は接地されており、コンデンサＣ１の非接地側は、ダイオードＤ１のカソードとＦＥＴスイッチＱ１のドレインとに接続されている。さらに、ＦＥＴスイッチＱ１のソースは、インダクタＬの一端とＦＥＴスイッチＱ３のドレインとに接続されている。
ダイオードＤ３のアノードは、ＤＣ／ＤＣスイッチング電源回路２０に接続されている。具体的には、ダイオードＤ３のアノードは、インダクタ２１と第１スイッチ２２と第２スイッチ２３との接続点Ｐ３に接続されている。ＤＣ／ＤＣスイッチング電源回路２０において発生したサージ電圧は、ダイオードＤ３を通じて、ＤＣ／ＤＣスイッチング電源回路２０からアクティブスナバ回路２００に入力される。
ダイオードＤ３のカソードは、ＦＥＴスイッチＱ２のドレインに接続されている。また、コンデンサＣ３は接地されており、コンデンサＣ３の非接地側は、ダイオードＤ３のカソードとＦＥＴスイッチＱ２のドレインとに接続されている。さらに、ＦＥＴスイッチＱ２のソースは、インダクタＬの一端とＦＥＴスイッチＱ３のドレインとに接続されている。
アクティブスナバ回路２００には、電圧センサＶＣ１，ＶＣ２が設けられている。電圧センサＶＣ１は、非絶縁型ＤＣ／ＤＣコンバータ１１０からアクティブスナバ回路２００に入力されるサージ電圧を測定して測定信号を制御装置３０に出力する。また、電圧センサＶＣ２は、ＤＣ／ＤＣスイッチング電源回路２０からアクティブスナバ回路２００に入力されるサージ電圧を測定して測定信号を制御装置３０に出力する。
制御装置３０は、非絶縁型ＤＣ／ＤＣコンバータ１１０及びＤＣ／ＤＣスイッチング電源回路２０のスイッチング制御に加えて、アクティブスナバ回路２００のＦＥＴスイッチＱ１，Ｑ２，Ｑ３のＯＮ／ＯＦＦの制御を実行する。制御装置３０によるアクティブスナバ回路２００のＦＥＴスイッチＱ１，Ｑ２，Ｑ３のＯＮ／ＯＦＦの制御については、上述の実施形態と同様である。
以上、上述の実施形態に基づき本発明を説明したが、本発明は、上述の実施形態に限られるものではなく、本発明の趣旨を逸脱しない範囲で、上述の実施形態に変更を加えてもよいし、適宜公知や周知の技術を組み合わせる等してもよい。
例えば、上述の実施形態では、第２サージ電圧の発生源として、ＳＩＭＯ方式のＤＣ／ＤＣスイッチング電源回路２０を例に挙げたが、第２サージ電圧の発生源としては、マルチフェーズＤＣ／ＤＣコンバータ等も例示できる。
１ ：降圧コンバータ
１Ａ ：降圧コンバータ
１０ ：絶縁型ＤＣ／ＤＣコンバータ（第１回路）
２０ ：ＤＣ／ＤＣスイッチング電源回路（第２回路）
２０Ａ ：第１出力系（出力）
２０Ｂ ：第２出力系（出力）
２７ ：第２出力端子（接続点）
３０ ：制御装置（制御部）
１００ ：アクティブスナバ回路
１１０ ：非絶縁型ＤＣ／ＤＣコンバータ（第１回路）
２００ ：アクティブスナバ回路
１０００ ：降圧コンバータ
Ｃ１ ：コンデンサ（第１蓄電素子）
Ｃ２ ：コンデンサ（第１蓄電素子）
Ｃ３ ：コンデンサ（第２蓄電素子）
Ｄ５ ：ダイオード（素子）
Ｌ ：インダクタ
Ｐ１ ：接続点（第１サージ電圧の出力点）
Ｐ２ ：接続点（第１サージ電圧の出力点）
Ｐ３ ：接続点（第２サージ電圧の出力点）
Ｑ１ ：ＦＥＴスイッチ（第１ＦＥＴスイッチ）
Ｑ２ ：ＦＥＴスイッチ（第２ＦＥＴスイッチ）
Ｑ３ ：ＦＥＴスイッチ（素子、第３ＦＥＴスイッチ）

Claims (5)

  1. 入力電圧を降圧し、第１サージ電圧を発生する第１回路と、複数の出力を備え、第２サージ電圧を発生する第２回路とを備える降圧コンバータに接続され、前記第１サージ電圧と前記第２サージ電圧とを吸収するアクティブスナバ回路であって、
    前記第１回路の前記第１サージ電圧の出力点に接続された第１蓄電素子と、
    前記第１回路の前記第１サージ電圧の出力点と前記第１蓄電素子とに接続された第１ＦＥＴスイッチと、
    前記第２回路の前記第２サージ電圧の出力点に接続された第２蓄電素子と、
    前記第２回路の前記第２サージ電圧の出力点と前記第２蓄電素子とに接続された第２ＦＥＴスイッチと、
    前記第２回路の前記第２サージ電圧の出力点よりも出力側に位置する接続点と前記第１ＦＥＴスイッチと前記第２ＦＥＴスイッチとに接続されたインダクタと、
    前記第１ＦＥＴスイッチと前記第２ＦＥＴスイッチと前記インダクタとグランドとに接続され、順方向電流を流す素子と
    を備えるアクティブスナバ回路。
  2. 入力電圧を降圧し、第１サージ電圧を発生する第１回路と、
    複数の出力を備え、第２サージ電圧を発生する第２回路と、
    前記第１回路と前記第２回路とに接続され、前記第１サージ電圧と前記第２サージ電圧とを吸収するアクティブスナバ回路と
    を備える降圧コンバータであって、
    前記アクティブスナバ回路は、
    前記第１回路の前記第１サージ電圧の出力点に接続された第１蓄電素子と、
    前記第１回路の前記第１サージ電圧の出力点と前記第１蓄電素子とに接続された第１ＦＥＴスイッチと、
    前記第２回路の前記第２サージ電圧の出力点に接続された第２蓄電素子と、
    前記第２回路の前記第２サージ電圧の出力点と前記第２蓄電素子とに接続された第２ＦＥＴスイッチと、
    前記第２回路の前記第２サージ電圧の出力点よりも出力側に位置する接続点と前記第１ＦＥＴスイッチと前記第２ＦＥＴスイッチとに接続されたインダクタと、
    前記第１ＦＥＴスイッチと前記第２ＦＥＴスイッチと前記インダクタとグランドとに接続され、順方向電流を流す素子と
    を備え、
    前記第１ＦＥＴスイッチと前記第２ＦＥＴスイッチとを制御する制御部を備える降圧コンバータ。
  3. 前記制御部は、連続モードの時、前記第１ＦＥＴスイッチ及び前記第２ＦＥＴスイッチがＯＦＦの状態から前記第１ＦＥＴスイッチをＯＮに切り換え、次に、前記第１ＦＥＴスイッチがＯＮの状態で前記第２ＦＥＴスイッチをＯＮに切り換え、次に、前記第２ＦＥＴスイッチがＯＮの状態で前記第１ＦＥＴスイッチをＯＦＦに切り換え、次に、前記第１ＦＥＴスイッチがＯＦＦの状態で前記第２ＦＥＴスイッチをＯＦＦに切り換える請求項２に記載の降圧コンバータ。
  4. 前記制御部は、不連続モードの時、前記第１ＦＥＴスイッチ及び前記第２ＦＥＴスイッチがＯＦＦの状態から前記第１ＦＥＴスイッチをＯＮに切り換え、次に、前記第２ＦＥＴスイッチがＯＦＦの状態で前記第１ＦＥＴスイッチをＯＦＦに切り換え、次に、前記第１ＦＥＴスイッチがＯＦＦの状態で前記第２ＦＥＴスイッチをＯＮに切り換え、次に、前記第１ＦＥＴスイッチがＯＦＦの状態で前記第２ＦＥＴスイッチをＯＦＦに切り換える請求項２又は３に記載の降圧コンバータ。
  5. 前記素子は、第３ＦＥＴスイッチ又はダイオードである請求項２に記載の降圧コンバータ。
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