JP3318773B2 - 電源装置 - Google Patents
電源装置Info
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- JP3318773B2 JP3318773B2 JP15235792A JP15235792A JP3318773B2 JP 3318773 B2 JP3318773 B2 JP 3318773B2 JP 15235792 A JP15235792 A JP 15235792A JP 15235792 A JP15235792 A JP 15235792A JP 3318773 B2 JP3318773 B2 JP 3318773B2
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- Japan
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- circuit
- power supply
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- Control Of Electrical Variables (AREA)
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、安定した直流電流を供
給する際に好適な電源装置に関する。
給する際に好適な電源装置に関する。
【０００２】電源装置において、ＡＣ交流信号が位相制
御整流される方式としては、従来、ＦＥＴとトランジス
タとを用いた方式とが知られている。この方式では、図
４に示されるように、ＡＣ整流電圧の立ち上がり領域、
すなわち、電圧が次第に上昇する領域１００でＦＥＴま
たは、トランジスタがオフされると、パルス電圧が発生
し、その理由は電源ラインなどにＬ、Ｃ（インダクタン
ス、分布容量）分が存在する（すなわち、エネルギーが
電源ライン内に蓄積され、そのときパルス電圧によって
インピーダンスが発生する；図５参照）ためであり、こ
の状態でパルス電流をとった場合にはノイズ、パルス電
圧が発生する。
御整流される方式としては、従来、ＦＥＴとトランジス
タとを用いた方式とが知られている。この方式では、図
４に示されるように、ＡＣ整流電圧の立ち上がり領域、
すなわち、電圧が次第に上昇する領域１００でＦＥＴま
たは、トランジスタがオフされると、パルス電圧が発生
し、その理由は電源ラインなどにＬ、Ｃ（インダクタン
ス、分布容量）分が存在する（すなわち、エネルギーが
電源ライン内に蓄積され、そのときパルス電圧によって
インピーダンスが発生する；図５参照）ためであり、こ
の状態でパルス電流をとった場合にはノイズ、パルス電
圧が発生する。
【０００３】従って、領域１００を使用すると電圧が高
い部分でスイッチ素子の整流回路をオフさせる必要があ
るので、エネルギーが各部品に蓄積されるため、妨害電
波、リンギングにより部品の振動が生じる（雑音とな
る）という問題がある一方、電圧が高い部分から次第に
低くなる領域２００においてはパルス電圧が発生する等
の悪影響は出ない。
い部分でスイッチ素子の整流回路をオフさせる必要があ
るので、エネルギーが各部品に蓄積されるため、妨害電
波、リンギングにより部品の振動が生じる（雑音とな
る）という問題がある一方、電圧が高い部分から次第に
低くなる領域２００においてはパルス電圧が発生する等
の悪影響は出ない。
【０００４】そこで、ＳＣＲ（シリコン制御整流素子）
を用いて、ＡＣ交流信号が位相制御整流される方式が知
られており、この方式では、一般に、図６から理解され
るように、領域２００が使用されて整流が行われる。
を用いて、ＡＣ交流信号が位相制御整流される方式が知
られており、この方式では、一般に、図６から理解され
るように、領域２００が使用されて整流が行われる。
【０００５】
【発明が解決しようとする課題】しかしながら、ＳＣＲ
を使用する場合、パルス電圧が発生する等の悪影響はな
いが、安定度が悪くリップル電圧も大きくなるという問
題がある。
を使用する場合、パルス電圧が発生する等の悪影響はな
いが、安定度が悪くリップル電圧も大きくなるという問
題がある。
【０００６】本発明の目的は、妨害電波、各部品の振動
を回避するとともに、リップル電圧を小さくすることが
できる電源装置を提供することにある。
を回避するとともに、リップル電圧を小さくすることが
できる電源装置を提供することにある。
【０００７】
【課題を解決するための手段】本発明に係る電源装置
は、交流電圧を位相制御する電源装置であって、交流電
圧を整流する整流回路と、この整流された交流電圧の外
部端子側への供給をオン、オフするスイッチ素子と、こ
のスイッチ素子をスイッチングするドライブ回路とを有
し、このドライブ回路は、この整流された交流電圧波形
の任意の立ち下り部分から次の立ち上がり部分に亘って
このスイッチ素子をオンさせるとともに、この立ち上が
り部分のこのスイッチ素子のオン時間がこの立ち下り部
分でのこのスイッチ素子のオン時間より短くなるように
このスイッチ素子をスイッチングすることを特徴とする
ものである。
は、交流電圧を位相制御する電源装置であって、交流電
圧を整流する整流回路と、この整流された交流電圧の外
部端子側への供給をオン、オフするスイッチ素子と、こ
のスイッチ素子をスイッチングするドライブ回路とを有
し、このドライブ回路は、この整流された交流電圧波形
の任意の立ち下り部分から次の立ち上がり部分に亘って
このスイッチ素子をオンさせるとともに、この立ち上が
り部分のこのスイッチ素子のオン時間がこの立ち下り部
分でのこのスイッチ素子のオン時間より短くなるように
このスイッチ素子をスイッチングすることを特徴とする
ものである。
【０００８】
【０００９】
【実施例】以下、本発明に係る電源装置の好適な実施例
を、図面に基いて説明する。図１には、本発明電源装置
の回路構成例が示されており、入力端子１、３からは、
商用交流電源が供給され、入力端子１、３は、各々ダイ
オードブリッジ型整流回路５の２つの入力端子に接続さ
れており、整流回路５の一方の出力端子は接地されると
ともに、他方の出力端子には、保護用ダイオード７のア
ノードが接続され、かつ分圧用の抵抗器９、１１が直列
に接続されている。
を、図面に基いて説明する。図１には、本発明電源装置
の回路構成例が示されており、入力端子１、３からは、
商用交流電源が供給され、入力端子１、３は、各々ダイ
オードブリッジ型整流回路５の２つの入力端子に接続さ
れており、整流回路５の一方の出力端子は接地されると
ともに、他方の出力端子には、保護用ダイオード７のア
ノードが接続され、かつ分圧用の抵抗器９、１１が直列
に接続されている。
【００１０】それら抵抗器９、１１の中間点には整流回
路５で直流とされたＡＣ整流電圧（図３参照）を検出す
る検出回路１３が接続され、この検出回路１３には、検
出されたＡＣ整流電圧が値０のときに立ち上がり、ＡＣ
整流電圧のピーク時刻よりも早い時刻に立ち下がるトリ
ガ信号が検出されるトリガ信号検出回路１５が接続さ
れ、このトリガ信号検出回路１５には、そのトリガ信号
が立ち下がるときにピークとなるノコギリ波が発生され
るノコギリ波発生回路１７が接続されている。
路５で直流とされたＡＣ整流電圧（図３参照）を検出す
る検出回路１３が接続され、この検出回路１３には、検
出されたＡＣ整流電圧が値０のときに立ち上がり、ＡＣ
整流電圧のピーク時刻よりも早い時刻に立ち下がるトリ
ガ信号が検出されるトリガ信号検出回路１５が接続さ
れ、このトリガ信号検出回路１５には、そのトリガ信号
が立ち下がるときにピークとなるノコギリ波が発生され
るノコギリ波発生回路１７が接続されている。
【００１１】また、ダイオード７のカソードには、ＦＥ
Ｔ２１のソースが接続され、ＦＥＴ２１のドレインに
は、整流回路５で直流とされたＡＣ整流電圧を検出する
検出回路２５と、平滑化用のコンデンサ２７の一方側
と、出力端子２９とが接続され、コンデンサ２７の他方
側は接地されている。そして、ＦＥＴ２１のゲートはＦ
ＥＴ２１を駆動するＦＥＴドライブパルス回路２３に接
続されており、ＦＥＴドライブパルス回路２３は、比較
回路１９の出力で動作され、比較回路１９には、ノコギ
リ波発生回路１７と検出回路２５とが接続されている。
Ｔ２１のソースが接続され、ＦＥＴ２１のドレインに
は、整流回路５で直流とされたＡＣ整流電圧を検出する
検出回路２５と、平滑化用のコンデンサ２７の一方側
と、出力端子２９とが接続され、コンデンサ２７の他方
側は接地されている。そして、ＦＥＴ２１のゲートはＦ
ＥＴ２１を駆動するＦＥＴドライブパルス回路２３に接
続されており、ＦＥＴドライブパルス回路２３は、比較
回路１９の出力で動作され、比較回路１９には、ノコギ
リ波発生回路１７と検出回路２５とが接続されている。
【００１２】そして、この実施例では、図２に示される
ように、入力される電圧ＡＣ交流信号において、電圧が
次第に低下する領域２００で得られる電流ＩA が、電圧
が次第に増加する領域１００で得られる電流ＩB よりも
大きくなる（ＩA ＞ＩB ）ように制御され、このとき、
領域２００の時間軸幅ｔA と、領域１００の時間軸幅ｔ
B との関係は、ｔA ＞ｔB であるので、（ｔA ＋Δ
ｔ）、（ｔB ＋Δｔ）となるように制御される。
ように、入力される電圧ＡＣ交流信号において、電圧が
次第に低下する領域２００で得られる電流ＩA が、電圧
が次第に増加する領域１００で得られる電流ＩB よりも
大きくなる（ＩA ＞ＩB ）ように制御され、このとき、
領域２００の時間軸幅ｔA と、領域１００の時間軸幅ｔ
B との関係は、ｔA ＞ｔB であるので、（ｔA ＋Δ
ｔ）、（ｔB ＋Δｔ）となるように制御される。
【００１３】そこで、図３に示されるように、検出回路
１３で検出されたＡＣ整流電圧に基いて、トリガ信号検
出回路１５によりトリガ信号が検出されてノコギリ波発
生回路１７に入力され、そのノコギリ波発生回路１７で
発生されたノコギリ波信号は、比較回路１９に入力され
る。また、比較回路１９には、検出回路２５の検出出力
信号（バイアス電圧）も入力されるので、それら２つの
入力信号に従って、ＦＥＴドライブパルス回路２３によ
り、ＦＥＴ２１の駆動パルスが発生されてＦＥＴ２５が
駆動される。この場合、２つのノコギリ波のピークの間
で、バイアス電圧値がノコギリ波の値よりも小さくなる
時間がＦＥＴドライブパルスがハイレベルとなる時間と
され、ノコギリ波の波形の傾きが変化されることによっ
て、領域１００、２００においてそれぞれＦＥＴ２５が
オン状態にされている時間が異なるように調整（制御）
されるので、その制御により、上記条件、ｔA ＞ｔB を
満足させることができる。
１３で検出されたＡＣ整流電圧に基いて、トリガ信号検
出回路１５によりトリガ信号が検出されてノコギリ波発
生回路１７に入力され、そのノコギリ波発生回路１７で
発生されたノコギリ波信号は、比較回路１９に入力され
る。また、比較回路１９には、検出回路２５の検出出力
信号（バイアス電圧）も入力されるので、それら２つの
入力信号に従って、ＦＥＴドライブパルス回路２３によ
り、ＦＥＴ２１の駆動パルスが発生されてＦＥＴ２５が
駆動される。この場合、２つのノコギリ波のピークの間
で、バイアス電圧値がノコギリ波の値よりも小さくなる
時間がＦＥＴドライブパルスがハイレベルとなる時間と
され、ノコギリ波の波形の傾きが変化されることによっ
て、領域１００、２００においてそれぞれＦＥＴ２５が
オン状態にされている時間が異なるように調整（制御）
されるので、その制御により、上記条件、ｔA ＞ｔB を
満足させることができる。
【００１４】以上の制御により、領域２００に対応する
ところでは整流電流が多く流れる一方、領域１００に対
応するところでは整流電流が少なく流れるので、ＩA ＞
ＩBなる条件が満足され、ＦＥＴ２５またはトランジス
タがオフとされるときに、領域１００であっても流れる
電流ＩB が少ないので、ノイズが発生したり、各部品が
振動する等の不都合が回避される。
ところでは整流電流が多く流れる一方、領域１００に対
応するところでは整流電流が少なく流れるので、ＩA ＞
ＩBなる条件が満足され、ＦＥＴ２５またはトランジス
タがオフとされるときに、領域１００であっても流れる
電流ＩB が少ないので、ノイズが発生したり、各部品が
振動する等の不都合が回避される。
【００１５】以上説明したように、この実施例では、電
圧が次第に低下する領域２００で得られる電流ＩA が、
電圧が次第に増加する領域１００で得られる電流ＩB よ
りも大きくなるように、入力されたＡＣ整流電圧に対し
て位相制御されるので、妨害電波が発生したり、リンギ
ングによる各部品の振動が生じる等の不都合が回避さ
れ、かつリップル波形を小さくすることができる。な
お、本発明は、上記実施例に限定されることなく、本発
明の要旨を逸脱しない範囲において、その他種々の構成
を採ることができる。
圧が次第に低下する領域２００で得られる電流ＩA が、
電圧が次第に増加する領域１００で得られる電流ＩB よ
りも大きくなるように、入力されたＡＣ整流電圧に対し
て位相制御されるので、妨害電波が発生したり、リンギ
ングによる各部品の振動が生じる等の不都合が回避さ
れ、かつリップル波形を小さくすることができる。な
お、本発明は、上記実施例に限定されることなく、本発
明の要旨を逸脱しない範囲において、その他種々の構成
を採ることができる。
【００１６】
【発明の効果】以上説明したように、本発明によれば、
妨害電波や各部品の振動が生じる等の不都合が回避され
るという利点があり、かつリップル波形を小さくできる
利点がある。
妨害電波や各部品の振動が生じる等の不都合が回避され
るという利点があり、かつリップル波形を小さくできる
利点がある。
【図１】本発明に係る電源装置の好適な実施例の概略回
路構成図である。
路構成図である。
【図２】本発明における信号処理の概略を示す波形図で
ある。
ある。
【図３】本発明における信号処理の詳細を示す波形図で
ある。
ある。
【図４】ＦＥＴとトランジスタとによる従来の方式にお
ける信号処理を示す波形図である。
ける信号処理を示す波形図である。
【図５】電源ラインにエネルギーが蓄積される原理を示
す説明図である。
す説明図である。
【図６】ＳＣＲによる従来の方式における信号処理を示
す波形図である。
す波形図である。
１、３ 入力端子 ５ ダイオードブリッジ型整流回路 ７ ダイオード ９、１１ 抵抗器 １３ 検出回路 １５ トリガ信号検出回路 １７ ノコギリ波発生回路 １９ 比較回路 ２１ ＦＥＴ ２３ ＦＥＴドライブパルス回路 ２５ バイアス電圧検出回路 ２７ 平滑化用コンデンサ ２９ 出力端子
Claims (1)
- 【請求項１】 交流電圧を位相制御する電源装置であっ
て、 交流電圧を整流する整流回路と、 該整流された交流電圧の外部端子側への供給をオン、オ
フするスイッチ素子と、 該スイッチ素子をスイッチングするドライブ回路と を有し、前記ドライブ回路は、前記整流された交流電圧
波形の任意の立ち下り部分から次の立ち上がり部分に亘
って前記スイッチ素子をオンさせるとともに、前記立ち
上がり部分の前記スイッチ素子のオン時間が前記立ち下
り部分での前記スイッチ素子のオン時間より短くなるよ
うに前記スイッチ素子をスイッチングすることを特徴と
する電源装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15235792A JP3318773B2 (ja) | 1992-06-11 | 1992-06-11 | 電源装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15235792A JP3318773B2 (ja) | 1992-06-11 | 1992-06-11 | 電源装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05341861A JPH05341861A (ja) | 1993-12-24 |
| JP3318773B2 true JP3318773B2 (ja) | 2002-08-26 |
Family
ID=15538779
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15235792A Expired - Fee Related JP3318773B2 (ja) | 1992-06-11 | 1992-06-11 | 電源装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3318773B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007037229A (ja) * | 2005-07-25 | 2007-02-08 | Family Co Ltd | 定電圧生成装置及びマッサージ機 |
-
1992
- 1992-06-11 JP JP15235792A patent/JP3318773B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05341861A (ja) | 1993-12-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |