JP4497982B2 - 電源回路 - Google Patents
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また、電源OFF/ONを繰り返した場合、上述の損失により発生した熱が発生し、放熱を繰り返しながら蓄積されていき、最終的にはMOS−FETのジャンクション温度定格を超え、熱による不具合が生じるという問題があった。
図1は、この発明の実施の形態1を示す電源回路のブロック図、図2は電源回路の突入電流抑制回路の回路図、図3は電源回路のアクティブフィルターとアクティブフィルター回路停止手段の回路図、図4は電源回路の動作波形図である。
電源1が電源スイッチ(図示せず)により投入されると、入力フィルター回路2で商用電源電圧は高周波電流を滑らかにされ、整流回路3で直流電圧に変換される。突入電流抑制回路4では、電源スイッチをオンしたとき、抵抗R41、R42及びコンデンサC41からなる積分回路により整流回路3の出力電圧が徐々に上がり、かつ、積分回路の出力側の抵抗R43がMOS−FET Q1のゲート・ソース間に流れる電流は徐々に増加しオン電圧に達すると、MOS−FET Q1が徐々にオンし始める(能動領域)。そして、コンデンサC41が満充電になり抵抗R43を介してMOS−FET Q1に十分なゲート電流が流れると(飽和領域)、電源スイッチに流れる電流は通常の電流波形となる。
このように、電源投入時、MOS−FET Q1のゲートに時定数を持たせることにより、突入電流が流れるタイミングでドレイン−ソース間が能動領域となり、ON抵抗がある程度の値を持った値となるため、抵抗値により突入電流を抑制する。
一方、電圧検出回路8においては抵抗R100とコンデンサC100により、電源ON後にコンデンサC100の両端の電圧が時定数を持ちながら上昇する。
ここで、電源ON後アクティブフィルターを停止させるまでの時間の設定は、抵抗R100とコンデンサC100の値により、突入電流抑制回路4のMOS−FET Q1が確実にONする時間以上とする。なお、コンデンサC100の放電は直列抵抗R101、R102により行われるので、値の設定次第では、かなり短い時間で設定することができる。
また、トランジスタQ100がONのとき、即ち、抵抗R103が接続されている場合に、規定の昇圧電圧がコンデンサC6に発生するような抵抗R103の値を設定されているので、コンデンサC6に規定の昇圧電圧が発生するする。
また、ツェナーダイオードDz100により、抵抗R25の両端に発生する電圧は、アクティブフィルター制御用IC IC1の端子1の定格電圧以下に制限される。
一方、この発明の実施の形態1の電源回路では、電源再投入時に、突入電流抑制回路のMOS−FET Q1の能動領域(t1〜t3)に、アクティブフィルターのMOS−FET Q2がスイッチングを開始せず、能動領域を越えた時にスイッチングを開始する(t4)ので、MOS−FET Q1に流入する電流が増加せず、その時の損失のピーク値は300W程度となり、従来の回路の損失の半分以下の値となっている。
図5はこの発明の実施の形態2を示す電源回路のアクティブフィルターとアクティブフィルター回路停止手段の回路図である。
本実施の形態は実施の形態1の図1と構成は同じであり、アクティブフィルター回路停止手段11の電圧検出回路8と発振停止回路9とアクティブフィルター回路5との接続が異なるものである。
発振停止回路9は、ツェナーダイオードDz200のアノードに一端が接続され、他端がグランドに接続された抵抗R203、204の直列回路、ベースが抵抗R203と抵抗R204の接続点に、エミッタがグランドに、コレクタが抵抗R205を介して制御電源Vccに接続された第1のトランジスタQ200、第1のトランジスタQ200コレクタに 一端が接続され、他端がグランドに接続された抵抗R206、207の直列回路、ベースが抵抗R206と抵抗R207の接続点に、エミッタがグランドに、コレクタがアクティブフィルター制御用IC IC1の端子5に接続された第2のトランジスタQ201から構成される。
入力フィルター回路2、整流回路3、突入電流制御回路4の動作は実施の形態1と同じなのでアクティブフィルター回路5とアクティブフィルター回路停止手段11の電圧検出回路8と発振停止回路9について説明する。
なお、コンデンサC200の放電は概略直列抵抗R203、R204により行われるので、値の設定次第では、かなり短い時間で設定することができる。
図6はこの発明の実施の形態3を示す電源回路のアクティブフィルターとアクティブフィルター回路停止手段の回路図である。
本実施の形態は実施の形態1の図1と構成は同じであり、アクティブフィルター回路停止手段11の電圧検出回路8と発振停止回路9の構成は実施の形態2の図5と同じであり、アクティブフィルター回路5との接続が異なるもので、図6においてトランジスタQ201のコレクタがアクティブフィルター制御用IC IC1の端子8に接続されている。
入力フィルター回路2、整流回路3、突入電流制御回路4の動作は実施の形態1、2と同じなのでアクティブフィルター回路5とアクティブフィルター回路停止手段11の電圧検出回路8と発振停止回路9について説明する。
なお、電源ON後アクティブフィルターを停止させるまでの時間の設定は、実施の形態2と同様に行う。
Claims (4)
- 商用電源に流れる高周波電流を滑らかにする入力フィルター回路と、
この入力フィルター回路から出力された商用電源電圧を直流電圧に変換する整流回路と、
この整流回路により整流された前記直流電圧の昇圧及び入力電流の力率の改善を行うアクティブフィルター回路と、
前記整流回路と前記アクティブフィルター回路を接続するMOS−FETを有し前記商用電源が投入されたときに、前記MOS−FETを能動領域で動作させ突入電流を抑制し、所定時間後に飽和領域で動作させる突入電流制御回路と、
前記整流回路が変換する直流電圧から前記商用電源の投入を検出し、前記MOS−FETが能動領域で動作する所定時間内のとき、あらかじめ定められた値未満の電圧を出力し、前記MOS−FETが能動領域で動作する所定時間を超えた後、前記あらかじめ定められた値以上の電圧を出力する電圧検出回路と、
前記電圧検出回路の出力電圧が、前記あらかじめ定められた値未満のときは前記アクティブフィルター回路の動作を停止させ、
前記電圧検出回路の出力電圧が、前記あらかじめ定められた値以上のときは前記アクティブフィルター回路の動作を開始させるアクティブフィルター回路停止手段と、
を備えたことを特徴とする電源回路。 - 発振停止回路は、アクティブフィルター回路の出力電圧を分圧しアクティブフィルター回路制御用ICへ帰還電圧を入力する分圧抵抗に並列接続された抵抗とトランジスタの直列回路を備え、
電圧検出回路の出力電圧があらかじめ定められた値未満のときは前記トランジスタがOFFとなり、前記抵抗が外れることにより前記帰還入力電圧があらかじめ定められた値以上となるようにして、前記アクティブフィルター回路の発振を停止させることを特徴とする請求項1記載の電源回路。 - アクティブフィルター回路制御用ICのゼロ電流検出端子とグランド間に各々コレクタとエミッタが接続され、ベースに電源が接続された第1のトランジスタと、
この第1のトランジスタのベースにコレクタが接続され、エミッタが前記グランドに接続され、ベースに電圧検出回路の出力端子が接続された第2のトランジスタと、
を備え、
前記電圧検出回路の出力電圧があらかじめ定められた値未満のときは前記第2のトランジスタがOFFとなり、前記第1のトランジスタがONとなり前記アクティブフィルター回路制御用ICの前記ゼロ電流検出端子と前記グランド間を短絡させることを特徴とする請求項1記載の電源回路。 - アクティブフィルター回路制御用ICの電源端子とグランド間に各々コレクタとエミッタが接続され、ベースに電源が接続された第1のトランジスタと、
この第1のトランジスタのベースにコレクタが接続され、エミッタが前記グランドに接続され、ベースに電圧検出回路の出力端子が接続された第2のトランジスタと、
を備え、
前記電圧検出回路の出力電圧があらかじめ定められた値未満のときは前記第2のトランジスタがOFFとなり、前記第1のトランジスタがONとなり前記アクティブフィルター回路制御用ICの前記電源端子と前記グランド間を短絡させることを特徴とする請求項1記載の電源回路。
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