JPH0526827Y2 - - Google Patents
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- Publication number
- JPH0526827Y2 JPH0526827Y2 JP18464786U JP18464786U JPH0526827Y2 JP H0526827 Y2 JPH0526827 Y2 JP H0526827Y2 JP 18464786 U JP18464786 U JP 18464786U JP 18464786 U JP18464786 U JP 18464786U JP H0526827 Y2 JPH0526827 Y2 JP H0526827Y2
- Authority
- JP
- Japan
- Prior art keywords
- sit
- circuit
- transistor
- gate
- drive circuit
- Prior art date
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- Expired - Lifetime
Links
- 230000000295 complement effect Effects 0.000 claims description 11
- 230000006698 induction Effects 0.000 claims description 4
- 230000003068 static effect Effects 0.000 claims description 4
- 230000006378 damage Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 230000005284 excitation Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
Landscapes
- Electronic Switches (AREA)
Description
【考案の詳細な説明】
本考案は、静電誘導型トランジスタ（以下SIT
と称す）の駆動回路に関するものである。
と称す）の駆動回路に関するものである。
SITの駆動回路は、その使用周波数が高いこ
と、又出力電力も大きいことから高速スイツチン
グ特性と、相応な電力を要求されている。
と、又出力電力も大きいことから高速スイツチン
グ特性と、相応な電力を要求されている。
従来、此の種の駆動回路としては、例えば、ト
ランスを結合した駆動回路などが用いられたい
た。トランス駆動回路を用いた場合には、SITを
オン状態に保持した時のオン抵抗をほゞ零にする
ために必要なゲートの電位を＋0.7Vにすること
が出来ないため、SITのオン抵抗が大きくなり、
SITの内部で消費する損失の増大を招いた。
ランスを結合した駆動回路などが用いられたい
た。トランス駆動回路を用いた場合には、SITを
オン状態に保持した時のオン抵抗をほゞ零にする
ために必要なゲートの電位を＋0.7Vにすること
が出来ないため、SITのオン抵抗が大きくなり、
SITの内部で消費する損失の増大を招いた。
このため、これを解消する目的から、従来第１
図に示す第２電源を用いた駆動回路方式が用いら
れている。これはパルストランスT1から入力し
た信号を直接SITを駆動せず、トランジスタQ1の
コレクタホロワ回路によつて、正バイアス、負バ
イアスにスイツチングさせ、さらにMOSFETの
トランジスタＱ２，Ｑ３からなるコンプリメンタ
リトランジスタ回路によつて、電力増幅した信号
を用い、SITを駆動するものである。この回路で
は、初段のコレクタホロワのトランジスタによつ
て、回路の性能が限定され、励振周波数が高くな
つたり、SITを並列接続し駆動する場合は、SIT
のゲート回路の入力容量による影響のため、初段
のトランジスタのコレクタ電流が多くなり、初段
のトランジスタは正規動作からずれ、駆動パルス
の波形はくずれる。
図に示す第２電源を用いた駆動回路方式が用いら
れている。これはパルストランスT1から入力し
た信号を直接SITを駆動せず、トランジスタQ1の
コレクタホロワ回路によつて、正バイアス、負バ
イアスにスイツチングさせ、さらにMOSFETの
トランジスタＱ２，Ｑ３からなるコンプリメンタ
リトランジスタ回路によつて、電力増幅した信号
を用い、SITを駆動するものである。この回路で
は、初段のコレクタホロワのトランジスタによつ
て、回路の性能が限定され、励振周波数が高くな
つたり、SITを並列接続し駆動する場合は、SIT
のゲート回路の入力容量による影響のため、初段
のトランジスタのコレクタ電流が多くなり、初段
のトランジスタは正規動作からずれ、駆動パルス
の波形はくずれる。
このようにしてSITに供給されるゲート信号も
乱れるため、SITのスイツチング損失は増大し、
装置としての機能を失うことになる。
乱れるため、SITのスイツチング損失は増大し、
装置としての機能を失うことになる。
本考案の目的は、このようなSITのゲート側の
入力キヤパシタンスず増加したり、入力側電流容
量が大きくなつた時に生ずる入力インピーダンス
の低下による影響を抑え、高周波でのスイツチン
グ動作を可能とし、又SITの多数並列駆動が可能
な駆動回路を提供することにある。
入力キヤパシタンスず増加したり、入力側電流容
量が大きくなつた時に生ずる入力インピーダンス
の低下による影響を抑え、高周波でのスイツチン
グ動作を可能とし、又SITの多数並列駆動が可能
な駆動回路を提供することにある。
入力側の初段トランジスタの駆動を安定に動作
させるためには、コレクタホロワのトランジスタ
のコレクタ電流を減らす必要があり、又このコレ
クタ電流は次段のコンプリメンタリ回路のゲート
電流に影響されるため、本考案はコンプリメンタ
リ回路を二段にすることにより、励振周波数の高
周波化、SITの並列駆動、高出力駆動時に発生す
るSIT入力ゲート回路の低インピーダンスによる
影響を防ぎ、安定動作を達成するものである。
させるためには、コレクタホロワのトランジスタ
のコレクタ電流を減らす必要があり、又このコレ
クタ電流は次段のコンプリメンタリ回路のゲート
電流に影響されるため、本考案はコンプリメンタ
リ回路を二段にすることにより、励振周波数の高
周波化、SITの並列駆動、高出力駆動時に発生す
るSIT入力ゲート回路の低インピーダンスによる
影響を防ぎ、安定動作を達成するものである。
以下、本考案の実施例を図面を参照して説明す
る。
る。
図−２に本考案の駆動回路の実施例の回路図を
示す。パルストランスT1の一次側に供給された
高周波、低電力のパルス信号は、パルストランス
T1を介して、トランジスタQ1をスイツチングす
る。コレクタホロワQ1がスイツチングすると、
前段のQ2，Q3からなるコンプリメンタリ接続さ
れた回路のゲートに信号が送られ、トランジスタ
Q2，Q3が交互にオン・オフする。この時トラン
ジスタQ2，Q3，Q4，Q5は、MOSFETが望まし
い。Q2，Q3によつてスイツチングされた信号は、
後段のコンプリメンタリ回路のQ4，Q5に入力さ
れ、同様にオン・オフされる。この時、高周波ス
イツチング、或はSITの多数並列駆動を行う時
は、SIT全体のゲート入力インピーダンスが低く
なり、Q4，Q5に流れる電流が大きくなる。その
影響から、Q4，Q5のゲートも大きくなるが、こ
のゲートに流れる電流はQ4，Q5のコレクタ電流
を、Q4，Q5の電流増幅率で割つた値となるため、
Q2，Q3のゲート電流はごくわずかな値となる。
従つて、SITのゲート側に、Q4，Q5のコンプリ
メンタリ回路を一段増加することにより、Q1は
常に安定したスイツチングを行うことができる。
示す。パルストランスT1の一次側に供給された
高周波、低電力のパルス信号は、パルストランス
T1を介して、トランジスタQ1をスイツチングす
る。コレクタホロワQ1がスイツチングすると、
前段のQ2，Q3からなるコンプリメンタリ接続さ
れた回路のゲートに信号が送られ、トランジスタ
Q2，Q3が交互にオン・オフする。この時トラン
ジスタQ2，Q3，Q4，Q5は、MOSFETが望まし
い。Q2，Q3によつてスイツチングされた信号は、
後段のコンプリメンタリ回路のQ4，Q5に入力さ
れ、同様にオン・オフされる。この時、高周波ス
イツチング、或はSITの多数並列駆動を行う時
は、SIT全体のゲート入力インピーダンスが低く
なり、Q4，Q5に流れる電流が大きくなる。その
影響から、Q4，Q5のゲートも大きくなるが、こ
のゲートに流れる電流はQ4，Q5のコレクタ電流
を、Q4，Q5の電流増幅率で割つた値となるため、
Q2，Q3のゲート電流はごくわずかな値となる。
従つて、SITのゲート側に、Q4，Q5のコンプリ
メンタリ回路を一段増加することにより、Q1は
常に安定したスイツチングを行うことができる。
Q2，Q3のソース側と、Q4，Q5のゲート側との
間に接続してある抵抗R4は、Q4，Q5のゲート電
流を制限する抵抗であり、SIT出力が1KWの時
で50Ω程度の値が選ばれる。後段のコンプリメン
タリ回路のQ4，Q5のゲート側の抵抗R5はR4に比
べ、10KΩ〜20KΩの高抵抗で、Q4，Q5のスイツ
チングに影響を与えることはなく、Q4，Q5に入
る信号が零となつても、SITのゲート側に負バイ
アスを与え、SITの短絡破壊を防止するものであ
る。
間に接続してある抵抗R4は、Q4，Q5のゲート電
流を制限する抵抗であり、SIT出力が1KWの時
で50Ω程度の値が選ばれる。後段のコンプリメン
タリ回路のQ4，Q5のゲート側の抵抗R5はR4に比
べ、10KΩ〜20KΩの高抵抗で、Q4，Q5のスイツ
チングに影響を与えることはなく、Q4，Q5に入
る信号が零となつても、SITのゲート側に負バイ
アスを与え、SITの短絡破壊を防止するものであ
る。
SITは、ノルマリーオンとなる半導体装置であ
るが、SITの破壊を防止する対策として、本考案
の様な固定抵抗R5を、負電源とQ4，Q5のゲート
側に接続するものである。
るが、SITの破壊を防止する対策として、本考案
の様な固定抵抗R5を、負電源とQ4，Q5のゲート
側に接続するものである。
これを第２図を用いて説明する。
例えば、Q2，Q3が破損することにより、Ａ点
にパルス信号が与えられなくなつたとすると、こ
の時、R5がないと、Q4，Q5のどちらがオンする
かは、パルス信号が切れた時の状態で決まり、
Q5がオン状態となると、SITのゲート側には正バ
イアスを与えられSITの短絡破壊を招く、しか
し、R5によりQ4，Q5のゲートと、負電圧をR5を
介し接続することにより、若し信号が切れても
Q4，Q5のゲートは負バイアスとなり、Q4はオン、
Q5はオフし、SITには負バイアスが与えられSIT
の短絡破壊を防止することが出来る。
にパルス信号が与えられなくなつたとすると、こ
の時、R5がないと、Q4，Q5のどちらがオンする
かは、パルス信号が切れた時の状態で決まり、
Q5がオン状態となると、SITのゲート側には正バ
イアスを与えられSITの短絡破壊を招く、しか
し、R5によりQ4，Q5のゲートと、負電圧をR5を
介し接続することにより、若し信号が切れても
Q4，Q5のゲートは負バイアスとなり、Q4はオン、
Q5はオフし、SITには負バイアスが与えられSIT
の短絡破壊を防止することが出来る。
以上述べた様に、本考案によれば、コンプリメ
ンタリ回路を二段接続したことにより、SITの低
入力インピーダンスに影響されることなく高周波
スイツチング、多数並列駆動が可能な、SITの駆
動回路を得ることが出来る。又、SITのゲート側
を駆動するコンプリメンタリ駆動回路のゲート側
に前段との間に抵抗を挿入し、又、ゲート側と負
電源との間には高抵抗を接続し、前段が零電位と
なつた時のSITの破壊を保護する。又、此の駆動
回路の方式は、他の電力用、半導体回路の駆動に
も応用出来る。
ンタリ回路を二段接続したことにより、SITの低
入力インピーダンスに影響されることなく高周波
スイツチング、多数並列駆動が可能な、SITの駆
動回路を得ることが出来る。又、SITのゲート側
を駆動するコンプリメンタリ駆動回路のゲート側
に前段との間に抵抗を挿入し、又、ゲート側と負
電源との間には高抵抗を接続し、前段が零電位と
なつた時のSITの破壊を保護する。又、此の駆動
回路の方式は、他の電力用、半導体回路の駆動に
も応用出来る。
第１図は、従来のSIT駆動回路の一回路列。第
２図は、本考案の回路の実施例。 T1……パルストランス、Q1……トランジスタ、
Q2，Q3，Q4，Q5……MOSFET、C1，C2，C3…
…コンデンサ、E1，E2……駆動回路電源、E3…
…電力側電源、R1，R2，R3，R4，R5，R6……抵
抗、Ｌ……負荷。
２図は、本考案の回路の実施例。 T1……パルストランス、Q1……トランジスタ、
Q2，Q3，Q4，Q5……MOSFET、C1，C2，C3…
…コンデンサ、E1，E2……駆動回路電源、E3…
…電力側電源、R1，R2，R3，R4，R5，R6……抵
抗、Ｌ……負荷。
Claims (1)
- 静電誘導型トランジスタを駆動する駆動回路に
おいて、静電誘導型トランジスタを駆動する後段
のコンプリメンタリトランジスタ回路のゲート側
と前段トランジスタ回路のソース側との間に直列
に挿入された抵抗と、後段トランジスタ回路のゲ
ート側とトランジスタ回路の負電源との間に抵抗
を接続してコンプリメンタリトランジスタ回路を
二段に縦続接続してなることを特徴とする静電誘
導型トランジスタの駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18464786U JPH0526827Y2 (ja) | 1986-11-28 | 1986-11-28 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18464786U JPH0526827Y2 (ja) | 1986-11-28 | 1986-11-28 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6390330U JPS6390330U (ja) | 1988-06-11 |
| JPH0526827Y2 true JPH0526827Y2 (ja) | 1993-07-07 |
Family
ID=31132523
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18464786U Expired - Lifetime JPH0526827Y2 (ja) | 1986-11-28 | 1986-11-28 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0526827Y2 (ja) |
-
1986
- 1986-11-28 JP JP18464786U patent/JPH0526827Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6390330U (ja) | 1988-06-11 |
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