JPS63151111A - アナログスイツチ - Google Patents
アナログスイツチInfo
- Publication number
- JPS63151111A JPS63151111A JP29922386A JP29922386A JPS63151111A JP S63151111 A JPS63151111 A JP S63151111A JP 29922386 A JP29922386 A JP 29922386A JP 29922386 A JP29922386 A JP 29922386A JP S63151111 A JPS63151111 A JP S63151111A
- Authority
- JP
- Japan
- Prior art keywords
- channel
- channel mosfet
- terminal
- control terminal
- switch
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 6
- 239000003990 capacitor Substances 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 101100119059 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) ERG25 gene Proteins 0.000 description 1
- NCEXYHBECQHGNR-UHFFFAOYSA-N chembl421 Chemical compound C1=C(O)C(C(=O)O)=CC(N=NC=2C=CC(=CC=2)S(=O)(=O)NC=2N=CC=CC=2)=C1 NCEXYHBECQHGNR-UHFFFAOYSA-N 0.000 description 1
- 101150079361 fet5 gene Proteins 0.000 description 1
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＣＭＯ３で構成されたアナログスイッチに関
するものである。
するものである。
近年、スイッチトキャバシタフィルタなどを構成するた
めに、ＣＭＯＳアナログスイッチが広く使われている。
めに、ＣＭＯＳアナログスイッチが広く使われている。
従来この種のアナログスイッチは、例えば現代工学社刊
「スイッチトキャパシタ回路」Ｐ３８（代部、岩田１国
枝、高橋共著）に示されている。−例を示すと、第３図
の回路図で示すように構成されている。第３図において
は、ＮチャンネルＭＯＳＦＥＴ５とＰチャンネルＭＯＳ
ＦＥＴ６が端子３．４間に並列接続され、Ｎチャンネル
ＭＯＳＦＥＴ５のゲートが制御端子１へ、Ｐチャンネル
ＭＯＳＦＥＴ６のゲートが制御端子２へ接続されている
。制御端子１がＣＭＯ８論理で「１」レベル、制御端子
２が「０」レベルの時には、トランジスタ５．６が共に
オンし、端子３．４間が導通する。逆に、制御端子１が
「０」レベルでかつ、制御端子２が「１」レベルの時は
、トランジスタ５．６が共にオフとなり、端子３．４間
が非導通となる６以上の様に、この回路では、制御端子
電位を操作することにより、端子３．４間の導通、非導
通を制御することができる。
「スイッチトキャパシタ回路」Ｐ３８（代部、岩田１国
枝、高橋共著）に示されている。−例を示すと、第３図
の回路図で示すように構成されている。第３図において
は、ＮチャンネルＭＯＳＦＥＴ５とＰチャンネルＭＯＳ
ＦＥＴ６が端子３．４間に並列接続され、Ｎチャンネル
ＭＯＳＦＥＴ５のゲートが制御端子１へ、Ｐチャンネル
ＭＯＳＦＥＴ６のゲートが制御端子２へ接続されている
。制御端子１がＣＭＯ８論理で「１」レベル、制御端子
２が「０」レベルの時には、トランジスタ５．６が共に
オンし、端子３．４間が導通する。逆に、制御端子１が
「０」レベルでかつ、制御端子２が「１」レベルの時は
、トランジスタ５．６が共にオフとなり、端子３．４間
が非導通となる６以上の様に、この回路では、制御端子
電位を操作することにより、端子３．４間の導通、非導
通を制御することができる。
ところが、従来の回路で、スイッチ動作が期待できるの
は、第３図中の端子３．４が共に０■からＶＤＤ（電源
電圧）の範囲内にある場合だけである。端子３．４のど
ちらかがＯ■以以下−は、ＶＤＤ以上になると、理想的
なスイッチではなくなる。例えば、端子４がＯ■より低
い電位になると、トランジスタ５が常に導通したままに
なる。逆に、Ｖｏｏより高い電位になると、トランジス
タ６が常に導通してしまう０以上の様に、従来のアナロ
グスイッチは、スイッチの両端子のうち、片方でも、Ｏ
■以下または、■ＤＤ以上になると、スイッチとしての
動作が期待できなくなると言う欠点を有している。スイ
ッチトキャパシタ回路においては、しばしば、スイッチ
の片方の端子電位が、ＯＶ以下、或いはＶＤＤ以上にな
る場合があるなめ、従来方式のアナログスイッチだけで
は十分対応できない。
は、第３図中の端子３．４が共に０■からＶＤＤ（電源
電圧）の範囲内にある場合だけである。端子３．４のど
ちらかがＯ■以以下−は、ＶＤＤ以上になると、理想的
なスイッチではなくなる。例えば、端子４がＯ■より低
い電位になると、トランジスタ５が常に導通したままに
なる。逆に、Ｖｏｏより高い電位になると、トランジス
タ６が常に導通してしまう０以上の様に、従来のアナロ
グスイッチは、スイッチの両端子のうち、片方でも、Ｏ
■以下または、■ＤＤ以上になると、スイッチとしての
動作が期待できなくなると言う欠点を有している。スイ
ッチトキャパシタ回路においては、しばしば、スイッチ
の片方の端子電位が、ＯＶ以下、或いはＶＤＤ以上にな
る場合があるなめ、従来方式のアナログスイッチだけで
は十分対応できない。
本発明は従来のアナログスイッチの以上の問題点を解決
することを目的としている。
することを目的としている。
従来のスイッチ回路においては、ＰチャンネルＭＯＳＦ
ＥＴとＮチャンネルＭＯＳＦＥＴを１個ずつ並列に使用
しているため、スイッチの片方の端子が電源電圧以上、
あるいは１ｖ以下になると、必ずどちらかが常時オンと
なり、スイッチが導通したままになる。これに対し、本
発明では、ＮチャンネルＭＯＳＦＥＴとＰチャンネルＭ
ＯＳＦＥＴを直列に接続したものを２対、並列に接続し
ている点が従来とは異っている。これによって、スイッ
チをオフに制御している時に、スイッチの片方の端子が
０７以上またはＶＤＤ以上になっても、直列トランジス
タのベアの内心ずどちらかのトランジスタがオフになる
ため、常時導通すると言った不都合が生じない。以上が
本発明の独創的な点である。
ＥＴとＮチャンネルＭＯＳＦＥＴを１個ずつ並列に使用
しているため、スイッチの片方の端子が電源電圧以上、
あるいは１ｖ以下になると、必ずどちらかが常時オンと
なり、スイッチが導通したままになる。これに対し、本
発明では、ＮチャンネルＭＯＳＦＥＴとＰチャンネルＭ
ＯＳＦＥＴを直列に接続したものを２対、並列に接続し
ている点が従来とは異っている。これによって、スイッ
チをオフに制御している時に、スイッチの片方の端子が
０７以上またはＶＤＤ以上になっても、直列トランジス
タのベアの内心ずどちらかのトランジスタがオフになる
ため、常時導通すると言った不都合が生じない。以上が
本発明の独創的な点である。
本発明では、ＮチャンネルＭＯＳＦＥＴとＰチャンネル
ＭＯＳＦＥＴが直列に接続された２対を第１の端子と第
２の端子間に並列に接続することにより、アナログスイ
ッチを構成している。２個のＮチャンネルＭＯＳＦＥＴ
のゲートは、共に第１のコントロール端子に接続され、
２個のＰチャン上ルＭＯＳＦＥＴのゲートは、共に第２
のコントロール端子に接続されている。
ＭＯＳＦＥＴが直列に接続された２対を第１の端子と第
２の端子間に並列に接続することにより、アナログスイ
ッチを構成している。２個のＮチャンネルＭＯＳＦＥＴ
のゲートは、共に第１のコントロール端子に接続され、
２個のＰチャン上ルＭＯＳＦＥＴのゲートは、共に第２
のコントロール端子に接続されている。
次に本発明について図面を参照して説明する。
第１図は本発明の第１の実施例を示す回路図である。Ｎ
チャンネルＭＯＳＦＥＴ５とＰチャンネルＭＯＳＦＥＴ
８を直列接続した一対と、同様にＮチャンネルＭＯＳＦ
ＥＴ６とＰチャンネルＭＯＳＦＥＴ７とを直列接続した
一対とを並列接続して端子３と端子４とにそれぞれ並列
接続点１０１゜１０２を接続している。一方、Ｎチャン
ネルＭＯＳＦＥＴ５およびＮチャンネルＭＯＳＦＥＴ７
の各ゲートは制御端子１へ接続され、ＰチャンネルＭＯ
ＳＦＥＴ６およびＰチャンネルＭＯ３ＦＥ、Ｔ８の各ゲ
ートは制御端子２へ接続されている。すなわち、同型の
ＦＥＴのゲートは同一の制御端子へ接続されることにな
る。
チャンネルＭＯＳＦＥＴ５とＰチャンネルＭＯＳＦＥＴ
８を直列接続した一対と、同様にＮチャンネルＭＯＳＦ
ＥＴ６とＰチャンネルＭＯＳＦＥＴ７とを直列接続した
一対とを並列接続して端子３と端子４とにそれぞれ並列
接続点１０１゜１０２を接続している。一方、Ｎチャン
ネルＭＯＳＦＥＴ５およびＮチャンネルＭＯＳＦＥＴ７
の各ゲートは制御端子１へ接続され、ＰチャンネルＭＯ
ＳＦＥＴ６およびＰチャンネルＭＯ３ＦＥ、Ｔ８の各ゲ
ートは制御端子２へ接続されている。すなわち、同型の
ＦＥＴのゲートは同一の制御端子へ接続されることにな
る。
次に動作を説明する０図中の制御端子１がＣＭＯ８論理
のｒｌ、レベルでかつ、制御端子２が「０」レベルの時
は、各ＭＯＳＦＥＴ５．６．７゜８がオン状態になり、
端子３．４間が導通する。
のｒｌ、レベルでかつ、制御端子２が「０」レベルの時
は、各ＭＯＳＦＥＴ５．６．７゜８がオン状態になり、
端子３．４間が導通する。
逆に制御端子１が「０」レベルでかつ、制御端子２が「
１」レベルの時は、各ＭＯＳＦＥＴ５．６゜７．８がオ
フ状態となり、端子３．４間が非導通になる０次に、制
御端子を、非導通用に設定している時に、例えば端子４
の電位がＯＶ以下になった場合、ＮチャンネルＭＯＳＦ
ＥＴ７はオンするが、ＮチャンネルＭＯＳＦＥＴ７に直
列接続されたＰチャンネルＭＯＳＦＥＴ６およびＰチャ
ンネルＭＯＳＦＥＴ８がオフであるため、従来方式の様
にスイッチが常時導通したままにはならない。
１」レベルの時は、各ＭＯＳＦＥＴ５．６゜７．８がオ
フ状態となり、端子３．４間が非導通になる０次に、制
御端子を、非導通用に設定している時に、例えば端子４
の電位がＯＶ以下になった場合、ＮチャンネルＭＯＳＦ
ＥＴ７はオンするが、ＮチャンネルＭＯＳＦＥＴ７に直
列接続されたＰチャンネルＭＯＳＦＥＴ６およびＰチャ
ンネルＭＯＳＦＥＴ８がオフであるため、従来方式の様
にスイッチが常時導通したままにはならない。
逆に、端子４の電位が、電源電圧以上になった場合、Ｐ
チャンネルＭＯＳＦＥＴ８がオンするが、Ｐチャンネル
ＭＯＳＦＥＴ８に直列接続されたＮチャンネルＭＯＳＦ
ＥＴ５およびＮチャンネルＭＯＳＦＥＴ７がオフである
ため、端子３．４が常時導通することはない。
チャンネルＭＯＳＦＥＴ８がオンするが、Ｐチャンネル
ＭＯＳＦＥＴ８に直列接続されたＮチャンネルＭＯＳＦ
ＥＴ５およびＮチャンネルＭＯＳＦＥＴ７がオフである
ため、端子３．４が常時導通することはない。
第２図は、本発明の第２の実施例を示す回路図である。
この実施例は、ＮチャンネルＭＯＳＦＥＴとＰチャンネ
ルＭＯＳＦＥＴを直列接続した一対と、同様にして得ら
れた一対とを並列接続して、端子３と端子４．にそれぞ
れ並列接続点を接続していること、および同型のＦＥＴ
のゲートが同一の制御端子へ接続されていることは、第
１に実施例と全く同じである。違うところは、端子３あ
るいは４への接続が第１の実施例の場合はＮチャンネル
ＭＯＳＦＥＴとＰチャンネルＭＯＳＦＥＴであるのに対
し、この第２の実施例はＮチャンネルＭＯＳＦＥＴとＮ
チャンネルＭＯＳＦＥＴ、あるいはＰチャンネルＭＯＳ
ＦＥＴとＰチャンネルＭＯＳＦＥＴとが接続されている
ことである。具体的に説明すると、ＮチャンネルＭＯＳ
ＦＥＴ５とＰチャンネルＭＯＳＦＥＴ８が直列接続され
、ＮチャンネルＭＯＳＦＥＴ５が並列接続点１０１へ接
続され、ＰチャンネルＭＯＳＦＥＴ８が並列接続点１０
２へ接続されている。一方ＮチャンネルＭＯＳＦＥＴ７
とＰチャンネルＭＯＳＦＥＴ６が直列接続され、Ｎチャ
ンネルＭＯＳＦＥＴ７が並列接続点１０１へ接続され、
ＰチャンネルＭＯＳＦＥＴ６が並列接続点１０２へ接続
されている。ＮチャンネルＭＯＳＦＥＴ５および７のゲ
ートは制御端子１へ、ＰチャンネルＭＯＳＦＥＴ６およ
び８のゲートは制御端子２へ接続されている。さらに、
並列接続点１０１は端子３へ、並列接続点１０２は端子
４へ接続されている。
ルＭＯＳＦＥＴを直列接続した一対と、同様にして得ら
れた一対とを並列接続して、端子３と端子４．にそれぞ
れ並列接続点を接続していること、および同型のＦＥＴ
のゲートが同一の制御端子へ接続されていることは、第
１に実施例と全く同じである。違うところは、端子３あ
るいは４への接続が第１の実施例の場合はＮチャンネル
ＭＯＳＦＥＴとＰチャンネルＭＯＳＦＥＴであるのに対
し、この第２の実施例はＮチャンネルＭＯＳＦＥＴとＮ
チャンネルＭＯＳＦＥＴ、あるいはＰチャンネルＭＯＳ
ＦＥＴとＰチャンネルＭＯＳＦＥＴとが接続されている
ことである。具体的に説明すると、ＮチャンネルＭＯＳ
ＦＥＴ５とＰチャンネルＭＯＳＦＥＴ８が直列接続され
、ＮチャンネルＭＯＳＦＥＴ５が並列接続点１０１へ接
続され、ＰチャンネルＭＯＳＦＥＴ８が並列接続点１０
２へ接続されている。一方ＮチャンネルＭＯＳＦＥＴ７
とＰチャンネルＭＯＳＦＥＴ６が直列接続され、Ｎチャ
ンネルＭＯＳＦＥＴ７が並列接続点１０１へ接続され、
ＰチャンネルＭＯＳＦＥＴ６が並列接続点１０２へ接続
されている。ＮチャンネルＭＯＳＦＥＴ５および７のゲ
ートは制御端子１へ、ＰチャンネルＭＯＳＦＥＴ６およ
び８のゲートは制御端子２へ接続されている。さらに、
並列接続点１０１は端子３へ、並列接続点１０２は端子
４へ接続されている。
次に動作を説明する。同図の端子３．４がＯｖから電源
電圧の範囲内では、第１図とまったく同一の動作をする
。次に、制御端子１．２が第１の実施例と同様に非導通
用に設定されている時に、端子４が電位が０■以下にな
った場合、ＰチャンネルＭＯＳＦＥＴ６．８はオフのま
まであるから、導通することはない。また、端子４が電
源電圧以上になって、ＰチャンネルＭＯＳＦＥＴ６．８
がオンしても、ＮチャンネルＭＯＳＦＥＴ５．７がオフ
であるため、導通することはない。このことは端子３に
ついても逆の状態で動作することから導通することはな
い。
電圧の範囲内では、第１図とまったく同一の動作をする
。次に、制御端子１．２が第１の実施例と同様に非導通
用に設定されている時に、端子４が電位が０■以下にな
った場合、ＰチャンネルＭＯＳＦＥＴ６．８はオフのま
まであるから、導通することはない。また、端子４が電
源電圧以上になって、ＰチャンネルＭＯＳＦＥＴ６．８
がオンしても、ＮチャンネルＭＯＳＦＥＴ５．７がオフ
であるため、導通することはない。このことは端子３に
ついても逆の状態で動作することから導通することはな
い。
以上の様に、従来のアナログスイッチでは、片側の端子
がＯＶ以下、または電源電圧以上になると、常時導通し
たままになると言った不都合があった。これに対して、
本発明では、ＮチャンネルとＰチャンネルのＭＯＳＦＥ
Ｔを直列接続したｌ・ランジスタ対を２対並列に接続し
てアナログスイッチを構成しているので、スイッチを非
導通に設定している時に、片側の端子がＯ■以下か電源
電圧以上になっても、必ずトランジスタ対のいずれかの
ＭＯＳＦＥＴがオフになるため、従来方式の様に常時導
通するといった欠点は全くない。
がＯＶ以下、または電源電圧以上になると、常時導通し
たままになると言った不都合があった。これに対して、
本発明では、ＮチャンネルとＰチャンネルのＭＯＳＦＥ
Ｔを直列接続したｌ・ランジスタ対を２対並列に接続し
てアナログスイッチを構成しているので、スイッチを非
導通に設定している時に、片側の端子がＯ■以下か電源
電圧以上になっても、必ずトランジスタ対のいずれかの
ＭＯＳＦＥＴがオフになるため、従来方式の様に常時導
通するといった欠点は全くない。
第１図は本発明の第１の実施例を示す回路図で第２図は
本発明の第２の実施例を示す回路図、第３図は従来のア
ナログスイッチの一例を示す回路図である。 １・・・制御端子、２・・・制御端子、３・・・端子、
４・・・端子、５・・・ＮチャンネルＭＯＳＦＥＴ、６
・・・ＰチャンネルＭＯＳＦＥＴ、７・・・Ｎチャンネ
ルＭＯＳＦＥＴ、８・・・ＰチャンネルＭＯＳＦＥＴ、
１０１１０２・・・並列接続点。
本発明の第２の実施例を示す回路図、第３図は従来のア
ナログスイッチの一例を示す回路図である。 １・・・制御端子、２・・・制御端子、３・・・端子、
４・・・端子、５・・・ＮチャンネルＭＯＳＦＥＴ、６
・・・ＰチャンネルＭＯＳＦＥＴ、７・・・Ｎチャンネ
ルＭＯＳＦＥＴ、８・・・ＰチャンネルＭＯＳＦＥＴ、
１０１１０２・・・並列接続点。
Claims (1)
- 第１端子と第２端子間に、直列接続されたＮチャンネル
ＭＯＳＦＥＴとＰチャンネルＭＯＳＦＥＴ各１個からな
る第１のトランジスタ対と、同じく直列接続されたＮチ
ャンネルＭＯＳＦＥＴとＰチャンネルＭＯＳＦＥＴ各１
個からなる第２のトランジスタ対が並列に接続されてお
り、前記第１のトランジスタ対と前記第２のトランジス
タ対の各ＮチャンネルＭＯＳＦＥＴのゲートが共通の第
１の制御端子に接続され、前記第１のトランジスタ対と
前記第２のトランジスタ対の各ＰチャンネルＭＯＳＦＥ
Ｔのゲートが、共通の第２の制御端子に接続され、前記
第１の制御端子及び、前記第２の制御端子の電位を操作
することにより、前記第１端子と前記第２端子間の導通
状態、或は非導通状態が設定されることを特徴とするア
ナログスイッチ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29922386A JPS63151111A (ja) | 1986-12-15 | 1986-12-15 | アナログスイツチ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29922386A JPS63151111A (ja) | 1986-12-15 | 1986-12-15 | アナログスイツチ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63151111A true JPS63151111A (ja) | 1988-06-23 |
Family
ID=17869744
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29922386A Pending JPS63151111A (ja) | 1986-12-15 | 1986-12-15 | アナログスイツチ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63151111A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02162918A (ja) * | 1988-12-16 | 1990-06-22 | Nec Corp | 入力信号切り換え回路 |
| US7351201B2 (en) | 2003-12-19 | 2008-04-01 | Pentax Corporation | Treatment instrument for endoscope |
-
1986
- 1986-12-15 JP JP29922386A patent/JPS63151111A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02162918A (ja) * | 1988-12-16 | 1990-06-22 | Nec Corp | 入力信号切り換え回路 |
| JP2569777B2 (ja) * | 1988-12-16 | 1997-01-08 | 日本電気株式会社 | 入力信号切り換え回路 |
| US7351201B2 (en) | 2003-12-19 | 2008-04-01 | Pentax Corporation | Treatment instrument for endoscope |
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