KR100388734B1 - 프로그램가능한캐패시터어레이및그프로그램방법 - Google Patents

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Abstract

프로그램 가능한 캐패시터 어레이(10, 10') 및 프로그램 가능한 캐패시터 어레이(10, 10')를 프로그램하는 방법이 기재된다. 프로그램 가능한 캐패시터 어레이(10, 10')는 캐패시터들(C0-Cn)의 어레이를 포함하며, 캐패시터들(C0-Cn)의 어레이의 각 캐패시터는 제 1 및 제 2 단자들을 갖는다. 각 캐패시터의 제 1 단자는 제 1 회로 노드(11) 또는 제 1 기준 단자(13)에 연결될 수 있다 유사하게, 각 캐패시터의 제 2 단자는 제 2 회로 노드(12) 또는 제 2 기준 단자(14)에 연결될 수 있다. 캐패시터들(C0-Cn)의 어레이의 하나 또는 그 이상의 캐패시터들은 제 1 회로 노드(11)와 제 2 회로 노드(12) 양단에 또는 제 1 기준 단자(13)와 제 2 기준 단자(14) 양단에 선택적으로 연결될 수 있으며, 각 캐패시터가 캐패시터들(C0-Cn)의 어레이로부터 전기적으로 절연되게 한다.

Description

프로그램 가능한 캐패시터 어레이 및 그 프로그램 방법{Programmable capacitor array and method of programming}
발명의 배경
본 발명은 일반적으로 프로그램 가능한 캐패시터 어레이들에 관한 것이며, 보다 구체적으로 어레이의 각 개캐시터가 어레이의 다른 캐패시터들로부터 전기적으로 절연될 수 있는 프로그램 가능한 캐패시터 어레이에 관한 것이다.
프로그램 가능한 캐패시터들은 통상 스위치드-캐패시터 필터들(switched-capacitor filters), 스위치드-캐패시터 이들 단들(switched-capacitor gain stages)및 스위치드-캐패시터 아날로그-디지털(A/D) 변환기들(switched-capacitor analog-to-digital(A/D) converters)과 같은 이러한 종래 기술의 응용들에서 사용된다. 스위치드-캐패시터 응용의 한 타입으로서, 연산 증폭기는 캐패시터에 의해 능동 회로 노드에 연결되며, 연산 증폭기의 출력 단자는 캐패시터의 제 1 단자에 연결되는 반면, 캐패시터의 제 2 단자는 능동 회로 노드와 접지 전위 사이에 스위치된다. 다른 스위치드-캐패시터 응용에서, 연산 증폭기는 병렬 결합의 캐패시터들에 의해 능동 회로 노드에 연결된다. 보다 구체적으로, 그 병렬 결합의 캐패시터들은 캐패시터들의 제 1 단자들이 함께 연결되고 캐패시터들의 제 2 단자들이 능동 회로 노드 또는 접지 전위에 선택적으로 연결되도록 연결된다. 다시 말해서, 연산 증폭기의 출력과 능동 회로 노드 사이의 정전 용량은 캐패시터들의 소정의 제 2 단자들을 능동 회로 노드에 연결함으로써 선택될 수 있다. 이러한 타입의 회로 구성에 있어서의 결점은 캐패시터들의 제 2 단자들이 능동 회로 노드로 스위치되는지 또는 접지 전위로 스위치되는지 여부와 무관하게 연산 증폭기가 각 캐패시터들을 구동시킨다는 것이다. 특히, 연산 증폭기의 속도는 다수의 캐패시터들이 연산 증폭기의 출력 노드에 연결될 때 감소된다. 게다가, 다수의 캐패시터들을 연산 증폭기의 출력 노드에 연결시키면 연산 증폭기의 안정성(staility)이 감소할 수 있다.
따라서, 병렬 결합의 캐패시터들과 연산 증폭기의 출력 단자로부터 각각의 캐패시터들을 분리시키는 방법 및 수단을 제공하는 것을 유리하다.
도면의 상세한 설명
일반적으로, 본 발명은 스위치드-캐패시터 어레이와, 스위치드-캐페시터 어레이를 프로그램하는 방법을 제공한다. 보다 구체적으로, 스위치드-캐패시터 어레이는 캐패시터들의 어레이를 포함하는 프로그램 가능한 정전 용량 네트워크이며, 어레이의 각 캐패시터는 대응하는 회로 노드들 또는 대응하는 기준 단자들에 선택적으로 연결되는 2개의 단자들의 세트를 갖는다. 예로써, 각 기준 단자는 접지 전위에 설정된다. 따라서, 기준 전위에 동시에 연결된 두 단자들을 갖는 캐패시터들은 접지되며 그러므로 스위치드-캐패시터 어레이로부터 전기적으로 절연된다. 어레이에서 캐패시터들을 전기적으로 절연할 수 있다는 것의 이점은 일단 절연되면, 스위치드-캐패시터 어레이에 연결된 임의의 회로의 성능을 지하시키지 않는다는 것이다.
제 1 도는 회로 노드들(11 및 12), 기준 단자들(13 및 14), 다수의 캐패시터들(C0-Cn) 및 다수의 스위칭 회로들(SW10-SW1n, SW20-SW2n, SW30-SW3n및 SW40-SW4n)을 갖는 프로그램 가능한 캐패시터 어레이(10)를 도시한다. 회로 노드들(11 및 12) 및 기준 단자들(13 및 14)은 네트워크 단자들로서 역할을 한다. 일 실시예에서, 기준 단자들(13 및 14)은 동일한 전위, 예를 들어 접지 전위에 연결된다. 프로그램 가능한 캐패시터 어레이(10)의 크기, 즉 캐패시터 어레이에서 캐패시터들의 수는 본 발명에 한정되지 않으며, 캐패시터들(C) 및 스위칭 회로들(SW1, SW2, SW3 및 SW4)에 대한 참조 번호들에서 첨자 변수 "n"의 사용은 다수의 또는 어레이의 캐패시터들 및 스위칭 회로들일 수도 있음을 도시하기 위한 것임을 알아야 한다. 캐패시터(C0)의 제 1 단자는 스위칭 회로(SW10)를 통해 회로 노드(11)에 연결되며 스위칭 회로(SW20)를 통해 기준 단자(13)에 연결된다. 캐패시터(C0)의 제 2 단자는 스위칭 회로(SW30)를 통해 회로 노드(12)에 연결되며 스위칭 회로(SW40)를 통해 기준 단자(14)에 연결된다. 스위칭 회로들(SW10및 SW30)은 제어 신호(D0)에 의해 제어되는 반면, 스위칭 회로들(SW20와 SW40)은 제어 신호()에 의해 제어된다. 예로써, 제어 신호들(D0및)은 디지털 신호들이며, 디지털 신호()는 디지털 신호(D0)의 상보형 또는 반전된 형태이다.
제 2 도는 비반전된 제어 신호(D0-Dn) 및 반전된 제어 신호() 둘다를 각각 수신하는데 적합한 스위칭 회로(30)의 개략도를 도시한다. 동일한 요소들을 나타내기 위해 도면들에 동일한 참조 번호들이 사용되고 있음을 알아야 한다. 스위칭 회로(30)는 제어 전극(예를 들어, 게이트 전극)과 제 1 및 제 2 전류 전도 전극들(예를 들어, 소스 및 드레인 전극들)을 갖는 P-채널 트랜지스터(31)와, 제어전극(예를 들어, 게이트 전극)과 제 1 및 제 2 전류 전도 전극들(예를 들어, 소스 및 드레인 전극들)을 갖는 N-채널 트랜지스터(32)를 포함한다. 예로써, 트랜지스터들(31 및 32)은 CMOS(상보형 금속 산화물 반도체) 전달 게이트로서 연결된다. 트랜지스터들(31 및 32)이 전달 게이트로서 연결될 때, 스위칭 회로(30)의 신호 단자(33)를 형성하기 위해 P-채널 트랜지스터(31)의 소스/드레인은 N-채널 트랜지스터(32)의 소스/드레인에 연결되며, 게이트 전극은 전달 게이트의 제 1 제어 단자로서 역할을 하고, 스위칭 회로(30)의 신호 단자(34)를 형성하기 위해 P-채널 트랜지스터(31)의 소스/드레인은 N-채널 트랜지스터(32)의 소스/드레인에 연결되며, 게이트 전극은 전달 게이트의 제 2 제어 단자로서 역할을 하고 있음을 당업자는 이해할 수 있을 것이다. P-채널 트랜지스터(31)의 게이트는 제어 신호들()과 같은 제어 또는 디지털 신호를 수신하기 위해 연결되는 반면, N-채널 트랜랜지스터(32)의 게이트는 제어 신호(D0-Dn)와 같은 제어 또는 디지털 신호를 수신하기 위해 연결된다. 따라서, N-채널 트랜지스터(32)의 게이트 단자에서 논리 1은 전달 게이트(30)를 활성화시켜, 단자들(33 및 34) 사이에 전도 경로를 완성시키며, N-채널 트랜지스터(32)의 게이트 단자에서 논리 0 또는 P-채널 트랜지스터(31)의 게이트 단자에서 논리 1은 전달 게이트(30)를 비활성화시킨다. 도시되지는 않았지만, 반전된 신호들()은 각각의 비반전된 제어 신호들(D0-Dn)을 인버터를 통해 P-채널 트랜지스터(31)의 게이트에 연결함으로써 실현될 수 있다. 각 스위칭회로(SW10-SW1n, SW20-SW2n, SW30-SW3n및 SW40-SW4n)가 스위칭 회로 또는 전달 게이트(30)에 의해 구현될 수 있음을 알아야 한다. 따라서, 스위칭 회로들(SW10-SW1n)은 제 1의 다수의 전달 게이트들 또는 스위칭 소자들을 형성하며, 스위칭 회로들(SW20-SW2n)은 제 2의 다수의 전달 게이트들 또는 스위칭 소자들을 형성하며, 스위칭 회로들(SW30-SW3n)은 제 3의 다수의 전달 게이트들 또는 스위칭 소자들을 형성하며, 스위칭 회로들(SW40-SW4n)은 제 4의 다수의 전달 게이트들 또는 스위칭 소자들을 형성한다. 스위칭 회로들(SW10-SW1n)은 각각의 캐패시터들(C0-Cn)의 제 1 단자들을 회로 노드(11)에 선택적으로 연결하기 위한 수단으로서 역할을 하며, 스위칭 호로들(SW30-SW3n)을 캐패시터(C0-Cn)의 각 제 2 단자를 회로 노드(12)에 선택적으로 연결하기 위한 수단으로서 역할을 하고 있음을 주목해야 한다. 다시 말해서, 제어 전극은 디지털 신호(D0)를 수신하기 위해 연결되며, 스위칭 회로(SW10)의 제 1 전류 전도 전극은 회로 노드(11)에 연결되고, 스위칭 회로(SW10)의 제 2 전류 전도 전극은 캐패시터(C0)의 제 1 단자에 연결된다. 또한, 스위칭 회로(SW20)의 제어 전극은 반전된 디지털 신호()를 수신하기 위해 연결되며, 스위칭 회로(SW20)의 제 1 전류 전도 전극은 캐패시터(C0)의 제 1 단자에 연결되고, 스위칭 회로(SW20)의 제 2 전류 전도 전극은 기준 단자(13)에 연결되며, 스위칭 회로(SW30)의 제어 전극은 디지털 신호(D0)를 수신하기 위해 연결되고, 스위칭 회로(SW30)의 제 1 전류 전도 전극은 회로 노드(12)에 연결되며, 스위칭 회로(SW30)의 제 2 전류 전도 전극은 캐패시터(C0)의 제 2 단자에 연결되며, 스위칭 회로(SW40)의 제어 전극은 반전된 디지털 신호()를 수신하기 위해 연결되며, 스위칭 회로(SW40)의 제 1 전류 전도 전극은 캐패시터(C0)의 제 2 단자에 연결되며, 스위칭 회로(SW40)의 제 2 전류 전도 전극은 기준 단자(14)에 연결된다. 또한, 스위칭 회로들(SW10-SW1n, SW20-SW2n, SW30-SW3n및 SW40-SW4n)의 회로의 타입은 CMOS 전달 게이트에 한정되지 않으며, 단일의 N-채널 또는 P-채널 MOSFET 트랜지스터들과, 예를 들어, MESFETs(금속-반도체 전계 효과 트랜지스터들), JFETs(접합 전계 효과 트랜지스터들), HFETs(헤테로 접합 전계 효과 트랜지스터들), 바이폴라 트랜지스터 스위칭 회로들 등과 같은 다른 FET(전계 효과 트랜지스터들) 트랜지스터들을 포함할 수 있다.
다시 제 1 도를 참조하면 본 발명의 실시예를 따라, 프로그램 가능한 캐패시터 어레이(10)는 "n+1"개의 캐패시터들의 어레이, 즉 하나 또는 그 이상의 캐패시터들을 포함한다. 변수 "n"의 값으로 설정된 캐패시터들의 수는 특정 응용을 위해 선택되는 설계 사항(design choice)이다. 양호하게, 캐페시터들의 정전 용량 값들은 캐패시터(C0)가 변수 "C"로 표시된 가장 큰 정전 용량 값을 갖도록 선택된다. 캐패시터(C1)는 C/2 의 값을 가지며, 캐패시터(C2)는 C/4 의 값을 가지며,캐패시터(C3)는 C/8 의 값을 가지며, 캐패시터(Cn)는 C/2n의 값을 갖는다. 다시 말해서, 캐패시터(C1)는 캐패시터(C0)의 정전 용량 값의 절반의 값을 가지며, 캐패시터(C2)는 정전 용량 값(C1)의 절반의 정전 용량 값을 가지며, 즉 캐패시터(Cn)는 캐패시터(C(n-1))의 절반의 정전 용량 값을 갖는다.
게다가, 프로그램 가능한 캐패시터 어레이(10)는 RC(레지스터-캐패시터) 시정수들, 스위칭 회로들의 크기, 정전 용량 값들 등과 같은 설계 파라미터들을 최적화하도록 제조된다. 제 1 예에서, 프로그램 가능한 캐패시터 어레이(10)는 특정 RC 시정수를 달성하도록 최적화된다. 가장 큰 정전 용량 값을 갖도록 하는 치수로 된 캐패시터(C0)에 대해, 스위칭 회로들(SW10, SW20, SW30및 SW40)은 캐패시터(C0)의 정전 용량과 함께 그 회로의 on-저항(on-resistance)이 소정의 RC 시정수를 충족시키도록 하는 치수로 만들어진다. 당업자가 알고 있는 바와 같이, 스위칭 회로들은 폭 대 길이 비, 즉 W/L 비로 설정되는 on-저항들을 각각 갖는 트랜지스터들(예를 들어 제 2 도의 트랜지스터들(31 및 32))을 포함한다. 트랜지스터들의 on-저항들이 그들의 W/L 비를 증가시킴으로써 감소됨에 주목해야 한다. 다시 말해서, 트랜지스터들의 on-저항들은 트랜지스터들을 크게 만들므로써, 즉 스위칭 회로들이 제조되는 반도체 기판의 영역을 증가시킴으로써 감소된다. 제 1 예에 따라, 모든 스위칭 회로들의 W/L 비들은 스위칭 회로들(SW10, SW20, SW30및 SW40)의 W/L 비들과 동일하도록설계되어, 특정 RC 시정수가 충족되도록 보장한다. 예로서, 스위칭 회로들(SW10-SW1n, SW20-SW2n, SW30-SW3n및 SW40-SW4n)은 15pF의 정전 용량 값을 갖는 캐패시터(C0)에 대해서 100/4 의 W/L 비를 갖는다.
스위칭 회로들(SW10, SW20, SW30및 SW40)의 W/L 비들가 동일하게 모든 스위칭 회로의 W/L 비들을 설정하는 것은 대량의 반도체 기판을 소모시키는데, 이는 스위칭 회로들(SW11-SW1n, SW21-SW2n, SW31-SW3n및 SW41-SW4n)의 크기들이 소징의 RC 시정수를 달성하는데 필요한 것보다 더 크기 때문이라는 것을 알아야 한다. 따라서, 제 2 예에서, 각각의 캐패시터 스위칭 회로 결합은 소정의 RC 시정수를 갖도록 하는 치수로 만들어진다. 그러므로, 스위칭 회로들(SW11, SW21, SW31및 SW41)은 캐패시터(C1)의 정전 용량 값과 협력하여 그 회로들의 각 on-저항들이 RC 시정수를 달성할 수 있도록 하는 치수로 만들어진다. 캐패시터(C1)가 캐패시터(C0)보다 더 작은 정전 용량 값을 갖기 때문에, 스위칭 회로들(SW11, SW21, SW31, 및 SW41)은 소정의 RC 시정수를 달성하기 위해 스위칭 회로들(SW10, SW20, SW30및 SW40) 보다 더 큰 on-저항을 가질 것임을 유념해야 한다. 다시 말해서, 스위칭 회로들(SW11, SW21, SW31및 SW41)은 스위칭 회로들(SW10, SW20, SW30및 SW40)보다 더 작은 W/L 비를 가질 것이다. 유사하게, 스위칭 회로들(SW1n, SW2n, SW3n, 및 SW4n)은 캐패시터(Cr)의정전 용량 값과 협력하여 그 회로들의 각 on-저항들이 소정의 RC 시정수를 달성하도록 하는 치수로 만들어진다. 캐패시터(Cn)가 캐패시터들(C0와 C1)보다 더 작은 정전 용량 값을 가지므로, 스위칭 회로들(SW1n, SW2n, SW3n, 및 SW4n)은 소정의 RC 시정수를 달성하기 위해 스위칭 회로들(SW10, SW20, SW30, SW40, SW11, SW21, SW31, 및 SW41) 보다 더 큰 on-저항들을 가질 것이다. 따라서, 스위칭 회로들(SW1n, SW2n, SW3n및 SW4n)은 스위칭 회로들(SW10, SW20, SW30, SW40, SW11, SW21, SW31, 및 SW41)보다 더 작은 W/L 비들을 가질 것이다. 예로서, 스위칭 회로들(SW10, SW20, SW30, 및 SW40)은 15pF의 정전 용량 값을 갖는 캐패시터(C0)에 대해 100/4 의 W/L 비를 가지며, 스위칭 회로들(SW11, SW21, SW31, 및 SW41)은 7.5pF의 정전 용량 값을 갖는 캐패시터(C1)에 대해 50/4 의 W/L 비를 가지며, 스위칭 회로들(SW1n, SW2n, SW3n및 SW4n)은 C/2n의 정전 용량 값을 갖는 캐패시터(Cn)에 대해 (100/2n)/4 의 비를 가지며, 여기서 변수 "n"은 프로그램 가능한 캐패시터 어레이내의 캐패시터의 연속 수를 나타낸다. 다시 말해서, "n"은 캐패시터(C0)에 대해서는 0과 같으며 이는 캐패시터 어레이내의 제 1 캐패시터이기 때문이며, "n"은 캐패시터(C1)에 대해서는 1과 같으며 이는 캐패시터 어레이내의 제 2 캐패시터이기 때문이다.
제 3 예에서, 스위칭 회로들(SW10-SW1n및 SW30-SW3n)의 크기들(즉, W/L 비들)은 캐패시터들(C0-Cn)의 결합과 각각의 스위칭 회로(SW10-SW1n및 SW30-SW3n)가 기껏해야 소정의 RC 시정수를 갖게 하도록 선택된다. 보다 구체적으로, 스위칭 회로들(SW10-SW1n및 SW30-SW3n)의 on-저항들은 스위치들(SW10-SW1n)의 on-저항과 각각의 스위치들(SW30-SW3n)의 on-저항의 합이 소정의 값보다 작게 되도록 선택된다. 한편, 스위칭 회로들(SW20-SW2n및 SW40-SW4n)의 크기들은 스위칭 회로들에 의해 점유되는 반도체 기판 영역의 양을 최소화시키도록 선택된다. 예로서, 스위칭 회로들(SW10-SW1n및 SW30-SW3n)은 15pF의 정전 용량 값을 갖는 캐패시터(C0)에 대해 100/4 의 W/L 비를 가지며, 스위칭 회로들(SW20-SW2n및 SW40-SW4n)은 4/4 의 W/L 비를 갖는다.
제 4 예에서, 스위칭 회로들(SW10-SW1n및 SW30-SW3n)의 크기들은 각각의 캐패시터들(C0-Cn)과 결합하여 소정의 RC 시정수가 달성되도록 선택된다. 반면, 스위칭 회로들(SW20-SW2n및 SW40-SW4n)의 크기들은 이 스위칭 회로들이 점유하는 반도체 기판 영역의 양을 최소화시키도록 선택된다. 예로서, 스위칭 회로들(SW10및 SW30)은 15pF의 정전 용량 값을 갖는 캐패시터(C0)에 대해 100/4 의 W/L 비를 가지며, 스위칭 회로들(SW11및 SW31)은 7.5pF의 정전 용량 값을 갖는 캐패시터(C1)에 대해 50/4 의 W/L 비를 가지며, 스위칭 회로들(SW1n과 SW3n)은 C/2n의 정전 용량 값을갖는 캐패시터(Cn)에 대해 (100/2n)/4 의 비를 가지며, 여기서 변수 "n"은 프로그램 가능한 캐패시터 어레이내의 캐패시터의 연속 수를 나타낸다. 다시 말해서, "n"은 캐패시터(C0)에 대해서는 0과 같으며 이는 캐패시터 어레이네의 제 1 캐패시터이기 때문이며, "n"은 캐패시터(C1)에 대해서는 1과 같으며 이는 캐패시터 어레이내의 제 2 캐패시터이기 때문이다.
제 3 도는 본 발명에 따른 프로그램 가능한 캐패시터 어레이(10')의 실시예를 도시하며, 여기서 프로그램 가능한 캐패시터 어레이(10')는 8개의 캐패시터들(C0, C1, C2, C3, C4, C5, C6및 C7)과 스위칭 회로들(SW10-SW17, SW20-SW27, SW30-SW37및 SW40-SW47)을 포함하며, 즉 캐패시터 어레이(10')는 8비트의 캐패시터 어레이이다. 예로서, 캐패시터들(C0, C1, C2, C3, C4, C5, C6및 C7)은 대략 15pF, 7.5pF, 3.75pF, 1.875pF, 0.938pF, 0.469pF, 0.234pF 및 0.117pF의 정전 용량 값들을 각각 가지며, 단자들(13 및 14)은 접지 전위에 연결된다. 다시 말해서, 캐패시터(C1)는 캐패시터(C0)의 정전 용량 값의 대략 절반의 정전 용량 값을 가지며, 캐패시터(C2)는 정전 용량 값(C1)의 대략 절반의 정전 용량 값을 가지며, 캐패시터(C3)는 정전 용량 값(C2)의 대략 절반의 정전 용량 값을 가지며, 캐패시터(C4)는 정전 용량 값(C3)의 대략 절반의 정전 용량 값을 가지며, 캐패시터(C5)는 정전 용량 값(C4)의대략 절반의 정전 용량 값을 가지며, 캐패시터(C6)는 정전 용량 값(C5)의 대략 절반의 정전 용량 값을 가지며, 캐패시터(C7)는 정전 용량 값(C6)의 대략 절반의 정전 용량 값을 갖는다. 회로 노드들(11 및 12) 양단에 15pF의 정전 용량 값을 연결하기 위해서, 제어 신호(D0)는 스위칭 회로들(SW10, SW20, SW30및 SW40)에 공급되며, 그것에 의해 캐패시터(C0)의 제 1 및 제 2 단자들을 회로 노드들(11 과 12)에 각각 전기적으로 접속시킨다. 또한, 캐패시터(C0)의 제 1 및 제 2 단자들은 단자들(13 및 14), 즉 접지로부터 전기적으로 절연된다. 게다가, 제어 신호들()은 스위치들(SW11-SW17, SW21-SW27, SW31-SW37및 SW41-SW47)에 공급되며, 그것에 의해 캐패시터들(C1-C7)의 제 1 및 제 2 단자들을 단자들(13 및 14)에 전기적으로 접속시키며, 즉 캐패시터들(C1-C7)의 제 1 및 제 2 단자들을 접지시킨다.
다시 제 3 도를 참조하면, 대략 16.875pF의 정전 용량 값은 제어 신호(D0)를 스위칭 회로들(SW10, SW20, SW30및 SW40)에 공급하고 제어 신호(D3)를 스위칭 회로들(SW13, SW23, SW33및 SW43)에 공급함으로써 회로 노드들(11 및 12) 양단에 연결되며, 그것에 의해 캐패시터들(C0및 C3)의 제 1 및 제 2 단자들을 회로 노드들(11 및 12)에 각각 전기적으로 접속시킨다. 또한, 캐패시터들(C0및 C3)의 제 1 및 제 2 단자들은 단자들(13 및 14)로부터, 즉 접지로부터 전기적으로. 절연된다. 게다가, 제어 신호()는 스위칭 회로들(SW11, SW21, SW31및 SW41)에 공급되며, 제어 신호()는 스위칭 회로들(SW12, SW22, SW32및 SW42)에 공급되며, 제어 신호()는 스위칭 회로들(SW14, SW24, SW34및 SW44)에 공급되며, 제어 신호()는 스위칭 회로들(SW15, SW25, SW35및 SW45)에 공급되며, 제어 신호()는 스위칭 회로들(SW16, SW26, SW36및 SW46)에 공급되며, 제어 신호()는 스위칭 회로들(SW17, SW27, SW37및 SW47)에 공급되며, 그것에 의해 각 캐패시터들(C1, C2, C4, C5, C6및 C7)의 제 1 및 제 2 단자들을 단자들(13 및 14)에 전기적으로 접속시키며, 즉 캐패시터들(C1, C2, C4, C5, C6및 C7)의 제 1 및 제 2 단자들을 접지시킨다. 개별적인 또는 선택된 결합들의 캐패시터들(C1-C7)은 적절한 제어 신호들(D0-D7및)을 스위칭 회로들(SW10-SW17, SW20-SW27, SW30-SW37및 SW40-SW47)에 인가함으로써, 회로 노드들(11 및 12)에 연결되거나 또는 단자들(13 및 14)에 연결될 수 있으며, 즉 캐패시터들(C1, C2, C4, C5, C6및 C7)을 접지시킨다는 것을 당업자는 알 것이다.
제 4 도는 통상적인 집적 회로 프로세싱 기술들을 사용하여 집적 회로로서 제조하는데 적절한 스위치드-캐패시터 회로(40)를 도시한다. 증폭기 회로(40)는 입력 신호(VIN)를 수신하기 위해 연결된 반전 입력 단자를 갖는 연산 증폭기(OPAMP)(42)를 포함한다. OPAMP(42)의 비반전 입력 단자는 아날로그 접지 전위(43)에 연결된다. 프로그램 가능한 캐패시터 어레이(44)는 스위치드-캐패시터 회로(40)에 대해서 선택 가능한 피드백 임피던스를 제공하기 위해 OPAMP(42)의 출력단자와 그 반전 입력 단자 사이에 연결된다.
게다가, OPAMP(42)의 출력 단자는 스위칭 회로(51), 프로그램 가능한 캐패시터 어레이(50) 및 스위칭 회로(56)를 통해 출력 노드(V01)에 연결된다. 프로그램 가능한 캐패시터 어레이(50)의 입력 단자는 스위칭 회로(52)에 의해 아날로그 접지 전위(43)와 같은 기준 전위에 연결되며, 프로그램 가능한 캐패시터 어레이(50)의 출력 단자는 스위칭 회로(57)에 의해 아날로그 접지 전위(43)에 연결된다. 출력 노드(V01)에 나타나는 출력 신호는 다른 기능의 회로(도시되지 않음)에 인가된다. 스위칭 회로들(52 와 57)은 시스템 클록의 제 1 위상(f1)에 응답하여 동작하는 반면, 스위칭 회로들(51 과 56)은 시스템 클록의 제 2 위상(f2)에 응답하여 동작한다.
또한, OPAMP(42)의 출력 단자는 스위칭 회로(58), 프로그램 가능한 캐패시터 어레이(53) 및 스위칭 회로(62)를 통해 출력 노드(V02)에 연결된다. 프로그램 가능한 캐패시터 어레이(53)의 입력 단자는 스위칭 회로(59)에 의해 아날로그 접지 전위(43)에 연결되며, 프로그램 가능한 캐패시터 어레이(53)의 출력 단자는 스위칭 회로(63)에 의해 아날로그 접지 전위(43)에 연결된다. 출력 노드(V02)에 나타나는출력 신호는 다른 기능의 회로(도시되지 않음)에 인가된다. 스위칭 회로들(59 및 63)은 시스템 클록의 제 1 위상(f1)에 응답하여 동작하는 반면, 스위칭 회로들(58 및 62)은 시스템 클록의 제 2 위상(f2)에 응답하여 동작한다.
시스템 클록의 제 1 위상(f1) 및 제 2 위상(f2)은 OPAMP(42)의 출력으로부터 프로그램 가능한 캐패시터 어레이(50)를 통해 출력 노드(V01)에 전하를 저장하고 전달하기 위해 스위칭 회로들(51 및 52)과 스위칭 회로들(56 및 57)이 상보적이며 비중첩된 방식으로 개폐되도록 하기 위해 상보형이며 비중첩됨에 유념해야 한다. 유사하게, 스위칭 회로들(58 및 59)과 스위칭 회로들(62 및 63)은 OPAMP(42)의 출력으로부터 프로그램 가능한 캐패시터 어레이(53)를 통해 출력 노드(V02)에 전하를 저장하고 전달하기 위해 상보적이며 비중첩된 방식으로 개폐된다. 다시 말해서, 스위치드-캐패시터 회로(40)는 예를 들어 증폭 기능 및/또는 필터링 기능을 제공하도록 구성된다. 스위칭 회로들(51, 56, 58 및 62)은 회로를 통해 전하를 전달하기 위해 시스템 클록의 제 1 위상 동안 접속된다. 스위칭 회로들(52, 57, 59 및 63)은 회로의 각 노드들에서 이전 신호를 방전시키기 위해 시스템 클록의 제 2 위상에 응답하여 접속된다.
증폭 및 필터링 기능들을 제공하기 위해, 프로그램 가능한 캐패시터 어레이들(44, 50 및 53)은 병렬로 연결된 캐패시터들의 어레이를 포함하며, 각각의 캐패시터는 외부 디지털 신호들에 응답하여 회로로 스위칭될 수 있다. 보다 구체적으로, 프로그램 가능한 캐패시터 어레이들(44, 50 및 53)은 예를 들어, 제 1 도 및 제 3 도를 참조하여 각각 기술된 프로그램 가능한 캐패시터 어레이들(10 또는 10')과 같은, 프로그램 가능한 캐패시터 어레이의 대표들로서 역할을 한다. 프로그램 가능한 캐페시터 어레이들(44, 50 및 53)의 정전 용량 값들은 상호간에 대한 프로그램 가능한 캐패시터 어레이의 비 및 소정의 회로 기능을 구현하는데 필요할 수 있는 다른 캐패시터들(도시되지 않음)에 대한 비를 선택함으로써 스위치드-캐패시터 회로(40)의 이득 및/또는 필터 특성들을 설정하도록 프로그램된다.
지금까지는, 프로그램 가능한 캐패시터 어레이 및 캐패시터 어레이를 프로그램하는 방법이 제공되었음을 알아야 한다. 본 발명의 이점은 프로그램 가능한 캐패시터 어레이의 각 캐패시터가 프로그램 가능한 제패시터 어레이로부터 선택적으로 절연될 수 있다는 것이다. 특히, 프로그램 가능한 캐패시터 어레이의 각 캐패시터의 양 단자들이 접지될 수 있으며, 그것에 의해 접지된 캐패시터가 연결된 회로 노드들로부터 접지된 캐패시터를 전기적으로 제거한다. 다시 말해서, 본 발명은 캐패시터 어레이와, 프로그램 가능한 캐패시터 어레이가 연결되는 회로 노드들 상에서 용량성 부하를 감소시키는 캐패시터 어레이를 프로그램하는 방법을 제공한다. 본 발명의 또 다른 이점은 스위칭 회로들의 크기들을 감소시킴으로써 프로그램 가능한 캐패시터 어레이의 영역을 감소시킨다는 것이다.
제 1 도는 본 발명의 실시예에 마른 스위치드-캐페시터 어레이 및 스위칭 회로들을 도시하는 개략도.
제 2 도는 제 1 도의 스위칭 회로들을 도시하는 개략도.
제 3 도는 본 발명의 다른 실시예에 따른 8비트 스위치드-캐패시터 어레이를 도시하는 개략도.
제 4 도는 제 1 도의 실시예에 따른 스위치드-캐패시터 어레이들을 갖는 증폭기 장치를 도시하는 개략도.
* 도면의 주요 부분에 대한 부호의 설명 *
10 : 프로그램 가능한 캐패시터 어레이
30 : 스위칭 회로
40 : 스위치드-캐패시터 회로

Claims (4)

  1. 프로그램 가능한 캐패시터 어레이를 형성하기 위해 서로에게 선택적으로 연결될 수 있는 캐패시터들의 어레이에 있어서,
    제 1 및 제 2 단자들을 갖는 제 1 캐패시터와;
    제 1 및 제 2 단자들을 갖는 제 2 캐패시터와;
    제 1 회로 노드와 제 1 캐패시터의 상기 제 1 단자 사이에 연결된 제 1 스위칭 회로와;
    제 1 캐패시터의 제 1 단자와 제 1 기준 단자 사이에 연결된 제 2 스위칭 회로와;
    제 2 회로 노드와 제 1 캐패시터의 제 2 단자 사이에 연결된 제 3 스위칭 회로와;
    제 1 캐패시터의 제 2 단자와 제 2 기준 단자 사이에 연결된 제 4 스위칭 회로와;
    제 1 회로 노드와 제 2 캐패시터의 제 1 단자 사이에 연결된 제 5 스위칭 회로와;
    제 2 캐패시터의 제 1 단자와 제 1 기준 단자 사이에 연결된 제 6 스위칭 회로와;
    2 회로 노드와 제 2 캐패시터의 제 2 단자 사이에 연결된 제 7 스위칭 회로와;
    제 2 캐패시터의 제 2 단자와 제 2 기준 단자 사이에 연결된 제 8 스위칭 회로를 포함하는, 프로그램 가능한 캐패시터 어레이.
  2. 제 1, 제 2 및 제 3 네트워크 단자들을 갖는 정전 용량 네트워크로서, 정전 용량 네트워크의 정전 용량 값들은 프로그램 가능하며, 상기 정전 용량 네트워크는,
    다수의 캐패시터들로서, 다수의 캐패시터들의 각 캐패시터는 제 1 단자와 제 2 단자를 갖는, 상기 다수의 캐패시터들과;
    상기 다수의 캐패시터들의 각 캐패시터의 제 1 단자를 상기 제 1 네트워크 단자 및 상기 제 3 네트워크 단자에 선택적으로 연결하기 위한 수단과;
    상기 다수의 캐패시터들의 각 캐패시터의 상기 제 2 단자를 상기 제 2 네트워크 단자 및 상기 제 3 네트워크 단자에 선택적으로 연결하기 위한 수단을 포함하는, 정전 용량 네트워크.
  3. 원하는 정전 용량 값을 제공하기 위해 서로 양단에 선택적으로 연결될 수 있는 캐패시터들의 어레이를 갖는 회로에 있어서,
    제 1 입력 단자와, 제 2 입력 단자와, 출력 단자를 갖는 연산 증폭기와;
    상기 연산 증폭기에서 출력 신호를 수신하기 위해 연결된 프로그램 가능한 캐패시터 어레이를 포함하며,
    상기 프로그램 가능한 캐패시터 어레이는,
    제 1 및 제 2 단자들을 갖는 제 1 캐패시터와;
    제 1 회로 노드와 제 1 캐패시터의 상기 제 1 단자 사이에 연결된 제 1 스위칭 회로와;
    제 1 캐패시터의 제 1 단자와 제 1 기준 단자 사이에 연결된 제 2 스위칭 회로와;
    제 2 회로 노드와 제 1 캐패시터의 제 2 단자 사이에 연결된 제 3 스위칭 회로와;
    제 1 캐패시터의 상기 제 2 단자와 제 2 기준 단자 사이에 연결된 제 4 스위칭 회로와;
    제 1 및 제 2 단자들을 갖는 제 2 캐패시터와;
    제 1 회로 노드와 제 2 캐패시터의 상기 제 1 단자 사이에 연결된 제 5 스위칭 회로와;
    제 2 캐패시터의 제 1 단자와 제 1 기준 단자 사이에 연결된 제 6 스위칭 회로와;
    제 2 회로 노드와 제 2 캐패시터의 제 2 단자 사이에 연결된 제 7 스위칭 회로와;
    제 2 캐패시터의 제 2 단자와 제 2 기준 단자 사이에 연결된 제 8 스위칭 회로를 포함하는, 회로.
  4. 캐패시터 어레이(10)를 프로그램하는 방법에 있어서,
    제 1 캐패시터(C0)를 제공하는 단계와;
    제어 신호에 응답하여 제 1 회로 노드(11)와 제 2 회로 노드(12) 사이에 상기 제 1 캐패시터(C0)를 연결하는 단계와;
    반전된 제어 신호에 응답하여 제 1 회로 노드(11)와 제 2 회로 노드(12)로부터 상기 제 1 캐패시터(C0)를 절연시키는 단계를 포함하는, 방법.
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