JPH08237127A - プログラマブル・コンデンサ・アレイおよびプログラム方法 - Google Patents

プログラマブル・コンデンサ・アレイおよびプログラム方法

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JPH08237127A
JPH08237127A JP7315852A JP31585295A JPH08237127A JP H08237127 A JPH08237127 A JP H08237127A JP 7315852 A JP7315852 A JP 7315852A JP 31585295 A JP31585295 A JP 31585295A JP H08237127 A JPH08237127 A JP H08237127A
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capacitor
terminal
circuit
coupled
switching circuit
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JP7315852A
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Douglas A Garrity
ダグラス・エー・ギャリティー
Brad D Gunter
ブラッド・ディー・ガンター
Danny A Bersch
ダニー・エー・バース
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Motorola Inc
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    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
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    • H03H19/004—Switched capacitor networks
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components

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Abstract

(57)【要約】 【課題】 個々のコンデンサを切断することができるプ
ログラマブル・コンデンサ・アレイ（１０，１０’）
と、そのプログラム方法を提供する。 【解決手段】 プログラマブル・コンデンサ・アレイ
（１０，１０’）は、コンデンサ・アレイ（Ｃ0−Ｃn）
を含み、このコンデンサ・アレイ（Ｃ0−Ｃn）の各コン
デンサは、第１および第２端子を有する。各コンデンサ
の第１端子は、第１回路ノード（１１）または第１基準
端子（１３）に結合することができる。同様に、各コン
デンサの第２端子は、第２回路ノード（１２）または第
２基準端子（１４）に結合することができる。コンデン
サ・アレイ（Ｃ0−Ｃn）の１つ以上のコンデンサを選択
的に、第１（１１）および第２（１２）回路ノード間に
結合したり、あるいは第１（１３）および第２（１４）
基準端子間に結合することによって、各コンデンサをコ
ンデンサ・アレイ（Ｃ0−Ｃn）から電気的に絶縁するこ
とができる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、一般的にプラグラマブ
ル・コンデンサ・アレイに関し、更に特定すれば、アレ
イ内の各コンデンサをそれ以外のコンデンサから電気的
に絶縁することができるプログラマブル・コンデンサ・
アレイに関するものである。
【０００２】
【従来の技術】プログラマブル・コンデンサは、スイッ
チ・コンデンサ・フィルタ、スイッチ・コンデンサ利得
段、およびスイッチ・コンデンサ・アナログ／デジタル
（Ａ／Ｄ）変換器のような従来技術の用途において、一
般的に用いられているものである。スイッチ・コンデン
サの応用の一例には、演算増幅器がコンデンサによって
能動回路のノードに結合されたものがあり、演算増幅器
の出力端子がコンデンサの第１端子に接続され、コンデ
ンサの第２端子が能動回路ノードと接地電位との間で切
り替えられる。また、別のスイッチ・コンデンサの応用
には、演算増幅器が、複数のコンデンサの並列結合によ
って、能動回路ノードに結合されたものがある。更に具
体的には、複数のコンデンサの並列結合は、これらコン
デンサの第１端子が共に結合され、第２端子が選択的に
能動回路ノードまたは接地電位に結合される構成となっ
ている。言い換えれば、演算増幅器の出力と能動回路ノ
ードとの間の容量は、コンデンサの所望の第２端子を能
動回路ノードに結合することによって選択することがで
きる。
【０００３】
【発明が解決しようとする課題】このタイプの回路構成
の欠点は、コンデンサの第２端子が能動回路ノードに切
り替えられているか、あるいは接地電位に切り替えられ
ているかには無関係に、演算増幅器が各コンデンサを駆
動することである。特に、多数のコンデンサが演算増幅
器の出力ノードに結合されると、演算増幅器の速度が低
下する。加えて、演算増幅器の出力ノードに多数のコン
デンサを結合すると、演算増幅器の安定性も低下する。
【０００４】したがって、コンデンサの並列結合から、
および演算増幅器の出力端子から、個々のコンデンサを
切断する方法および手段があれば有利であろう。
【０００５】
【課題を解決するための手段】概して言えば、本発明
は、スイッチ・コンデンサ・アレイと、このスイッチ・
コンデンサ・アレイをプログラムする方法を提供する。
更に特定すれば、スイッチ・コンデンサ・アレイは、コ
ンデンサ・アレイを含むプログラム可能容量ネットワー
クであり、アレイの各コンデンサは選択的に対応する回
路ノードまたは対応する基準端子に結合される２端子を
１組として有している。一例として、各基準端子は接地
電位に設定される。したがって、２本の端子が同時に基
準電位に結合されたコンデンサは接地されていることに
なり、スイッチ・コンデンサ・アレイから電気的に絶縁
される。アレイからコンデンサを電気的に絶縁できるこ
との利点は、一旦絶縁されると、スイッチ・コンデンサ
・アレイに結合されているいかなる回路の性能も低下さ
せないことである。
【０００６】
【実施例】図１は、回路ノード１１，１２、基準端子１
３，１４、複数のコンデンサＣ0−Ｃn、および複数のス
イッチング回路ＳＷ１0−ＳＷｌn，ＳＷ２0−ＳＷ２n，
ＳＷ３0−ＳＷ３n，ＳＷ４0−ＳＷ４nを有する、プログ
ラマブル・コンデンサ・アレイ１０を示す。回路ノード
１１，１２および基準端子１３，１４はネットワーク端
子として機能する。一実施例では、基準端子１３，１４
は同一電位、例えば、接地電位に結合される。プログラ
マブル・コンデンサ・アレイ１０のサイズ、即ち、コン
デンサ・アレイ内のコンデンサの数は、本発明の限定で
はなく、コンデンサ（Ｃ）およびスイッチング回路（Ｓ
Ｗ1，ＳＷ２，ＳＷ３，ＳＷ４）の参照番号内の下付き
変数「ｎ」は、複数のコンデンサおよびスイッチング回
路のアレイがあることを示そうとしたものであることは
理解されよう。コンデンサＣ0の第１端子は、スイッチ
ング回路ＳＷ１0を介して回路ノード１１に、およびス
イッチング回路ＳＷ２0を介して基準端子１３に結合さ
れている。コンデンサＣ0の第２端子は、スイッチング
回路ＳＷ３0を介して回路ノード１２に、およびスイッ
チング回路ＳＷ４0を介して基準端子１４に結合されて
いる。スイッチング回路ＳＷ１0，ＳＷ３0は、制御信号
Ｄ0によって制御され、一方スイッチング回路ＳＷ２0，
ＳＷ４0は制御信号反転Ｄ0によって制御される。一例と
して、制御信号Ｄ0，反転Ｄ0はデジタル信号であり、デ
ジタル信号反転Ｄ0はデジタル信号Ｄ0の相補即ち反転形
状である。
【０００７】図２は、非反転および反転制御信号Ｄ0−
Ｄn，反転Ｄ0−反転Ｄnをそれぞれ受けるのに適したス
イッチング回路３０の回路図である。全図面において同
一素子を示す場合には同一参照番号が用いられているこ
とは理解されよう。スイッチング回路３０は、制御電極
（例えば、ゲート電極）と第１および第２電流導通電極
（例えば、ソースおよびドレイン電極）とを有するＰ−
チャネル・トランジスタ３１、ならびに制御電極（例え
ば、ゲート電極）と、第１および第２電流導通電極（ソ
ースおよびドレイン電極）とを有するＮ−チャネル・ト
ランジスタ３２とで構成されている。一例として、トラ
ンジスタ３１，３２は、ＣＭＯＳ（相補型金属酸化物半
導体）のトランスミッション・ゲートとして結合され
る。トランジスタ３１，３２がトランスミッション・ゲ
ートとして結合される場合、Ｐ−チャネル・トランジス
タ３１のソース／ドレインはＮ−チャネルトランジスタ
３２のソース／ドレインに結合され、スイッチング回路
３０の信号端子３３を形成し、ゲート電極はトランスミ
ッション・ゲートの第１制御端子として機能し、Ｐ−チ
ャネル・トランジスタ３１のソース／ドレインはＮ−チ
ャネル・トランジスタ３２のソース／ドレインに結合さ
れ、スイッチング回路３０の信号端子３４を形成し、ゲ
ート電極はトランスミッション・ゲートの第２制御端子
として機能することは、当業者には理解されよう。Ｐ−
チャネル・トランジスタ３１のゲートは、制御信号反転
Ｄ0−反転Ｄnのような制御即ちデジタル信号を受けるよ
うに結合され、一方Ｎ−チャネル・トランジスタ３２の
ゲートは、制御信号Ｄ0−Ｄnのような制御即ちデジタル
信号を受けるように結合されている。したがって、Ｎ−
チャネル・トランジスタ３２のゲート端子が論理１のと
き、トランスミッション・ゲート３０は活性化され、端
子３３，３４間の導通経路が完成される。また、Ｎ−チ
ャネル・トランジスタ３２のゲート端子が論理０のとき
あるいはＰ−チャネル・トランジスタ３１のゲート端子
が論理１のとき、トランスミッション・ゲート３０は不
活性化される。図示しないが、反転信号反転Ｄ0−反転
Ｄnは、反転器を介してそれぞれの非反転制御信号Ｄ0−
ＤnをＰ−チャネル・トランジスタ３１のゲートに結合
することによって、実現することができる。各スイッチ
ング回路ＳＷ１0−ＳＷ１n，ＳＷ２0−ＳＷ２n，ＳＷ３
0−ＳＷ３n，ＳＷ４0−ＳＷ４nは、スイッチング回路即
ちトランスミッション・ゲート３０によって実施できる
ことは理解されよう。したがって、スイッチング回路Ｓ
Ｗ１0−ＳＷ１nは、複数の第１トランスミッション・ゲ
ート即ち切り替え素子を形成し、スイッチング回路ＳＷ
２0−ＳＷ２nは、複数の第２トランスミッション・ゲー
ト即ち切り替え素子を形成し、スイッチング回路ＳＷ３
0−ＳＷ３nは、複数の第３トランスミッション・ゲート
即ち切り替え素子を形成し、スイッチング回路ＳＷ４0
−ＳＷ４nは、複数の第４トランスミッション・ゲート
即ち切り替え素子を形成する。また、注記すべきは、ス
イッチング回路ＳＷ１0−ＳＷ１nが、コンデンサＣ0−
Ｃnの各第１端子を回路ノード１１に選択的に結合する
手段として機能し、スイッチング回路ＳＷ３0−ＳＷ３n
は、コンデンサＣ0−Ｃnの各第２端子を回路ノード１２
に選択的に結合する手段として機能することである。言
い換えれば、制御電極はデジタル信号Ｄ0を受けるよう
に結合され、スイッチング回路ＳＷ１0の第１電流導通
電極は回路ノード１１に結合され、スイッチング回路Ｓ
Ｗ１0の第２電流導通電極はコンデンサＣ0の第１端子に
結合されている。加えて、スイッチング回路ＳＷ２0の
制御電極は、反転デジタル信号反転Ｄ0を受けるように
結合され、スイッチング回路ＳＷ２0の第１電流導通電
極はコンデンサＣ0の第１端子に結合され、スイッチン
グ回路ＳＷ２0の第２電流導通電極は基準端子１３に結
合されている。スイッチング回路ＳＷ３0の制御電極は
デジタル信号Ｄ0を受けるように結合され、スイッチン
グ回路ＳＷ３0の第１電流導通電極は回路ノード１２に
結合され、スイッチング回路ＳＷ３0の第２電流導通電
極はコンデンサＣ0の第２端子に結合されている。スイ
ッチング回路ＳＷ４0の制御電極は反転デジタル信号反
転Ｄ0を受けるように結合され、スイッチング回路ＳＷ
４0の第１電流導通電極はコンデンサＣ0の第２端子に結
合され、スイッチング回路ＳＷ４0の第２電流導通電極
は基準端子１４に結合されている。また、スイッチング
回路ＳＷ１0−ＳＷ１n，ＳＷ２0−ＳＷ２n，ＳＷ３0−
ＳＷ３n，ＳＷ４0−ＳＷ４nの回路の形状は、ＣＭＯＳ
トランスミッション・ゲートに限定される訳ではなく、
単一のｎ−チャネルまたはｐ−チャネルＭＯＳＦＥＴト
ランジスタや、例えば、ＭＥＳＦＥＴ（金属半導体電界
効果トランジスタ）、ＪＦＥＴ（接合型電界効果トラン
ジスタ）、ＨＦＥＴ（ヘテロ接合電界効果トランジス
タ）、バイポーラ・トランジスタ・スイッチング回路等
のような他のＦＥＴ（電界効果トランジスタ）トランジ
スタを含んでもよいことは理解されよう。
【０００８】再び図１を参照して、本発明の一実施例に
よれば、プログラマブル・コンデンサ・アレイ１０は、
「ｎ＋１」個のコンデンサ・アレイ、即ち、１つ以上の
コンデンサを含む。変数「ｎ」の値によって設定される
コンデンサの数は、特定の用途に対して選択される設計
事項である。好ましくは、コンデンサの容量値の選択
は、コンデンサＣ0が変数「Ｃ」で示される最大容量値
を有するように行われる。コンデンサＣ1はＣ／２の値
を有し、コンデンサＣ2はＣ／４の値を有し、コンデン
サＣ3はＣ／８の値を有し、コンデンサＣnはＣ／２nの
値を有する。言い換えれば、コンデンサＣ1はコンデン
サＣ0の半分の容量値を有し、コンデンサＣ2は容量値Ｃ
1の半分の容量値を有する。即ち、コンデンサＣnはコン
デンサＣ(n-1)の半分の容量値を有する訳である。
【０００９】加えて、プログラマブル・コンデンサ・ア
レイ１０は、ＲＣ（抵抗−コンデンサ）時定数、スイッ
チング回路の大きさ、容量値のような設計パラメータを
最適化するように製造される。第１例では、プログラマ
ブル・コンデンサ・アレイ１０は、特定のＲＣ時定数を
達成するように最適化される。コンデンサＣ0が最大の
容量値を有するようなサイズにするためには、スイッチ
ング回路ＳＷ１0，ＳＷ２0，ＳＷ３0，ＳＷ４0のサイズ
は、これらのオン抵抗(on-resistance)が、コンデンサ
Ｃ0の容量値との組み合わせによって、所望のＲＣ時定
数を満足するように決める。当業者はわかるように、ト
ランジスタ（例えば、図２のトランジスタ３１，３２）
から成るスイッチング回路は各々、それらの幅対長さ
比、即ちそれらのＷ／Ｌ比によって設定されるオン抵抗
を有する。ここで指摘すべきは、トランジスタのオン抵
抗は、それらのＷ／Ｌ比を大きくすると低下することで
ある。言い換えれば、トランジスタのオン抵抗は、トラ
ンジスタを大きくすることによって、即ち、スイッチン
グ回路が作成される半導体基板の面積を広げることによ
って低下する。第１例によれば、全スイッチング回路の
Ｗ／Ｌ比は、スイッチング回路ＳＷ１0，ＳＷ２0，ＳＷ
３0，ＳＷ４0のＷ／Ｌ比が等しくなるように設計され、
こうすることによって特定のＲＣ時定数を満足すること
を保証する。一例として、スイッチング回路ＳＷ１0−
ＳＷ１n，ＳＷ２0−ＳＷ２n，ＳＷ３0−ＳＷ３n，ＳＷ
４0−ＳＷ４nは、１５ピコファラッド（ｐＦ）の容量値
を有するコンデンサＣ0に対して、１００／４のＷ／Ｌ
比を有する。
【００１０】全てのスイッチング回路のＷ／Ｌ比をスイ
ッチング回路ＳＷ１0，ＳＷ２0，ＳＷ３0，ＳＷ４0のＷ
／Ｌ比に等しく設定すると、スイッチング回路ＳＷ１1
−ＳＷ１n，ＳＷ２1−ＳＷ２n，ＳＷ３1−ＳＷ３n，Ｓ
Ｗ４1−ＳＷ４nは所望のＲＣ時定数を達成するのに必要
とするよりも大きくなるので、多量の半導体基板が消費
されることは理解されよう。したがって、第２例では、
各コンデンサとスイッチング回路との組み合わせは、所
望のＲＣ時定数を有するようなサイズに形成される。即
ち、スイッチング回路ＳＷ１1，ＳＷ２1，ＳＷ３1，Ｓ
Ｗ４1は、コンデンサＣ1の容量値とそれらの各オン抵抗
との組み合わせによって所望のＲＣ時定数を達成するよ
うなサイズに決められる。コンデンサＣ1はコンデンサ
Ｃ0よりも容量値が小さいので、所望のＲＣ時定数を達
成するためには、スイッチング回路ＳＷ１1，ＳＷ２1，
ＳＷ３1，ＳＷ４1のオン抵抗は、スイッチング回路ＳＷ
１0，ＳＷ２0，ＳＷ３0，ＳＷ４0よりも大きくなること
を指摘しておく。言い換えれば、スイッチング回路ＳＷ
１1，ＳＷ２1，ＳＷ３1，ＳＷ４1は、コンデンサＳＷ１
0，ＳＷ２0，ＳＷ３0，ＳＷ４0よりも小さなＷ／Ｌ比を
有する。同様に、スイッチング回路ＳＷ１n，ＳＷ２n，
ＳＷ３n，ＳＷ４nも、これらの各オン抵抗をコンデンサ
Ｃnの容量値と組み合わせることによって所望のＲＣ時
定数を達成するようなサイズに決められる。コンデンサ
ＣnはコンデンサＣ0，Ｃ1よりも容量値が小さいので、
所望のＲＣ時定数を達成するためには、スイッチング回
路ＳＷ１n，ＳＷ２n，ＳＷ３n，ＳＷ４nのオン抵抗は、
スイッチング回路ＳＷ１0，ＳＷ２0，ＳＷ３0，ＳＷ
４0，ＳＷ１1，ＳＷ２1，ＳＷ３1，ＳＷ４1よりも大き
くなる。したがって、スイッチング回路ＳＷ１n，ＳＷ
２n，ＳＷ３n，ＳＷ４nは、スイッチング回路ＳＷ１0，
ＳＷ２0，ＳＷ３0，ＳＷ４0，ＳＷ１1，ＳＷ２1，ＳＷ
３1，ＳＷ４1よりも小さなＷ／Ｌ比を有することにな
る。一例として、スイッチング回路ＳＷ１0，ＳＷ２0，
ＳＷ３0，ＳＷ４0のＷ／Ｌ比は、１５ｐＦの容量値を有
するコンデンサＣ0に対して、１００／４であり、スイ
ッチング回路ＳＷ１1，ＳＷ２1，ＳＷ３1，ＳＷ４1のＷ
／Ｌ比は、７．５ｐＦの容量値を有するコンデンサＣ1
に対して、５０／４であり、スイッチング回路ＳＷ
１n，ＳＷ２n，ＳＷ３n，ＳＷ４nのＷ／Ｌ比は、Ｃ／２
nの容量値を有するコンデンサＣnに対して（１００／２
n）／４である。ここで、変数「ｎ」は、プログラマブ
ル・コンデンサ・アレイ内のコンデンサの連続数を示
す。言い換えれば、「ｎ」はコンデンサＣ0に対しては
０に等しく、コンデンサＣ1はコンデンサ・アレイの中
の２番目のコンデンサであるので、「ｎ」はコンデンサ
Ｃ1に対しては１に等しい、等となる。
【００１１】更に第３例では、スイッチング回路ＳＷ１
0−ＳＷ１n，ＳＷ３0−ＳＷ３nのサイズ（即ち、Ｗ／Ｌ
比）は、コンデンサＣ0−Ｃnと各々対応するスイッチン
グ回路ＳＷ１0−ＳＷ１n，ＳＷ３0−ＳＷ３nとの組み合
わせが、最大でも所望のＲＣ時定数を有するように選択
される。更に具体的に言えば、スイッチング回路ＳＷ１
0−ＳＷ１n，ＳＷ３0−ＳＷ３nのオン抵抗は、スイッチ
ＳＷ１0−ＳＷ１nと、各スイッチＳＷ３0−ＳＷ３nのオ
ン抵抗の和が、所定値よりも小さくなるように選択され
る。一方、スイッチング回路ＳＷ２0−ＳＷ２n，ＳＷ４
0−ＳＷ４nのサイズは、これらスイッチング回路によっ
て占有される半導体基板面積量が最少となるように選択
される。一例として、スイッチング回路ＳＷ１0−ＳＷ
１n，ＳＷ３0−ＳＷ３nのＷ／Ｌ比は、１５ｐＦの容量
値を有するコンデンサＣ0に対して１００／４であり、
スイッチング回路ＳＷ２0−ＳＷ２n，ＳＷ４0−ＳＷ4の
Ｗ／Ｌ比は４／４である。
【００１２】更に第４例では、スイッチング回路ＳＷ１
0−ＳＷ１n，ＳＷ３0−ＳＷ３nのサイズは、それぞれの
コンデンサＣ0−Ｃnとの組み合わせによって、所望のＲ
Ｃ時定数が達成されるように選択される。一方、スイッ
チング回路ＳＷ２0−ＳＷ２n，ＳＷ４0−ＳＷ４nのサイ
ズは、これらのスイッチング回路が占有する半導体基板
領域量が最少となるように選択される。一例として、ス
イッチング回路ＳＷ１ 0，ＳＷ３0のＷ／Ｌ比は、１５ｐ
Ｆの容量値を有するコンデンサＣ0に対して１００／４
であり、スイッチング回路ＳＷ１1，ＳＷ３1のＷ／Ｌ比
は、７．５ｐＨの容量値を有するコンデンサＣ1に対し
て５０／４であり、スイッチング回路ＳＷ１n，ＳＷ３n
のＷ／Ｌ比は、Ｃ／２nの容量値を有するコンデンサＣn
に対して（１００／２n）／４である。ここで、変数
「ｎ」はプログラマブル・コンデンサ・アレイ内のコン
デンサの連続数を示す。言い換えれば、コンデンサＣ0
はコンデンサ・アレイ内の最初のコンデンサであるの
で、コンデンサＣ0に対する「ｎ」は０に等しく、コン
デンサＣ1はコンデンサ・アレイの中の２番目のコンデ
ンサであるので、コンデンサＣ1に対する「ｎ」は１に
等しい、等となる。
【００１３】図３は、本発明によるプログラマブル・コ
ンデンサ・アレイ１０’の一実施例であり、プログラマ
ブル・コンデンサ・アレイ１０’は、８個のコンデンサ
Ｃ0，Ｃ1，Ｃ2，Ｃ3，Ｃ4，Ｃ5，Ｃ6，Ｃ7、およびスイ
ッチング回路ＳＷ１0−ＳＷ１7，ＳＷ２0−ＳＷ２7，Ｓ
Ｗ３0−ＳＷ３7，ＳＷ４0−ＳＷ４7を含む。即ち、コン
デンサ・アレイ１０’は８ビット・コンデンサ・アレイ
である。一例として、コンデンサＣ0，Ｃ1，Ｃ2，Ｃ3，
Ｃ4，Ｃ5，Ｃ6，Ｃ7の容量値は、それぞれ約１５ｐＦ，
７．５ｐＦ，３．７５ｐＦ，１．８７５ｐＦ，０．９３
８ｐＦ，０．４６９ｐＦ，０．２３４ｐＦ，０．１１７
ｐＦであり、端子１３，１４は接地電位に結合されてい
る。言い換えれば、コンデンサＣ1の容量値は、コンデ
ンサＣ0の容量値の約半分であり、コンデンサＣ2の容量
値は容量値Ｃ1の約半分であり、コンデンサＣ3の容量値
は容量値Ｃ2の約半分であり、コンデンサＣ4の容量値は
コンデンサＣ3の約半分であり、コンデンサＣ5の容量値
は容量値Ｃ4の約半分であり、コンデンサＣ6の容量値は
容量値Ｃ5の約半分であり、コンデンサＣ7の容量値は容
量値Ｃ6の約半分である。回路ノード１１，１２間に１
５ｐＦの容量値を結合するために、制御信号Ｄ0をスイ
ッチング回路ＳＷ１0，ＳＷ２0，ＳＷ３0，ＳＷ４0に供
給することによって、コンデンサＣ0の第１および第２
端子を、回路ノード１１，１２にそれぞれ電気的に接続
する。加えて、コンデンサＣ0の第１および第２端子を
端子１３，１４から電気的に絶縁する、即ち、接地から
絶縁する。更にまた、制御信号反転Ｄ1−反転Ｄ7をスイ
ッチＳＷ１1−ＳＷ１7，ＳＷ２1−ＳＷ２7，ＳＷ３1−
ＳＷ３7，ＳＷ４1−ＳＷ４7に供給することによって、
コンデンサＣ1−Ｃ7の第１および第２端子を、端子１
３，１４に電気的に接続する。即ち、コンデンサＣ1−
Ｃ7の第１および第２端子を接地する。
【００１４】更に図３を参照する。制御信号Ｄ0をスイ
ッチング回路ＳＷ１0，ＳＷ２0，ＳＷ３0，ＳＷ４0に供
給し、制御信号Ｄ3をスイッチング回路ＳＷ１3，ＳＷ２
3，ＳＷ３3，ＳＷ４3に供給し、コンデンサＣ0，Ｃ3の
第１および第２端子を回路ノード１１，１２にそれぞれ
接続することにより、約１６．８７５ｐＦの容量値を回
路ノード１１，１２間に結合する。加えて、コンデンサ
Ｃ0，Ｃ3の第１および第２端子を端子１３，１４から電
気的に絶縁する。即ち、接地から絶縁する。更に、制御
信号反転Ｄ1をスイッチング回路ＳＷ１1，ＳＷ２1，Ｓ
Ｗ３1，ＳＷ４1に供給し、制御信号反転Ｄ2をスイッチ
ング回路ＳＷ１2，ＳＷ２2，ＳＷ３2，ＳＷ４2に供給
し、制御信号反転Ｄ4をスイッチング回路ＳＷ１4，ＳＷ
２4，ＳＷ３4，ＳＷ４4に供給し、制御信号反転Ｄ5をス
イッチング回路ＳＷ１5，ＳＷ２5，ＳＷ３5，ＳＷ４5に
供給し、制御信号反転Ｄ6をスイッチング回路ＳＷ１6，
ＳＷ２6，ＳＷ３6，ＳＷ４6に供給し、制御信号反転Ｄ7
をスイッチング回路ＳＷ１7，ＳＷ２7，ＳＷ３7，ＳＷ
４7に供給することによって、それぞれのコンデンサ
Ｃ1，Ｃ2，Ｃ3，Ｃ4，Ｃ5，Ｃ6，Ｃ7の第１および第２
端子を端子１３，１４に電気的に接続する。即ち、コン
デンサＣ1，Ｃ2，Ｃ3，Ｃ4，Ｃ5，Ｃ6，Ｃ7の第１およ
び第２端子を接地する。適切な制御信号Ｄ0−Ｄ7および
反転Ｄ0−反転Ｄ7をスイッチング回路ＳＷ１0−ＳＷ
１7，ＳＷ２0−ＳＷ２7，ＳＷ３0−ＳＷ３7，ＳＷ４0−
ＳＷ４7に印加することによって、個々のまたは選択さ
れた組み合わせのコンデンサＣ1−Ｃ7を、回路ノード１
１，１２に結合したり、端子１３，１４に結合する、即
ち、コンデンサＣ1，Ｃ2，Ｃ4，Ｃ5，Ｃ6，Ｃ7を接地で
きることは、当業者には理解されよう。
【００１５】図４は、従来の集積回路処理技法を用いて
集積回路として製造するのに適した、スイッチ・コンデ
ンサ回路４０を示す。増幅回路４０は、入力信号ＶINを
受けるように結合された反転入力端子を有する演算増幅
器（ＯＰＡＭＰ）４２を含む。ＯＰＡＭＰ４２の非反転
入力端子は、アナログ接地電位４３に結合されている。
プログラマブル・コンデンサ・アレイ４４が、ＯＰＡＭ
Ｐ４２の出力端子とその反転入力端子との間に結合さ
れ、スイッチ・コンデンサ回路４に選択可能なフィード
バック・インピーダンスを与える。
【００１６】加えて、ＯＰＡＭＰ４２の出力端子は、ス
イッチング回路５１、プログラマブル・コンデンサ・ア
レイ５０、およびスイッチング回路５６を介して出力ノ
ードＶ01に結合されている。プログラマブル・コンデン
サ・アレイ５０の入力端子は、スイッチング回路５２に
よって、アナログ接地電位４３のような基準電位に結合
され、プログラマブル・コンデンサ・アレイ５０の出力
端子は、スイッチング回路５７によってアナログ接地電
位４３に結合されている。出力ノードＶ01に現れる出力
信号は、他の機能的回路（図示せず）に印加される。ス
イッチング回路５２，５７はシステム・クロックの第１
相（ｆ1）に応答して動作し、一方スイッチング回路５
１，５６はシステム・クロックの第２相（ｆ2）に応答
して動作する。
【００１７】更に、ＯＰＡＭＰ４２の出力端子は、スイ
ッチング回路５８、プログラマブル・コンデンサ・アレ
イ５３、およびスイッチング回路６２を介して、出力ノ
ードＶ02に結合されている。プログラマブル・コンデン
サ・アレイ５３の入力端子は、スイッチング回路５９に
よってアナログ接地電位４３に結合され、プログラマブ
ル・コンデンサ・アレイ５３の出力端子はスイッチング
回路６３によってアナログ接地電位４３に結合されてい
る。出力ノードＶ02に現れる出力信号は、他の機能的回
路（図示せず）に印加される。スイッチング回路５９，
６３はシステム・クロックの第１相（ｆ1）に応答して
動作し、一方スイッチング回路５８，６２はシステム・
クロックの第２相（ｆ2）に応答して動作する。
【００１８】システム・クロックの第１相（ｆ1）およ
び第２相（ｆ2）は相補的であり、重複しないので、ス
イッチング回路５１，５２およびスイッチング回路５
６，５７は相補的にかつ重複せずに開閉し、ＯＰＡＭＰ
４２の出力からの電荷を記憶し、プログラマブル・コン
デンサ・アレイ５０を介して出力ノードＶ01に転送す
る。同様に、スイッチング回路５８，５９およびスイッ
チング回路６２，６３は相補的かつ重複せずに開閉し、
ＯＰＡＭＰ４２の出力からの電荷を記憶し、プログラマ
ブル・コンデンサ・アレイ５３を介して出力ノードＶ02
に転送する。言い換えると、スイッチ・コンデンサ回路
４０は、例えば、増幅機能および／または濾波機能を設
けるように構成される。スイッチング回路５１，５６，
５８，６２はシステム・クロックの第１相の間閉じてお
り、回路を通じて電荷を転送する。スイッチング回路５
２，５７，５９，６３はシステム・クロックの第２相に
応答して閉じ、回路の各ノードに以前の信号を放電す
る。
【００１９】増幅および濾波機能を設けるために、プロ
グラマブル・コンデンサ・アレイ４４，５０，５３は並
列に結合されたコンデンサ・アレイを含む。各コンデン
サは、外部デジタル信号に応答して切り替え、回路に組
み入れることができる。更に特定すれば、プログラマブ
ル・コンデンサ・アレイ４４，５０，５３は、例えば、
図１および図３をそれぞれ参照して説明したプログラマ
ブル・コンデンサ・アレイ１０または１０’のような、
プログラマブル・コンデンサ・アレイの代表として機能
するものである。プログラマブル・コンデンサ・アレイ
４４，５０，５３の容量値は、各プログラマブル・コン
デンサ・アレイ同士の比率、および所望の回路を実施す
るために必要となり得る他のコンデンサ（図示せず）に
対する比率を選択することによって、スイッチ・コンデ
ンサ回路４０の利得および／またはフィルタ特性を設定
するようにプログラムされる。
【００２０】以上の説明から、プログラマブル・コンデ
ンサ・アレイおよび当該コンデンサ・アレイをプログラ
ムする方法が提供されたことが認められよう。本発明の
利点は、プログラマブル・コンデンサ・アレイの各コン
デンサを選択的にこのプログラマブル・コンデンサ・ア
レイから電気的に絶縁できることである。具体的に言う
と、プログラマブル・コンデンサ・アレイの各コンデン
サの両端を接地することにより、接地されたコンデンサ
を、それが結合されている回路ノードから電気的に除去
することができる。言い換えれば、本発明は、プログラ
マブル・コンデンサ・アレイと、このプログラマブル・
コンデンサ・アレイが結合される回路ノード上の容量性
負荷を低減させるように、プログラマブル・コンデンサ
・アレイをプログラムする方法を提供する。本発明の他
の利点には、スイッチング回路のサイズを小さくするこ
とによって、プログラマブル・コンデンサ・アレイの面
積を狭くすることが含まれる。
【図面の簡単な説明】
【図１】本発明の一実施例によるスイッチ・コンデンサ
・アレイおよびスイッチング回路を示す回路図。
【図２】図１のスイッチング回路を示す回路図。
【図３】本発明の他の実施例による、８ビット・スイッ
チ・コンデンサ・アレイを示す回路図。
【図４】図１の実施例によるスイッチ・コンデンサ・ア
レイを有する増幅器構成を示す回路図。
【符号の説明】
１０ プログラマブル・コンデンサ・アレイ １１，１２ 回路ノード １３，１４ 基準端子 ３０ スイッチング回路 ３１ Ｐ−チャネル・トランジスタ ３２ Ｎ−チャネル・トランジスタ ３３，３４ 信号端子 ４０ スイッチ・コンデンサ回路 ４２ 演算増幅器 ４３ アナログ接地電位 ５０，５３ プログラマブル・コンデンサ・アレイ ５１，５２，５６，５７，５８，５９，６２，６３ ス
イッチング回路 Ｃ0−Ｃn コンデンサ ＳＷ１0−ＳＷ１n，ＳＷ２0−ＳＷ２n，ＳＷ３0−ＳＷ
３n，ＳＷ４0−ＳＷ４nスイッチング回路
フロントページの続き (72)発明者 ダニー・エー・バース アメリカ合衆国アリゾナ州ギルバート、ノ ース・スターボード・ドライブ214

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】プログラマブル・コンデンサ・アレイ（１
    ０）であって：第１および第２端子を有する第１コンデ
    ンサ（Ｃ0）；第１回路ノード（１１）と前記第１コン
    デンサ（Ｃ0）の第１端子との間に結合された第１スイ
    ッチング回路（ＳＷ１0）；前記第１コンデンサの第１
    端子と第１基準端子（１３）との間に結合された第２ス
    イッチング回路（ＳＷ２0）；第２回路ノード（１２）
    と前記第１コンデンサ（Ｃ0）の第２端子との間に結合
    された第３スイッチング回路（ＳＷ３0）；および前記
    第１コンデンサ（Ｃ0）の第２端子と第２基準端子（１
    ４）との間に結合された第４スイッチング回路（ＳＷ４
    0）；から成ることを特徴とするプログラマブル・コン
    デンサ・アレイ。
  2. 【請求項２】第１（１１）、第２（１２）、および第３
    （１３）ネットワーク端子を有するプログラム可能容量
    ネットワーク（１０）であって：複数のコンデンサ（Ｃ
    0−Ｃn）であって、各々第１端子と第２端子とを有す
    る、前記複数のコンデンサ（Ｃ0−Ｃn）：前記複数のコ
    ンデンサ（Ｃ0−Ｃn）の各コンデンサの第１端子を、前
    記第１ネットワーク端子（１１）と前記第３ネットワー
    ク端子（１３）とに選択的に結合する手段（ＳＷ１0−
    ＳＷ１n，ＳＷ２0−ＳＷ２n）；および前記複数のコン
    デンサ（Ｃ0−Ｃn）の各コンデンサの第２端子を、前記
    第２ネットワーク端子（１２）と前記第３ネットワーク
    端子（１３）とに選択的に結合する手段（ＳＷ３0−Ｓ
    Ｗ３n，ＳＷ４0−ＳＷ４n）；から成ることを特徴とす
    るプログラム可能容量ネットワーク。
  3. 【請求項３】プログラマブル・コンデンサ・アレイ（５
    ０）を有する回路（４０）であって：第１入力端子と、
    第２入力端子と、出力端子とを有する演算増幅器（４
    ２）；ならびに前記演算増幅器からの出力信号を受ける
    ように結合された前記プログラマブル・コンデンサ・ア
    レイ（５０）であって：第１および第２端子を有する第
    １コンデンサ；第１回路ノードと前記第１コンデンサ
    （５０）の第１端子との間に結合された第１スイッチン
    グ回路（５１）；前記第１コンデンサ（５０）の第１端
    子と第１基準端子（４３）との間に結合された第２スイ
    ッチング回路（５２）；第２回路ノード（Ｖ01）と前記
    第１コンデンサ（５０）の第２端子との間に結合された
    第３スイッチング回路（５６）；および前記第１コンデ
    ンサ（５０）の第２端子と第２基準端子との間に結合さ
    れた第４スイッチング回路（５７）；を含む前記プログ
    ラマブル・コンデンサ・アレイ（５０）；から成ること
    を特徴とする回路（４０）。
  4. 【請求項４】コンデンサ・アレイ（１０）をプログラム
    する方法であって：第１コンデンサ（Ｃ0）を用意する
    段階；制御信号に応答して、前記第１コンデンサ
    （Ｃ0）を第１（１１）および第２（１２）回路ノード
    に結合する段階；および反転回路信号に応答して、前記
    第１コンデンサ（Ｃ0）を前記第１（１１）および第２
    （１２）回路ノードから分離する段階；から成ることを
    特徴とする方法。
JP7315852A 1994-11-14 1995-11-10 プログラマブル・コンデンサ・アレイおよびプログラム方法 Pending JPH08237127A (ja)

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