JPH02162918A - 入力信号切り換え回路 - Google Patents
入力信号切り換え回路Info
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- JPH02162918A JPH02162918A JP63317828A JP31782888A JPH02162918A JP H02162918 A JPH02162918 A JP H02162918A JP 63317828 A JP63317828 A JP 63317828A JP 31782888 A JP31782888 A JP 31782888A JP H02162918 A JPH02162918 A JP H02162918A
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- 239000013256 coordination polymer Substances 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 4
- 101100081489 Drosophila melanogaster Obp83a gene Proteins 0.000 description 3
- PWPJGUXAGUPAHP-UHFFFAOYSA-N lufenuron Chemical compound C1=C(Cl)C(OC(F)(F)C(C(F)(F)F)F)=CC(Cl)=C1NC(=O)NC(=O)C1=C(F)C=CC=C1F PWPJGUXAGUPAHP-UHFFFAOYSA-N 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 2
- 101100113576 Arabidopsis thaliana CINV2 gene Proteins 0.000 description 1
- 101100508840 Daucus carota INV3 gene Proteins 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/143—Detection of memory cassette insertion or removal; Continuity checks of supply or ground lines; Detection of supply variations, interruptions or levels ; Switching between alternative supplies
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/12—Programming voltage switching circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/10—Modifications for increasing the maximum permissible switched voltage
- H03K17/102—Modifications for increasing the maximum permissible switched voltage in field-effect transistor switches
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- H03K—PULSE TECHNIQUE
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- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/6871—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor
- H03K17/6872—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor using complementary field-effect transistors
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- Electronic Switches (AREA)
- Tone Control, Compression And Expansion, Limiting Amplitude (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の入力回路に関し、等に複数の入力
レベルを有する信号を、選択的に半導体装置内部に供給
する入力信号切り換え回路に関する。
レベルを有する信号を、選択的に半導体装置内部に供給
する入力信号切り換え回路に関する。
従来、半導体装置、主にメモリ装置においては、メモリ
装置を収納するパッケージのビン数の都合上、１つの入
力ピンに、複数の信号を入力する場合がある。例えばメ
モリ容量５１２Ｋｂｉｔ、データ長８ ｂｉｔのＵＶＰ
ＲＯＭのパッケージのピン配置を第４図に示すが、ここ
で第２２ピンは、出力イネーブル信号？５’Ｔと、ＵＶ
ＰＲＯＭの書込み電圧ｖｐｐの２つの信号が、入力され
る兼用ピンとなっている。すなわち、通常のデータ読み
出し時には第２２ピンの入力電圧は電源電圧Ｖ。。から
接地電圧ＧＮＤの間の電圧であり、ＵＶＰＲＯＭにデー
タを書込む時には第２２ピンの入力電圧は電源電圧ｖ０
゜よりも高い電圧（例えば１２．５Ｖ）が印加される。
装置を収納するパッケージのビン数の都合上、１つの入
力ピンに、複数の信号を入力する場合がある。例えばメ
モリ容量５１２Ｋｂｉｔ、データ長８ ｂｉｔのＵＶＰ
ＲＯＭのパッケージのピン配置を第４図に示すが、ここ
で第２２ピンは、出力イネーブル信号？５’Ｔと、ＵＶ
ＰＲＯＭの書込み電圧ｖｐｐの２つの信号が、入力され
る兼用ピンとなっている。すなわち、通常のデータ読み
出し時には第２２ピンの入力電圧は電源電圧Ｖ。。から
接地電圧ＧＮＤの間の電圧であり、ＵＶＰＲＯＭにデー
タを書込む時には第２２ピンの入力電圧は電源電圧ｖ０
゜よりも高い電圧（例えば１２．５Ｖ）が印加される。
このような場合の従来の入力信号切り換え回路を第３図
に示す。ＮをＭＯ８ＦＥＴＭ３１のドレインは入力端子
蔦π／ＶアＰに接続し、ゲートは昇圧回路ＣＰ ｓの出
力信号ＳＳ１に接続し、ソースはＵＶＰＲＯＭの書込み
電圧Ｖｐに接続する。Ｎ型デイプ！ｊ−シ＊ ７ＭＯＳ
Ｆ Ｅ Ｔ Ｍ！２のドレインは電源電圧ｖ０゜に
接続し、ゲートは書込み制御信号ＰＧＭに接続し、ソー
スはＵＶＰＲＯＭの書込み電圧Ｖ、に接続する。昇圧回
路ＣＰ、は書込み制御信号ＰＧＭにより制御され、書込
み制御信号ＰＧＭがハイレベルの時は、出力Ｓ３１はロ
ウレベルを、書込み制御信号ＰＧＭがロウレベルの時は
、出力ＳＳｔは高電圧を出力する。Ｐ型ＭＯ８ＦＥＴ
Ｍ２ＳとＮ型Ｍ ＯＳ Ｆ Ｅ Ｔ Ｍ ｋｔ ニ
！、 リインバータ回路ＩＮＶＩを構成し、このインバ
ータ回路ＩＮＶ３の入力は、入力端子ＯＥ／Ｖ、、に接
続し、出力は、出力イネーブル信号ｏｅとする。
に示す。ＮをＭＯ８ＦＥＴＭ３１のドレインは入力端子
蔦π／ＶアＰに接続し、ゲートは昇圧回路ＣＰ ｓの出
力信号ＳＳ１に接続し、ソースはＵＶＰＲＯＭの書込み
電圧Ｖｐに接続する。Ｎ型デイプ！ｊ−シ＊ ７ＭＯＳ
Ｆ Ｅ Ｔ Ｍ！２のドレインは電源電圧ｖ０゜に
接続し、ゲートは書込み制御信号ＰＧＭに接続し、ソー
スはＵＶＰＲＯＭの書込み電圧Ｖ、に接続する。昇圧回
路ＣＰ、は書込み制御信号ＰＧＭにより制御され、書込
み制御信号ＰＧＭがハイレベルの時は、出力Ｓ３１はロ
ウレベルを、書込み制御信号ＰＧＭがロウレベルの時は
、出力ＳＳｔは高電圧を出力する。Ｐ型ＭＯ８ＦＥＴ
Ｍ２ＳとＮ型Ｍ ＯＳ Ｆ Ｅ Ｔ Ｍ ｋｔ ニ
！、 リインバータ回路ＩＮＶＩを構成し、このインバ
ータ回路ＩＮＶ３の入力は、入力端子ＯＥ／Ｖ、、に接
続し、出力は、出力イネーブル信号ｏｅとする。
次に、この回路の動作を説明する。
主な動作モードにおける各信号のレベルを第７図に示す
。データ読み出しモード（ＲＥＡＤ）時は、すπ／Ｖ１
．は入力ロウレベルｖ１が印加され、信号ｏｅはｖｏ。
。データ読み出しモード（ＲＥＡＤ）時は、すπ／Ｖ１
．は入力ロウレベルｖ１が印加され、信号ｏｅはｖｏ。
レベルに、書込み制御信号丁７１１がｖｏ。レベルなの
で、昇圧回路ＣＰ、の出力８３１はＧＮＤレベルになり
、Ｎ型Ｍ ＯＳ Ｆ Ｅ Ｔ Ｍ ｓ ＋は非導通状
態になる。そして、Ｎ型デイプリー９３７ＭＯ８ＦＥＴ
Ｍｓ□により、書込み電圧Ｖ、はＶＣＣレベルにな
る。出力禁止モード（ＯＵＴＰＵＴＤＩＳＡＢＬＥ）時
は、ＯＥ ／ Ｖ ｐｐ ｋｔ 入力ハイレベルＶアヨ
が印加され、信号ｏｅはＧＮＤレベルに、書込み制御信
号ＰＧＭがＶ。。レベルなので、データ読み出しモード
（ＲＥＡＤ）時と同様に、書込み電圧Ｖ、はｖｏ。レベ
ルになる。データ書込みモー ド（ＰＲＯＧＲＡＭ）時
は、ＯＥ ／ Ｖ ｐｐ ｋｔ、、１２．５Ｖの電圧が
印加される。この時、書込み制御信号ＰＧＭがＧＮＤレ
ベルになることで、昇圧回路ＣＰ、が動作して、出力８
３１は高電圧になり、Ｎ型ＭＯＳ Ｆ Ｅ Ｔ Ｍｓ
＋が導通状態になることで、書込み電圧Ｖｐも１２．５
Ｖの電圧が供給される、また、Ｎ型デイプリージョンＭ
ＯＳ Ｆ Ｅ Ｔ Ｍ３２のドレインにはｖｏ。が、
ゲートにはＧＮＤが印加されることで、Ｎ型デイプリー
ジョンＭＯ３ＦＥＴＭ３□はカットオフ状態となって非
導通状態になるものとする。なお信号ｏｅはＧＮＤレベ
ルとなる。
で、昇圧回路ＣＰ、の出力８３１はＧＮＤレベルになり
、Ｎ型Ｍ ＯＳ Ｆ Ｅ Ｔ Ｍ ｓ ＋は非導通状
態になる。そして、Ｎ型デイプリー９３７ＭＯ８ＦＥＴ
Ｍｓ□により、書込み電圧Ｖ、はＶＣＣレベルにな
る。出力禁止モード（ＯＵＴＰＵＴＤＩＳＡＢＬＥ）時
は、ＯＥ ／ Ｖ ｐｐ ｋｔ 入力ハイレベルＶアヨ
が印加され、信号ｏｅはＧＮＤレベルに、書込み制御信
号ＰＧＭがＶ。。レベルなので、データ読み出しモード
（ＲＥＡＤ）時と同様に、書込み電圧Ｖ、はｖｏ。レベ
ルになる。データ書込みモー ド（ＰＲＯＧＲＡＭ）時
は、ＯＥ ／ Ｖ ｐｐ ｋｔ、、１２．５Ｖの電圧が
印加される。この時、書込み制御信号ＰＧＭがＧＮＤレ
ベルになることで、昇圧回路ＣＰ、が動作して、出力８
３１は高電圧になり、Ｎ型ＭＯＳ Ｆ Ｅ Ｔ Ｍｓ
＋が導通状態になることで、書込み電圧Ｖｐも１２．５
Ｖの電圧が供給される、また、Ｎ型デイプリージョンＭ
ＯＳ Ｆ Ｅ Ｔ Ｍ３２のドレインにはｖｏ。が、
ゲートにはＧＮＤが印加されることで、Ｎ型デイプリー
ジョンＭＯ３ＦＥＴＭ３□はカットオフ状態となって非
導通状態になるものとする。なお信号ｏｅはＧＮＤレベ
ルとなる。
このように、データ書込みモード時にＮ型ＭＯ８ＦＥＴ
Ｍ□のゲートを高電圧にすることで、万１°／Ｖ２
．に印加された１２．５Ｖの電圧はＮ型ＭＯＳ Ｆ Ｅ
Ｔ Ｍｓ＋を介して半導体装置内部の書込み電圧Ｖ
Ｐにも供給され、それ以外の動作モードでは、Ｎ型ＭＯ
８ＦＥＴ Ｍｓ＋（Ｆ）ゲー）ｉｔＧＮＤレベルにな
り、Ｎ型Ｍ ＯＳ Ｆ Ｅ Ｔ Ｍ ｓ ＋は非導通
状態になり、入力端子ＯＥ ／ Ｖ ｐｐと書込み電圧
Ｖ、は分離される。
Ｍ□のゲートを高電圧にすることで、万１°／Ｖ２
．に印加された１２．５Ｖの電圧はＮ型ＭＯＳ Ｆ Ｅ
Ｔ Ｍｓ＋を介して半導体装置内部の書込み電圧Ｖ
Ｐにも供給され、それ以外の動作モードでは、Ｎ型ＭＯ
８ＦＥＴ Ｍｓ＋（Ｆ）ゲー）ｉｔＧＮＤレベルにな
り、Ｎ型Ｍ ＯＳ Ｆ Ｅ Ｔ Ｍ ｓ ＋は非導通
状態になり、入力端子ＯＥ ／ Ｖ ｐｐと書込み電圧
Ｖ、は分離される。
上述した従来の入力信号切り換え回路は、Ｎ型Ｍ ＯＳ
Ｆ Ｅ Ｔ Ｍ ｓ １ヲ介シテ、入力端子ＯＥ
／ Ｖ ｐｐの電圧を、書込み電圧ＶＰに供給するため
、Ｎ型Ｍ ＯＳ Ｆ Ｅ Ｔ Ｍ ｓ ＋をディプリー
シミンＭＯ８ＦＥＴにすると、信号ＳＨをＧＮＤレベル
にしてもＮ型ＭＯＳ Ｆ Ｅ Ｔ Ｍｓｌは導通状態
のままであり、ＯＲ／ＶＦＰがロウレベルの場合には、
Ｎ型ＭＯ８ＦＥＴＭｓ１． Ｍｓ＊を介して電源電圧Ｖ
ａｃ カらＯＥ／Ｖ、。
Ｆ Ｅ Ｔ Ｍ ｓ １ヲ介シテ、入力端子ＯＥ
／ Ｖ ｐｐの電圧を、書込み電圧ＶＰに供給するため
、Ｎ型Ｍ ＯＳ Ｆ Ｅ Ｔ Ｍ ｓ ＋をディプリー
シミンＭＯ８ＦＥＴにすると、信号ＳＨをＧＮＤレベル
にしてもＮ型ＭＯＳ Ｆ Ｅ Ｔ Ｍｓｌは導通状態
のままであり、ＯＲ／ＶＦＰがロウレベルの場合には、
Ｎ型ＭＯ８ＦＥＴＭｓ１． Ｍｓ＊を介して電源電圧Ｖ
ａｃ カらＯＥ／Ｖ、。
に電流が流れてしまう、そのため、Ｎ型ＭＯ８ＰＥＴ
Ｍ３ｔはエンハンスメントＭＯ８ＦＥＴで構成される
が、このＮ型ＭＯ８ＦＥＴ Ｍ３１のバックバイアス
特性を考慮した、しきい値電圧なＶＴＮ３ｒとすると、
ＯＥ ／ Ｖ ｐｐ Ｅ １２．５ Ｖ （７）電圧が
印加された場合に、書込み電圧ｖＰに１２．５Ｖの電圧
を供給するには、昇圧回路ＣＰ、の出力ＳＳ＋の電圧ハ
（１２，５＋Ｖ？Ｎ３１） Ｖ以上の高い電圧が必要と
なり、昇圧回路の回路構成が困難となるばかりか、場合
によっては、この非常に高い電圧をＭＯＳＦＥＴのゲー
トに印加することで、ゲート酸化膜が絶縁破壊する可能
性も有るという欠点がある。さらに、Ｎ型ＭＯＳ Ｆ
Ｅ Ｔ ＭｓｌのゲートがＧＮＤレベルであっても、
入力端子σＥ／ＶＰ。
Ｍ３ｔはエンハンスメントＭＯ８ＦＥＴで構成される
が、このＮ型ＭＯ８ＦＥＴ Ｍ３１のバックバイアス
特性を考慮した、しきい値電圧なＶＴＮ３ｒとすると、
ＯＥ ／ Ｖ ｐｐ Ｅ １２．５ Ｖ （７）電圧が
印加された場合に、書込み電圧ｖＰに１２．５Ｖの電圧
を供給するには、昇圧回路ＣＰ、の出力ＳＳ＋の電圧ハ
（１２，５＋Ｖ？Ｎ３１） Ｖ以上の高い電圧が必要と
なり、昇圧回路の回路構成が困難となるばかりか、場合
によっては、この非常に高い電圧をＭＯＳＦＥＴのゲー
トに印加することで、ゲート酸化膜が絶縁破壊する可能
性も有るという欠点がある。さらに、Ｎ型ＭＯＳ Ｆ
Ｅ Ｔ ＭｓｌのゲートがＧＮＤレベルであっても、
入力端子σＥ／ＶＰ。
の電圧が負電位となり、その電圧が−ｖｒｗｓ＋よりも
低電圧になった場合にはＮ型ＭＯＳ Ｆ Ｅ Ｔ Ｍｓ
＋は導通状態となり、Ｎ型ＭＯＳ Ｆ Ｅ Ｔ Ｍｓ
＋ 、 Ｍ３２を介して、電源電圧ｖ０゜から入力端子
ＯＥ／Ｖ、、に電流が流れてしまう欠点がある。
低電圧になった場合にはＮ型ＭＯＳ Ｆ Ｅ Ｔ Ｍｓ
＋は導通状態となり、Ｎ型ＭＯＳ Ｆ Ｅ Ｔ Ｍｓ
＋ 、 Ｍ３２を介して、電源電圧ｖ０゜から入力端子
ＯＥ／Ｖ、、に電流が流れてしまう欠点がある。
本発明の入力信号切り換え回路は、第１導電型を有する
第１のＭＯＳＦＥＴのソースと、第１導電型とは逆の導
電型である第２導電型を有する第２のＭＯＳＦＥＴのソ
ースを接続し、第１のＭＯＳＦＥＴのゲートには第１の
制御信号を接続し、第２のＭＯＳＦＥＴのゲートには、
第１の制御信号の反転信号である第２の制御信号を接続
し、第１′のＭＯ８Ｆ’ＥＴのドレインを入力端子、第
２のＭＯＳＦＥＴのドレインを出力端子としている。
第１のＭＯＳＦＥＴのソースと、第１導電型とは逆の導
電型である第２導電型を有する第２のＭＯＳＦＥＴのソ
ースを接続し、第１のＭＯＳＦＥＴのゲートには第１の
制御信号を接続し、第２のＭＯＳＦＥＴのゲートには、
第１の制御信号の反転信号である第２の制御信号を接続
し、第１′のＭＯ８Ｆ’ＥＴのドレインを入力端子、第
２のＭＯＳＦＥＴのドレインを出力端子としている。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の回路図である。Ｎ型Ｍ Ｏ
Ｓ Ｆ Ｅ Ｔ Ｍ ＋ １のドレインは入力端子σ
丁／ Ｖ ｐｐ ニ接続し、ソースはＰ型ＭＯＳ Ｆ
Ｅ Ｔ Ｍ＋１１７） ソー スｔ、＝接続し、Ｐ型
Ｍ ＯＳ Ｆ Ｅ Ｔ Ｍ ｒ ｔのドレインをＵＶ
ＰＲＯＭの書込み電圧ｖＰに接続する。Ｎ型デイプリー
９３７Ｍ ＯＳ Ｆ Ｅ Ｔ Ｍ １ｓのドレインは
電源電圧Ｖ。０に接続し、ゲートは書込み制御信号ＰＧ
Ｍに接続し、ソースはＵＶＰＲＯＭの自込み電圧Ｖｐに
接続する。Ｐ型ＭＯ８ＦＥＴＭ＋ａとＮ型Ｍ ＯＳ Ｆ
Ｅ Ｔ Ｍ １ｓによりインバータ回路ＩＮＶ、を
構成し、このインバータ回路ＩＮＶ。
Ｓ Ｆ Ｅ Ｔ Ｍ ＋ １のドレインは入力端子σ
丁／ Ｖ ｐｐ ニ接続し、ソースはＰ型ＭＯＳ Ｆ
Ｅ Ｔ Ｍ＋１１７） ソー スｔ、＝接続し、Ｐ型
Ｍ ＯＳ Ｆ Ｅ Ｔ Ｍ ｒ ｔのドレインをＵＶ
ＰＲＯＭの書込み電圧ｖＰに接続する。Ｎ型デイプリー
９３７Ｍ ＯＳ Ｆ Ｅ Ｔ Ｍ １ｓのドレインは
電源電圧Ｖ。０に接続し、ゲートは書込み制御信号ＰＧ
Ｍに接続し、ソースはＵＶＰＲＯＭの自込み電圧Ｖｐに
接続する。Ｐ型ＭＯ８ＦＥＴＭ＋ａとＮ型Ｍ ＯＳ Ｆ
Ｅ Ｔ Ｍ １ｓによりインバータ回路ＩＮＶ、を
構成し、このインバータ回路ＩＮＶ。
の入力は、入力端子て１°／Ｖｐｐに接続し、出力は出
力イネーブル信号Ｏｅとする。
力イネーブル信号Ｏｅとする。
次にこの回路の動作を説明する。
主な動作モードにおける各信号のレベルを第５図に示す
。データ読み出しモード（ＲＥＡＤ）時は、σπ／ Ｖ
ｐｐは入力ロウレベルＶ□が印加され、信号ｏｅはＶ
ＣＣレベルになる。信号８１１はＧＮＤレベルに、信号
Ｓ１□及びＶｐｍ＋はＶ。。レベルとなることで、Ｎ型
ＭＯＳ Ｆ Ｅ Ｔ Ｍ＋ １とＰ型ＭＯ８ＦＥＴ
Ｍｌｌは共に非導通状態になる。そして、信号ＰＧＭ
がＶ。。レベルなので、Ｎ型デイプリー９３７Ｍ ＯＳ
Ｆ Ｅ Ｔ Ｍ １ｓにより、書込み電圧ｖＰはＶＣ
Ｃレベルになる。出力禁止モー）’ （ＯＵＴＰＵＴＤ
ＩＳＡＢＬＥ）時は、ＯＥ ／ Ｖ ＰＰ ハ入カッ１
イレベルＶ□が印加され、信号ｏｅはＧＮＤレベルにな
る。信号ＳｌｌはＧＮＤレベルに、信号Ｓ１１及びＶｐ
ｍ、はＶ。。レベルとなることで、Ｎ型ＭＯ３Ｆ Ｅ
Ｔ Ｍ ＋ ＋とＰ型Ｍ ＯＳ Ｆ Ｅ Ｔ Ｍ ＋
２は共に非導通状態になる。そして信号ＰＧＭがＶ。。
。データ読み出しモード（ＲＥＡＤ）時は、σπ／ Ｖ
ｐｐは入力ロウレベルＶ□が印加され、信号ｏｅはＶ
ＣＣレベルになる。信号８１１はＧＮＤレベルに、信号
Ｓ１□及びＶｐｍ＋はＶ。。レベルとなることで、Ｎ型
ＭＯＳ Ｆ Ｅ Ｔ Ｍ＋ １とＰ型ＭＯ８ＦＥＴ
Ｍｌｌは共に非導通状態になる。そして、信号ＰＧＭ
がＶ。。レベルなので、Ｎ型デイプリー９３７Ｍ ＯＳ
Ｆ Ｅ Ｔ Ｍ １ｓにより、書込み電圧ｖＰはＶＣ
Ｃレベルになる。出力禁止モー）’ （ＯＵＴＰＵＴＤ
ＩＳＡＢＬＥ）時は、ＯＥ ／ Ｖ ＰＰ ハ入カッ１
イレベルＶ□が印加され、信号ｏｅはＧＮＤレベルにな
る。信号ＳｌｌはＧＮＤレベルに、信号Ｓ１１及びＶｐ
ｍ、はＶ。。レベルとなることで、Ｎ型ＭＯ３Ｆ Ｅ
Ｔ Ｍ ＋ ＋とＰ型Ｍ ＯＳ Ｆ Ｅ Ｔ Ｍ ＋
２は共に非導通状態になる。そして信号ＰＧＭがＶ。。
レベルなので、Ｎ型デイプリー９３７Ｍ ＯＳ Ｆ Ｅ
Ｔ Ｍ １３により書込み電圧ＶｐはＶＣＣレベルに
なる。データ書込みモード（ＰＲＯＧＲＡＭ）時は、σ
■／ＶＰＰに１２．５Ｖの電圧が印加される。この時、
信号Ｓｔ＋＋ＶＰｍ＋が高電圧になり、信号Ｓ、！がＧ
ＮＤレベルになると、Ｎ型Ｍ ＯＳ Ｆ Ｅ Ｔ Ｍ
＋ １とＰ型Ｍ ＯＳ Ｆ Ｅ Ｔ Ｍ ｌｔが共
に導通状態になることで、書込み電圧ｖＰも１２．５ｖ
の電圧が供給される。またＮ型デイプリージョンＭＯＳ
Ｆ Ｅ ＴＭ１１のドレインにはＶ。。が、ゲートに
はＧＮＤが印加されることで、Ｎ型デイプリー９９７Ｍ
Ｏ８ＦＥＴ Ｍｒｓはカットオフ状態となって非導通
状態になるものとする。なお信号ＯｅはＧＮＤレベルと
なる。ここで、Ｎ型ＭＯＳ Ｆ Ｅ Ｔ Ｍｌｌのゲ
ートがＧＮＤレベルの時に、入力端子ＯＢ ／ ｖ ｐ
ｐの電圧が負電位となり、Ｎ型ＭＯ８ＦＥＴ Ｍ＋□
が導通状態になったとしても、Ｐ型ＭＯ８ＦＥＴＭ、２
は非導通状態のままであり、入力端子百π／ＶＰＰと書
込み電圧Ｖｐの間には電流は流れない。
Ｔ Ｍ １３により書込み電圧ＶｐはＶＣＣレベルに
なる。データ書込みモード（ＰＲＯＧＲＡＭ）時は、σ
■／ＶＰＰに１２．５Ｖの電圧が印加される。この時、
信号Ｓｔ＋＋ＶＰｍ＋が高電圧になり、信号Ｓ、！がＧ
ＮＤレベルになると、Ｎ型Ｍ ＯＳ Ｆ Ｅ Ｔ Ｍ
＋ １とＰ型Ｍ ＯＳ Ｆ Ｅ Ｔ Ｍ ｌｔが共
に導通状態になることで、書込み電圧ｖＰも１２．５ｖ
の電圧が供給される。またＮ型デイプリージョンＭＯＳ
Ｆ Ｅ ＴＭ１１のドレインにはＶ。。が、ゲートに
はＧＮＤが印加されることで、Ｎ型デイプリー９９７Ｍ
Ｏ８ＦＥＴ Ｍｒｓはカットオフ状態となって非導通
状態になるものとする。なお信号ＯｅはＧＮＤレベルと
なる。ここで、Ｎ型ＭＯＳ Ｆ Ｅ Ｔ Ｍｌｌのゲ
ートがＧＮＤレベルの時に、入力端子ＯＢ ／ ｖ ｐ
ｐの電圧が負電位となり、Ｎ型ＭＯ８ＦＥＴ Ｍ＋□
が導通状態になったとしても、Ｐ型ＭＯ８ＦＥＴＭ、２
は非導通状態のままであり、入力端子百π／ＶＰＰと書
込み電圧Ｖｐの間には電流は流れない。
第２図は本発明の実施例２０回路図である。Ｎ型デイプ
リー９３７Ｍ ＯＳ Ｆ Ｅ Ｔ Ｍ ２１のドレイ
ンは入力端子ＯＥ／Ｖ、、に接続し、ソースはＰ型ＭＯ
Ｓ Ｆ Ｅ Ｔ Ｍ２２のソースに接続し、Ｐ型ＭＯ
３Ｆ Ｅ Ｔ Ｍ ＊ ｚ ノドレインをＵＶＰＲＯ
Ｍ０書込み電圧Ｖｐに接続する。Ｎ型デイプリー９９７
ＭＯ８ＦＥＴ Ｍｌｌのドレインは電源電圧ＶＣＣに
接続し、ゲートは書込み制御信号ＰＧＭに接続し、ソー
スはＵＶＰＲＯＭの書込み電圧Ｖｐに接続する。昇圧回
路ＣＰ ｔは書込み制御信号ＰＧＭにより制御され、書
込み制御信号ＰＧＭがノ１イレベルの時は出力Ｖｐｍ、
はＶ。。レベルを、書込み制御信号ＰＧＭがロウレベル
の時は、出力ｖｐｍ２は高電圧を出力する。Ｐ型ＭＯＳ
Ｆ Ｅ Ｔ ＲＬ＠ 。
リー９３７Ｍ ＯＳ Ｆ Ｅ Ｔ Ｍ ２１のドレイ
ンは入力端子ＯＥ／Ｖ、、に接続し、ソースはＰ型ＭＯ
Ｓ Ｆ Ｅ Ｔ Ｍ２２のソースに接続し、Ｐ型ＭＯ
３Ｆ Ｅ Ｔ Ｍ ＊ ｚ ノドレインをＵＶＰＲＯ
Ｍ０書込み電圧Ｖｐに接続する。Ｎ型デイプリー９９７
ＭＯ８ＦＥＴ Ｍｌｌのドレインは電源電圧ＶＣＣに
接続し、ゲートは書込み制御信号ＰＧＭに接続し、ソー
スはＵＶＰＲＯＭの書込み電圧Ｖｐに接続する。昇圧回
路ＣＰ ｔは書込み制御信号ＰＧＭにより制御され、書
込み制御信号ＰＧＭがノ１イレベルの時は出力Ｖｐｍ、
はＶ。。レベルを、書込み制御信号ＰＧＭがロウレベル
の時は、出力ｖｐｍ２は高電圧を出力する。Ｐ型ＭＯＳ
Ｆ Ｅ Ｔ ＲＬ＠ 。
Ｍ ！ ｒ ｅ Ｍ ２ ａとＮ型ＭＯＳ Ｆ Ｅ Ｔ
Ｍｚｓ 、 Ｍｌｌ 。
Ｍｚｓ 、 Ｍｌｌ 。
Ｍｔｂでレベルシフト回路Ｌ Ｓ ２を構成し、入力信
号をＰＧＭ、出力信号を８２１とし、Ｐ型ＭＯ８ＦＥＴ
Ｍ２ＣとＮ型ＭＯ８ＦＥＴ Ｍｔｄでインバータ
回路ＩＮＶ！＋を構成し、入力をレベルシフト回路ＬＳ
２の出力８Ｈに接続し、出力信号をＳ！、とする、Ｐ型
ＭＯ３ＦＥＴ Ｍ２ｓとＮ型ＭＯ８ＦＥＴＭ２ｇでイ
ンバータ回路Ｉ ＮＶｔ□を構成し、入力は入力端子σ
π／Ｖア、に接続し、出力は出力イネーブル信号Ｏｅと
する・ 次に、この回路の動作を説明する。
号をＰＧＭ、出力信号を８２１とし、Ｐ型ＭＯ８ＦＥＴ
Ｍ２ＣとＮ型ＭＯ８ＦＥＴ Ｍｔｄでインバータ
回路ＩＮＶ！＋を構成し、入力をレベルシフト回路ＬＳ
２の出力８Ｈに接続し、出力信号をＳ！、とする、Ｐ型
ＭＯ３ＦＥＴ Ｍ２ｓとＮ型ＭＯ８ＦＥＴＭ２ｇでイ
ンバータ回路Ｉ ＮＶｔ□を構成し、入力は入力端子σ
π／Ｖア、に接続し、出力は出力イネーブル信号Ｏｅと
する・ 次に、この回路の動作を説明する。
主な動作モードにおける各信号のレベルを第６図に示す
、データ読み出しモード（ＲＥＡＤ）時は、蔦π／Ｖ２
．は入力ロウレベルＶ□１が印加され、ｍ号ｏｅはｖｏ
。レベルになる。信号ＰＧＭがＶ。。
、データ読み出しモード（ＲＥＡＤ）時は、蔦π／Ｖ２
．は入力ロウレベルＶ□１が印加され、ｍ号ｏｅはｖｏ
。レベルになる。信号ＰＧＭがＶ。。
レベルなので昇圧回路ＣＰ２の出力Ｖｐｍ２はＶ。。レ
ベルになり、信号ＰＧＭがＧＮＤレベルなので、レベル
シフト回路ＬＳ２の出力Ｓ２ＩはＧＮＤレベルに、イン
バータ回路Ｉ Ｎ Ｖ Ｈの出力Ｓ０はｖｏ。レベルに
なる。するとＮ型デイプリー９１７ＭＯ８ＦＥＴ Ｍ
ａｌは導通状態だが、Ｐ型ＭＯ８ＦＥＴＭ、が非導通状
態なので、入力端子ＯＥ／ＶＰアとＵＶＰＲＯＭと書込
み電圧ｖＰは分離され、書込入電圧ｖｐはＮ型ＭＯＳＦ
ＥＴ ＭｚｓによりＶＣＣレベルになる。出力禁止モ
ード（ＯＵＴＰＵＴＤＩＳＡＢＬＥ）時は、ＯＢ／ＶＰ
Ｐ）！入カハイレベルＶ□が印加され、信号ＯＳはＧＮ
Ｄレベルになる。信号ＰＧＭがｖｃｃレベル、信号ＰＧ
ＭがＧＮＤレベルなので、データ読み出しモード（ＲＥ
ＡＤ）時と同様に、Ｐ型ＭＯ３ＦＥＴ Ｍ２□が非導
通状態ナノテ、入力端子ＯＥ ／ Ｖ ｐ ｐ トＵ
Ｖ Ｐ ＲＯＭ （Ｄ書込み電圧Ｖｐは分離され、書込
み電圧ＶｐはＮ型ＭＯＳ Ｆ Ｂ Ｔ Ｍ２Ｓにより
ｖｏ。レベルになる。なお、この時入力端子゛σ１°／
Ｖ ｐｐの入力電圧が、ＶＣＣ以上の電圧になったと
しても、Ｎ型デイプリー９５７Ｍ ＯＳ Ｆ Ｅ Ｔ
Ｍ ｔ ＋のしきい値電圧が−Ｖ。。よりも正方向に
大きければ、点Ｓ２３の電圧はｖｏ。以上にならないの
で、Ｐ型ＭＯ８ＦＥＴＭ２□のソース拡散層が順方向に
バイアスされ、電流が流れることはない。データ書込み
モード（ＰＲＯＧＲＡＭ）時は、ＯＥ／ ＶｐｐＥ １
２．５ Ｖの電圧が印加される。書込み制御信号ＰＧＭ
がＧＮＤレベルとなることで、昇圧回路ＣＰ ２の出力
Ｖｐｍ＊は高電圧になり、信号ＰＧＭがＶ。。レベルと
なることで、レベルシフト回路Ｌ Ｓ ２の出力Ｓ ２
＋は高電圧に、インバータ回路ＩＮＶ２１の出力Ｓ、
２はＧＮＤレベルとなることで、Ｎ型デイブリー” ＊
７ Ｍ ＯＳ Ｆ Ｅ Ｔ ＭａｌとＰ型ＭＯ８Ｆ
ＥＴ Ｍｔｚは共に導通状態になり、書込み電圧Ｖｐ
も１２．５Ｖの電圧が供給される。またＮ型ディブリー
シ履ンＭＯＳ Ｆ Ｅ Ｔ Ｍ２ＳのドレインにはＶ
。。が、ゲートにはＧＮＤが印加されることで、Ｎ型デ
イプリージョンＭＯＳ Ｆ Ｅ Ｔ Ｍｚｓはカット
オフ状態となって非導通状態になるものとする。なお、
信号ｏｅはＧＮＤレベルになる。この、入力端子ＯＲ／
ＶｐｐＥ １２．５ Ｖが印加され、書込み電圧Ｖｐ
にも１２．５Ｖの電圧を供給するために、昇圧回路ＣＰ
、の出力Ｖ ｐ ｍ ２の電圧は、Ｐ型ＭＯＳ Ｆ Ｅ
Ｔ Ｍｏのソース・ドレイン拡散層が順方向バイア
スされないためには、次式（１）を満足し、 Ｖｐｍｚ≧１２．５Ｖ・・・・・・式（１）かつ、Ｎ型
デイプリー９１７ＭＯ８ＦＥＴ Ｍｕのバックバイア
スが１２．５Ｖ印加された時のしきい値電圧なＶｔ□１
とすると次式（２）を満足すればよい。
ベルになり、信号ＰＧＭがＧＮＤレベルなので、レベル
シフト回路ＬＳ２の出力Ｓ２ＩはＧＮＤレベルに、イン
バータ回路Ｉ Ｎ Ｖ Ｈの出力Ｓ０はｖｏ。レベルに
なる。するとＮ型デイプリー９１７ＭＯ８ＦＥＴ Ｍ
ａｌは導通状態だが、Ｐ型ＭＯ８ＦＥＴＭ、が非導通状
態なので、入力端子ＯＥ／ＶＰアとＵＶＰＲＯＭと書込
み電圧ｖＰは分離され、書込入電圧ｖｐはＮ型ＭＯＳＦ
ＥＴ ＭｚｓによりＶＣＣレベルになる。出力禁止モ
ード（ＯＵＴＰＵＴＤＩＳＡＢＬＥ）時は、ＯＢ／ＶＰ
Ｐ）！入カハイレベルＶ□が印加され、信号ＯＳはＧＮ
Ｄレベルになる。信号ＰＧＭがｖｃｃレベル、信号ＰＧ
ＭがＧＮＤレベルなので、データ読み出しモード（ＲＥ
ＡＤ）時と同様に、Ｐ型ＭＯ３ＦＥＴ Ｍ２□が非導
通状態ナノテ、入力端子ＯＥ ／ Ｖ ｐ ｐ トＵ
Ｖ Ｐ ＲＯＭ （Ｄ書込み電圧Ｖｐは分離され、書込
み電圧ＶｐはＮ型ＭＯＳ Ｆ Ｂ Ｔ Ｍ２Ｓにより
ｖｏ。レベルになる。なお、この時入力端子゛σ１°／
Ｖ ｐｐの入力電圧が、ＶＣＣ以上の電圧になったと
しても、Ｎ型デイプリー９５７Ｍ ＯＳ Ｆ Ｅ Ｔ
Ｍ ｔ ＋のしきい値電圧が−Ｖ。。よりも正方向に
大きければ、点Ｓ２３の電圧はｖｏ。以上にならないの
で、Ｐ型ＭＯ８ＦＥＴＭ２□のソース拡散層が順方向に
バイアスされ、電流が流れることはない。データ書込み
モード（ＰＲＯＧＲＡＭ）時は、ＯＥ／ ＶｐｐＥ １
２．５ Ｖの電圧が印加される。書込み制御信号ＰＧＭ
がＧＮＤレベルとなることで、昇圧回路ＣＰ ２の出力
Ｖｐｍ＊は高電圧になり、信号ＰＧＭがＶ。。レベルと
なることで、レベルシフト回路Ｌ Ｓ ２の出力Ｓ ２
＋は高電圧に、インバータ回路ＩＮＶ２１の出力Ｓ、
２はＧＮＤレベルとなることで、Ｎ型デイブリー” ＊
７ Ｍ ＯＳ Ｆ Ｅ Ｔ ＭａｌとＰ型ＭＯ８Ｆ
ＥＴ Ｍｔｚは共に導通状態になり、書込み電圧Ｖｐ
も１２．５Ｖの電圧が供給される。またＮ型ディブリー
シ履ンＭＯＳ Ｆ Ｅ Ｔ Ｍ２ＳのドレインにはＶ
。。が、ゲートにはＧＮＤが印加されることで、Ｎ型デ
イプリージョンＭＯＳ Ｆ Ｅ Ｔ Ｍｚｓはカット
オフ状態となって非導通状態になるものとする。なお、
信号ｏｅはＧＮＤレベルになる。この、入力端子ＯＲ／
ＶｐｐＥ １２．５ Ｖが印加され、書込み電圧Ｖｐ
にも１２．５Ｖの電圧を供給するために、昇圧回路ＣＰ
、の出力Ｖ ｐ ｍ ２の電圧は、Ｐ型ＭＯＳ Ｆ Ｅ
Ｔ Ｍｏのソース・ドレイン拡散層が順方向バイア
スされないためには、次式（１）を満足し、 Ｖｐｍｚ≧１２．５Ｖ・・・・・・式（１）かつ、Ｎ型
デイプリー９１７ＭＯ８ＦＥＴ Ｍｕのバックバイア
スが１２．５Ｖ印加された時のしきい値電圧なＶｔ□１
とすると次式（２）を満足すればよい。
Ｖｐｍ、≧１２．５ Ｖ ＋ Ｖ ＴＮ！ ｓ ・・・
−式（２）〔発明の効果〕 以上説明したように本発明は、Ｎ型ＭＯＳＦＥＴのソー
スとＰ型ＭＯ８ＦＥＴのソースを接続し、Ｎ型ＭＯＳＦ
ＥＴのドレインを入力端子、Ｐ型ＭＯ８ＦＥＴのドレイ
ンを出力端子とすることにより、入力端子の電圧が負電
位になっても、またはＮ型ＭＯＳＦＥＴをデイ′ブリー
ジョンＭＯ８ＦＥＴで構成したとしても、Ｐ型ＭＯ８Ｆ
ＥＴにより入力端子と出力端子を分離することができ、
また入力端子に印加された電圧を出力端子に供給する場
合には、Ｎ型ＭＯＳＦＥＴがデイブリーツ９ンＭＯ８Ｆ
ＥＴならば、このＮ型ＭＯ８Ｆ’ＥＴのゲート電圧は前
述の第１式及び第２式を満足すればよく、それほど高電
圧を必要としない効果がある。
−式（２）〔発明の効果〕 以上説明したように本発明は、Ｎ型ＭＯＳＦＥＴのソー
スとＰ型ＭＯ８ＦＥＴのソースを接続し、Ｎ型ＭＯＳＦ
ＥＴのドレインを入力端子、Ｐ型ＭＯ８ＦＥＴのドレイ
ンを出力端子とすることにより、入力端子の電圧が負電
位になっても、またはＮ型ＭＯＳＦＥＴをデイ′ブリー
ジョンＭＯ８ＦＥＴで構成したとしても、Ｐ型ＭＯ８Ｆ
ＥＴにより入力端子と出力端子を分離することができ、
また入力端子に印加された電圧を出力端子に供給する場
合には、Ｎ型ＭＯＳＦＥＴがデイブリーツ９ンＭＯ８Ｆ
ＥＴならば、このＮ型ＭＯ８Ｆ’ＥＴのゲート電圧は前
述の第１式及び第２式を満足すればよく、それほど高電
圧を必要としない効果がある。
第１図は本発明の入力信号切り換え回路の一実施例の回
路図、第２図は本発明の入力信号切り換え回路の他の一
実施例の回路図、第３図は従来の入力信号切り換え回路
の回路図、第４図はメモリ容量５１２Ｋｂｉｔデータ長
８ ｂ ｉ ｔ （Ｄ Ｕ Ｖ Ｐ ＲＯＭのパッケー
ジピン配置図、第５図は第１図に示した実施例の動作モ
ード図、第６図は第２図に示した実施例の動作モード図
、第７図は第３図に示した従来例の動作モード図である
。 Ｍ＋１．Ｍｕ〜Ｍｓ４−・・・ＭＯＳＦＥＴ、ＩＮＶ＋
。 ＩＮＶｚ＋、ＩＮＶ２２．ＩＮＶｓ””’インバータ回
路、ＬＳ２・・・・・・レベルシフト回路、ＣＦ２．Ｃ
ＰＩ・・・・・・昇圧回路。 代理人 弁理士 内 原 晋
路図、第２図は本発明の入力信号切り換え回路の他の一
実施例の回路図、第３図は従来の入力信号切り換え回路
の回路図、第４図はメモリ容量５１２Ｋｂｉｔデータ長
８ ｂ ｉ ｔ （Ｄ Ｕ Ｖ Ｐ ＲＯＭのパッケー
ジピン配置図、第５図は第１図に示した実施例の動作モ
ード図、第６図は第２図に示した実施例の動作モード図
、第７図は第３図に示した従来例の動作モード図である
。 Ｍ＋１．Ｍｕ〜Ｍｓ４−・・・ＭＯＳＦＥＴ、ＩＮＶ＋
。 ＩＮＶｚ＋、ＩＮＶ２２．ＩＮＶｓ””’インバータ回
路、ＬＳ２・・・・・・レベルシフト回路、ＣＦ２．Ｃ
ＰＩ・・・・・・昇圧回路。 代理人 弁理士 内 原 晋
Claims (1)
- 第１導電型を有する第１のＭＯＳＦＥＴのソースと、前
記第１導電型とは逆の導電型である第２導電型を有する
第２のＭＯＳＦＥＴのソースを接続し、前記第１のＭＯ
ＳＦＥＴのゲートには第１の制御信号を接続し、前記第
２のＭＯＳＦＥＴのゲートには前記第１の制御信号の反
転信号である第２の制御信号を接続し、前記第１のＭＯ
ＳＦＥＴのドレインを入力端子、前記第２のＭＯＳＦＥ
Ｔのドレインを出力端子とする入力信号切り換え回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63317828A JP2569777B2 (ja) | 1988-12-16 | 1988-12-16 | 入力信号切り換え回路 |
| DE68921309T DE68921309T2 (de) | 1988-12-16 | 1989-12-13 | Signalverteilungseinheit für variable Eingangssignale, welche verschiedene Spannungspegel aufweisen. |
| EP89123038A EP0373620B1 (en) | 1988-12-16 | 1989-12-13 | Signal distributing unit for various input signals different in voltage level |
| US07/451,687 US4982113A (en) | 1988-12-16 | 1989-12-18 | Signal distributing unit for various input signals different in voltage level |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63317828A JP2569777B2 (ja) | 1988-12-16 | 1988-12-16 | 入力信号切り換え回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02162918A true JPH02162918A (ja) | 1990-06-22 |
| JP2569777B2 JP2569777B2 (ja) | 1997-01-08 |
Family
ID=18092508
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63317828A Expired - Fee Related JP2569777B2 (ja) | 1988-12-16 | 1988-12-16 | 入力信号切り換え回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4982113A (ja) |
| EP (1) | EP0373620B1 (ja) |
| JP (1) | JP2569777B2 (ja) |
| DE (1) | DE68921309T2 (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2226727B (en) * | 1988-10-15 | 1993-09-08 | Sony Corp | Address decoder circuits for non-volatile memories |
| JP2650124B2 (ja) * | 1989-07-11 | 1997-09-03 | 三菱電機株式会社 | 半導体集積回路 |
| JP3059737B2 (ja) * | 1989-12-25 | 2000-07-04 | シャープ株式会社 | 半導体記憶装置 |
| US5157280A (en) * | 1991-02-13 | 1992-10-20 | Texas Instruments Incorporated | Switch for selectively coupling a power supply to a power bus |
| US5128560A (en) * | 1991-03-22 | 1992-07-07 | Micron Technology, Inc. | Boosted supply output driver circuit for driving an all N-channel output stage |
| JP3253389B2 (ja) * | 1992-03-31 | 2002-02-04 | 株式会社東芝 | 半導体集積回路装置 |
| US5646547A (en) * | 1994-04-28 | 1997-07-08 | Xilinx, Inc. | Logic cell which can be configured as a latch without static one's problem |
| US5365125A (en) * | 1992-07-23 | 1994-11-15 | Xilinx, Inc. | Logic cell for field programmable gate array having optional internal feedback and optional cascade |
| JP2570591B2 (ja) * | 1993-09-16 | 1997-01-08 | 日本電気株式会社 | トランジスタ回路 |
| JP3571749B2 (ja) * | 1994-04-08 | 2004-09-29 | 株式会社ルネサスＬｓｉデザイン | 不揮発性半導体記憶装置 |
| US5625280A (en) * | 1995-10-30 | 1997-04-29 | International Business Machines Corp. | Voltage regulator bypass circuit |
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| JP3094913B2 (ja) * | 1996-06-19 | 2000-10-03 | 日本電気株式会社 | 半導体回路 |
| US5937906A (en) * | 1997-05-06 | 1999-08-17 | Kozyuk; Oleg V. | Method and apparatus for conducting sonochemical reactions and processes using hydrodynamic cavitation |
| US6844770B2 (en) * | 2002-04-17 | 2005-01-18 | Virtual Silicon Technology, Inc. | Circuitry to provide a low power input buffer |
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Citations (1)
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|---|---|---|---|---|
| JPS63151111A (ja) * | 1986-12-15 | 1988-06-23 | Nec Corp | アナログスイツチ |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS5952497A (ja) * | 1982-09-17 | 1984-03-27 | Nec Corp | デコ−ダ回路 |
| JPS59153331A (ja) * | 1983-02-21 | 1984-09-01 | Toshiba Corp | 半導体装置 |
| US4697101A (en) * | 1983-08-30 | 1987-09-29 | Kabushiki Kaisha Toshiba | Read/write control circuit |
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| JPS60153223A (ja) * | 1984-01-20 | 1985-08-12 | Ricoh Co Ltd | 入力バツフア回路 |
| JPS61239491A (ja) * | 1985-04-13 | 1986-10-24 | Fujitsu Ltd | 電子装置 |
| JPS62266799A (ja) * | 1986-05-14 | 1987-11-19 | Nec Corp | 書き込み回路内蔵ｅｐｒｏｍ |
| JPH0632230B2 (ja) * | 1987-03-31 | 1994-04-27 | 株式会社東芝 | 半導体不揮発性記憶装置 |
| EP0317939B1 (en) * | 1987-11-25 | 1994-03-09 | Nec Corporation | Input circuit incorporated in a semiconductor device |
| GB2214337B (en) * | 1988-01-05 | 1991-11-27 | Texas Instruments Ltd | Improvements in or relating to integrated circuits |
-
1988
- 1988-12-16 JP JP63317828A patent/JP2569777B2/ja not_active Expired - Fee Related
-
1989
- 1989-12-13 EP EP89123038A patent/EP0373620B1/en not_active Expired - Lifetime
- 1989-12-13 DE DE68921309T patent/DE68921309T2/de not_active Expired - Fee Related
- 1989-12-18 US US07/451,687 patent/US4982113A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63151111A (ja) * | 1986-12-15 | 1988-06-23 | Nec Corp | アナログスイツチ |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0373620A2 (en) | 1990-06-20 |
| US4982113A (en) | 1991-01-01 |
| DE68921309T2 (de) | 1995-10-19 |
| JP2569777B2 (ja) | 1997-01-08 |
| DE68921309D1 (de) | 1995-03-30 |
| EP0373620B1 (en) | 1995-02-22 |
| EP0373620A3 (en) | 1992-01-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |