JPS6370451A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は、内部的に外部から与えられる電源電圧より
低い内部電源電圧で動作する半導体集積回路に関し、特
にバーンインの加速を容易にするものである。

（従来の技術） 集積回路の集積度の増大に伴ってＦＥＴの大きさを小さ
くする必要がある。一方、外部のＴＴＬ回路との接続性
から電源に圧は５ｖに保つ必要がある。

しかしながら、電源１電圧を５ｖにしたままＦＥＴのゲ
ート長を短かくするとＦＥＴのドレンソース間の電界の
増大によりドレインソース間の耐圧が保てなくなる。

このため従来は第２図に示す様な定圧変換回路が用いて
電圧を下げていた。

この図において（１）はゲート長の短いＮチャネルのＦ
ＥＴを用いた点を除き通常の半導体集積回路全体とはゾ
同−構成の主回路、（２）は主回路（１）の電源端子、
（３）は主回路（１）の接地端子、（４）は集積回路（
１）（１）全体の外部電源端子、（６）は電圧変換回路
の出力端子、（６）は電波端子（４）と出力端子（５）
との間に設けられた電流駆動能力の大きいＮチャネルの
ＦＥＴ　。

（７）は一端を電源端子（４）に他端を接続点（８）に
接続された高抵抗の抵抗、（ｙａ＋）〜（Ｓｉｎ）は各
々ドレインとゲートを接続し接続点（８）と接地（３）
との間に直列に接続されたｎ個のＮチャネルのＦＥＴで
ある。

次に動作について説明する。抵抗（７）の抵抗値を直列
接続されたＦＥＴ　（ｈｔ、）〜（Ｍｎ　）のＯＮ抵抗
値の１００倍程度に設定すると接続点（８）の電圧Ｖｓ
は次の様に表わされる。

Ｖｓ　＃　ｎ　ＶＴＨ＝　　　（１） ここでＶＴ　１１はＦＥＴ　（Ｍｌ　）〜（Ｍｌ）おし
きい値電圧である。例えばＶＴＨ＝０．５Ｖ　ｎ＝８　
　とするとＶ、　＝　８　Ｘ　Ｏ，５Ｖ　＝　４．ＯＶ
　　・・・−＋２）となる。

接続点（８）はＦＥＴ　（６）のゲー）　７！極に接続
されている。ＦＥＴ　（６）はいわゆるソースフォロワ
の動作をしておりＦＥＴ　（６）のソース電圧はゲート
電圧からＶＴＨだけ低下した電圧となる。

従ってソースに接続された出力端子（５）の電圧ｖ５は Ｖ、＝４．０Ｖ−０，５Ｖ＝１５Ｖ　　　　　　（３）
となる。

この電圧が主回路（１）に暇源尼圧として供給される。

この定圧は（１）式より明らかな様に外部電源電圧ＶＣ
Ｃに無関係となっている。これは通常外部ＶＣＣには±
１０９６の変動が許されているのでこの変動により主回
路（１）の動作が影響を受けない様にするために電圧を
変換するのと同時にとられる処１ｊ盲のためである。

つまり従来の電圧変換回路は外部電源電圧を下げる働き
と外部電源電圧に無関係な電圧を発生する回路として用
いられている。

（発明が解決しようとする問題点） ＦＥＴはソースドレイン間に形成された薄い縁縁酸化膜
上のゲート電極の電圧によって制御される素子である。

実際のＦＥＴの製造においてはこの酸化涙は均一に作れ
ず部分的に薄い部分が形成される。この薄くなった部分
は熱あるいは電界が長期間加わることにより劣化し最終
的に破壊に至り素子の誤動作を招く。素子の製造者はこ
の様な潜在的欠陥をもつものを取り除くために素子の出
荷の前にダイナミックバーンインとよばれるストレスを
加え潜在的欠陥部分を強制的に破壊し、その後の試験に
より破壊してＦＥＴを有する素子を取り除いている。

ダイナミックバーンインを行なう場合できるだけ短時間
に行なうことが製造者にとって生産性の点から好もしい
。

そのためにストレスの条件を通常使用する条件よりも厳
しくして時間を加速している。

例えば周囲温度を１２５’Ｑ、　　Ｖｃｃを７〜８ｖに
まで上昇させてストレスを加速している。

ところが上記の様に内部電源回路を設けた場合内部の１
１？Ｌ７ｉ［圧がＶＣＣにかかわらず一定となりＶｃｃ
による加速ができなくなると云った問題点があった。

この発明は上記の如き問題点を解決するためになされた
もので特定の外部入力端子の電位を通常動作範囲外の所
定域内にするとこれを検知し、内部回路に加わる電圧を
増大させバーンインの加速を可能にする半導体集積回路
を提供することを目的とする。

（問題点を解決するための手段） この発明に係る半導体集積回路は主回路が一対の外部電
源端子に与えられる外部電源電圧より低い内部電圧で通
常動作するように設定され、前記主回路に信号を与える
外部入力端子のｒ１位が前記通常動作、範囲外の所定域
内にある場合に、制御回路がこの電位を検知することに
より、電源回路が前記内部電源電圧より高い第１の電圧
を前記主回路の内部電源端子に与えるようにしたもので
ある。

（作用） この発明においては、外部入力端子の電位が所定域内に
ある場合に、制御回路がこれを検知して電源回路が内部
電源電圧より高い第１の電圧を内部電源端子に与えるよ
うにする。

（実施例） 本発明の一実施例を第１図に示す。

第１図において第２図と同一符号は相当部分を表わして
いる。（９）は外部入力信号が加わる外部入力端子、　
ＱＧは接続点、（Ｎｌ　）〜（Ｎｎ）はそれぞれドレイ
ンとゲート電極が接続され端子（９）と接続点０Ｑとの
間で直列に接続されたｎ個のＮチャネルＦＥＴ　０１）
は一端を接続点ａＯに他端を接地された高抵抗値を有す
る抵抗、ａａは接続点、０３は一端を電源端子（４〉に
他端を接続点＠に接続された高抵抗値を有する抵抗α癲
は接続点いと接地（３）との間に設けられゲートを接続
点ｑＱに接続されたＮチャネルＦＥＴ　（Ｌ＋）〜（Ｖ
りはそれぞれドレインとゲート電極が接続され接続点（
２）と端子（９）との間に接続された１個のＮチャネル
ＦＥＴ、Ｃ１０は接続点ｏＱと接地（３）との間に接続
サレ、ケートを接続点（至）に接続されたＮチャネルＦ
ＥＴである。

次に動作について説明する。端子（９月こ与えられる外
部入力信号ＤＩＮは論理”０”１”の状態をもっており
それらは信号の電圧レベルを゛ビＨ”に設定することで
実現される。

通常“Ｌ”レベルは一１ｖ〜Ｏ，ＳＶ％　″ヒレペルは
２．４Ｖ〜６．５Ｖの範囲に設定される。

いま仮にｎが１５、ｌが５とし、各ＦＥＴのしきい値電
圧が等しく　０．５Ｖとし、ＤＩＮの°Ｈ”レベルが６
．５Ｖ、　　”Ｌ”レベルが−Ｉ■とすると、接続点Ｏ
Ｑのレベルは接地レベルにまた接続点（至）のレベルは
ＶＣＣになりＦＥＴ　０５は導通する。ＦＥＴ　Ｑ５の
ＯＮ抵抗は充分低く設定しであるので接続点αＱのレベ
ルは接地レベルになる。

この状態は第２図と同じであり出力点（５）には８．５
Ｖの電位が発生する。

接続点αＱが接地レベルになる理由は、端子（９）と接
続点ＯＱとの間にある１５個のＦＥＴにより端子（９）
と接続点００との間に等価的に１５　ｘ　Ｏ，５Ｖ＝　
７．５Ｖのしきい値をもつＦＥＴが存在することになり
ＤＩＮのレベルを６．５ｖにしてもこの電圧が接続点Ｏ
Ｑに作用しないので抵抗０刀を通して接地されるためで
ある。

また、同様に接続点（２）にＦＥＴ　（Ｌ、）〜（Ｌ／
）を通してＤＩＮの電圧が作用しない理由は接続点（２
）と端子（９）との間にある５個のＦＥＴにより接続点
■と端子（９）との間に等価的に５　ｘ　Ｏ，５＝２．
５　Ｖのしきい値をもっＦＥＴが存在することになり端
子（９）に−１ｖの電圧を加えても接続点（６）にこの
電圧が作用しないため接続点りは抵抗（至）を通しです
くなくとも１．５Ｖ以下にならないからである。

以上はＩ）ｒＮに通常使用する範囲の電圧を加えた場合
で内部電源の電圧は通常の８．５Ｖになる。

以にＤＩＮのレベルを通常使用範囲外の電位例えば”Ｈ
”レベルを８．５ｖに設定するとＦＥＴ　（Ｎｌ）〜（
Ｎｎ）が導通し接続点（ＩＣＩ（７）　Ｌ／　ベルは８
．５　Ｖ−７，５Ｖ＝　１．０　Ｖとな？）ＦＥＴＣＩ
養ヲ充分ＯＮできるので接続点口のレベルはほぼ接地レ
ベルになる。この結果ＦＥＴ−がＯＦＦするので接続点
（８）のレベルはＶｃ（までひき上げられ出力点（５）
のレベルはＶｃｃ−０，５Ｖ＝４゜５Ｖまで上昇する。

また”ビレベルを−２，５Ｖに設定するとＦＥＴ（Ｌ＋
）〜（Ｌｘ）が導通し接続点＠のレベルはほぼ接地レベ
ｋ　ニｊ（る。この結果上と同様に出方点（５）のレベ
ルは４．５Ｖになる。

なお第１図において抵抗αυαＪの値はＦＥＴ（Ｎｌ）
〜（Ｎｎ　）　（Ｌ＋　）〜（Ｌｚ）のＯＮ抵抗の値に
比べ充分高く設定しているのでＦＥＴ　（Ｎｌ）〜（Ｎ
ｎ）　（Ｌ＋）〜（Ｌ／）がＯＮＬ。

でいるときは接続点ＱＯ、（イ）のレベルへの抵抗の影
響は無視できる。

主回路（１）の入出力部分は、信号のレベル変換可能な
ように構成され出力部分のみ、外部電源電圧で駆動され
るようになっている。点線で囲った（７）は通常動作時
に内部電源電圧を一対の内部電源端子＋Ｚ）　、　（ａ
ａ）に与える電源回路、（４ＣＩは外部入力端子（９〕
の電位が通常動作範囲外の所定域内にあることを検知す
ると、電源回路中が、端子（２）　、　（８ａ）に内部
電源電圧より高い第１の電圧を与えるように制御する制
御回路である。この実施例の場合には所定域が８．５Ｖ
以上と−２，５Ｖ以下になっている。

第１図では示さなかったが、外部入力端子には保護回路
が設けられており、サージ電圧等の高電圧が加わっても
、外部電源電圧ＶＣＣの数倍以上の電圧は内部の回路に
伝えないようになっている。

従って主のような重圧が加わる主回路（１ンの入出力部
および回路（至）、顛を構成するＦＥＴには外部電源電
圧ＶＣＣ″ｃ’直接動作する通常の半導体集積回路に用
いられるＦＥＴと同一仕様のものが用いられている。

外部入力端子（９）は例えばメモリの場合、データ入力
端子やアドレス入力端子、チップイネイブル入力端子、
ライトイネイブル入力端子のいずれかであってもよい。

なお、上記実施例では、所定域を８石Ｖ以上と−２，５
以下にした場合について述べたが、どちらか一方だけに
してもよい。この場合、第１図の制御回路顛のうち、前
者のみの場合、ＦＥＴ　（Ｌ＋）〜（Ｌｌ）が不要にな
り、後者のみの場合、ＦＥＴ　（Ｎ＋　）〜（Ｎｎ）。

ａ（、抵抗Ｑｌ）が不要となる。

また上記実施例では、１本の外部入力端子の電位によっ
て制御する場合について述べたが、第３図に示すように
２本同時に所定域の電位（両者共に８．５Ｖ以上）が与
えられた時、第１の電圧を発生するようにしてもよい。

但し、（１４ａ）、（１４ｂ）はＦＥＴａ孟と同じｎチ
ャネル形で同じしきい値電圧のＦＥＴである。この場合
、通常動作中にサージ重圧等により誤動作する確率を小
にできる効果がある。

さらに、第４図に示すように、２本の外部入力端子それ
ぞれの所定域を８．５Ｖ以上、−２，５Ｖ以下のように
互に反対方向に定めると、このようなサージ電圧が、同
時に加わることは少ないから一層誤動作の確率を小ｆこ
できる効果がある。但しく１５ａ）。

（１５ｂ）はいずれもＦＥＴ　（＋５と同じｎチャネル
形の同じしきい値電圧のＦＥＴである。

以上の説明中の所定域は誤動作を避けるためマージンを
取って定められ望ましい値であり、原理的には１通常動
作範囲外ぎりぎりに定めでもよく、さらにこの通常動作
範囲も仕様により変り得るものである。

また、上記実施例では、第１の電圧はＦＥＴ　（６）の
しきい値電圧降下を持つ場合を示したが、例えば第５図
の如くＩこすると避けることができる。すなわち、第５
図においてαηは交流信号が加えられる端子、（至）は
端子Ｑηと接続点（１）との間に接続された昇圧容量、
ｏｎは端子（４）と接続点（イ）との間に設けられドレ
インとゲートが接続された第１の整流用ＮチャネルＦＥ
Ｔ、＆υは接続点（至）と＠との間に設けられドレイン
とゲートが接続された第２の整流用ＮチャネルＦＥＴ　
０ 次に動作について説明する。最初に接続点のが端子（４
）に加わる電圧によりＦＥＴ　Ｃ１９、（財）を通して
Ｖｃｃ−２ＶＴ）Ｉに充電される。次に交流信号φの立
上りにたって容量（至）を通して接続点（１）が充電さ
れ（１）のレベルが上がる。それと同時にＦＥＴ（２）
がＯＮして電荷が接続点＠に伝わり接続点（イ）のレベ
ルが上昇する。次に−が立下ると接続点（１）から容量
（ト）を介して電荷が引き抜かれ接続点（１）のレベル
が下がるがＦＥＴｏ燵がＯＮしてＶｃｃから充電され接
続点（１）のレベルはＶｃｃ−Ｖ７Ｈに回復する。

−が立ち下がるとき第２の整流用ＦＥＴ（２）により接
続点＠のレベルは保持される。

（支）のレベルはφのくりかえしにより徐々に上昇して
ゆきφの録福をＶＣＣとすると２（Ｖｃｃ　−ＶＴＨ）
　となる。

ＤＩＮのレベルが通常動作範囲九のときはこのレベルが
そのまま接続点（８）に伝わりＦＥＴ　（６１が８極量
領域で導通し出力点（ｓン／Ｊ：　Ｖｃｃレベルｌこな
る。ｔ　ｊｔわちＦＥＴ　６のしきい値電圧の損失分は
なくなる。

なお上記実施例ではＮチャネルＦＥＴを用いて説明した
がＰチャネルＦＥＴを用いて実施することも可能である
。

また抵抗（７）　、　Ｑｌ）　、　Ｃ３はＦＥＴを用い
て実施することも可能である。

また入力端子はＤＩＮに限らず例えばアドレス信号を用
いることも可能である。

またテップセレクト信号の様にダイナミックバーンイン
中に“Ｌ”または°Ｈ”に固定できる信号であればより
実施が容易である。

（発明の効果） 以上説明した様に本発明によれば少なくとも１つの入力
信号のレベルを通常使使範囲外のレベルに設定すること
により、端子数を増やさずに内部定心圧発生回路をもつ
集積回路のダイナミックバーンインの条件を加速するこ
とができるのでダイナミックバーンインの時間を短縮で
きるという効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例を示す回路図、第２図は従
来の半導体集積回路を示す回路図、第３図ないし第５図
はこの発明の変形例を示す回路図である。 図において、（１）は主回路、ｔ２）　、　（８ａ）は
いずれも内部電源端子、（３）　、　（４）はいずれも
外部電源端子、（９）は外部入力端子、（至）は電源回
路、咽は制御回路である。 なお、各図中、同一符号は同一または相当部分を示す。

Claims (4)

【特許請求の範囲】
1. （１）一対の外部電源端子に与えられる外部電源電圧よ
   り低い内部電源電圧で通常動作するように設定された主
   回路と 前記外部電源電圧を与えられて、前記内部電源圧を前記
   主回路の一対の内部電源端子に与える電源回路と 前記主回路に信号を与える外部入力端子の電位を検知し
   、この電位が前記通常動作範囲外の所定域内にある場合
   に前記内部電源電圧より高い第１の電圧を前記内部電源
   端子に与えるように前記電源回路を制御する制御回路と
   を 備えた半導体集積回路。
2. （２）複数の外部入力端子の電位が同時に、それぞれの
   所定域内にある場合にのみ、第１の電圧を与えるように
   したことを特徴とする特許請求の範囲第１項記載の半導
   体集積回路。
3. （３）互に重ならない２つの所定域を有することを特徴
   とする特許請求の範囲第２項記載の半導体集積回路。
4. （４）電源回路に絶縁ゲート電界効果トランジスタを使
   用し、さらに前記トランジスタのしきい値電圧降下によ
   るバーンイン電圧低下分を排除するように前記電源回路
   を構成したことを特徴とする特許請求の範囲第１項ない
   し第３項のいずれかに記載の半導体集積回路。