JPH0482188B2 - - Google Patents

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JPH0482188B2
JPH0482188B2 JP61216710A JP21671086A JPH0482188B2 JP H0482188 B2 JPH0482188 B2 JP H0482188B2 JP 61216710 A JP61216710 A JP 61216710A JP 21671086 A JP21671086 A JP 21671086A JP H0482188 B2 JPH0482188 B2 JP H0482188B2
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    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
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    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
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    • G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
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Description

【発明の詳細な説明】 （産業上の利用分野） この発明は、内部的に外部から外部電源端子に
与えられる外部電源電圧より低い内部電源電圧で
動作する半導体集積回路に関し、特に、バーンイ
ンの加速を容易にするものである。
（従来の技術） 集積回路の集積度の増大に伴つてFETの大き
さを小さくする必要がある。一方、外部のTTL
回路との接続性から外部電源端子に与えられる外
部電源電圧は、5Vに保つ必要がある。しかしな
がら、外部電源電圧を5VにしたままFETのゲー
ト長を短くするとFETのドレインソース間の電
界の増大によりドレインソース間の耐圧が保てな
くなる。
このため、従来は第２図に示すような電圧変換
回路を用いて電圧を下げていた。
この図において１はゲート長の短いＮチヤネル
のFETを用いた点を除き通常の半導体集積回路
全体とほぼ同一構成の主回路、２は主回路１の内
部電源端子、３は主回路１の接地端子、４は集積
回路全体の外部電源端子、５は電圧変換回路の出
力端子、６は外部電源端子４と出力端子５との間
に設けられた電流駆動能力の大きいＮチヤネルの
FET、７は一端を外部電源端子４に、他端を接
続点８に接続された高抵抗の抵抗、M1〜Mnは
各々ドレインとゲートとを接続し、接続点８と接
地端子３との間に直列に接続されたｍ個のＮチヤ
ネルのFETである。
次に、動作について説明する。抵抗７の抵抗値
を直列接続されたFETM1〜MnのON抵抗値の
100倍程度に設定すると、接続点８の電圧V3は次
のように表わされる。
V8≒mVTH ……(1) ここで、VTHはFETM1〜Mnのしきい値電圧で
ある。例えばVTH＝0.5V、ｍ＝８とすると、 V8＝８×0.5V＝4.0V ……(2) となる。
接続点８はFET６のゲート電極に接続されて
いる。FET６はいわゆるソースフオロワの動作
をしており、FET６のソース電圧はゲート電圧
からVTHだけ低下した電圧となる。
従つて、ソースに接続された出力端子５の電圧
V5は V5＝4.0V−0.5V＝3.5V ……(3) となる。
この電圧が主回路１に内部電源電圧として供給
される。この電圧は(1)式より明らかなように外部
電源電圧Vccに無関係となつている。これは、通
常、外部電源電圧Vccには±10％の変動が許され
ているので、この変動により主回路１の動作が影
響を受けないようにするために、外部電源電圧を
内部電源電圧に変換するのと同時にとられる処置
のためである。
つまり、従来の電圧変換回路は、外部電流電圧
を下げる働きと外部電源電圧の変動に対して無関
係な内部電源電圧を発生する回路として用いられ
ている。
（発明が解決しようとする問題点） FETはソースドレイン間に形成された薄い絶
縁酸化膜上のゲート電極の電圧によつて制御され
る素子である。
実際のFETの製造においては、この酸化膜は
均一に作れず、部分的に薄い部分が形成される。
この薄くなつた部分は熱あるいは電界が長期間加
わることにより劣化し、最終的に破壊に至り、素
子の誤動作を招く。素子の製造者は、このような
潜在的欠陥をもつものを取り除くために、素子の
出荷の前にダイナミツクバーインとよばれるスト
レスを加え、潜在的欠陥部分を強制的に破壊し、
その後の試験により破壊したFETを有する素子
を取り除いている。
ダイナミツクバーインを行う場合、できるだけ
短時間に行うことが製造者にとつて生産性の点か
ら好ましい。
そのために、ストレスの条件を通常使用する条
件よりも厳しくして時間を加速している。
例えば、周囲温度を125℃、Vccを７〜8Vにま
で上昇させてストレスを加速している。
ところが、上記のように内部電源回路を設けた
場合、内部の電源電圧が外部電源電圧Vccにかか
わらず一定となり、外部電源電圧Vccによる加速
ができなくなると云つた問題点があつた。
この発明は、上記の如き問題点を解決するため
になされたもので、主回路につながる外部端子の
電位を通常動作範囲外の所定状態にするとこれを
検知し、内部回路に加わる内部電源電圧を増大さ
せ、バーンインの加速を可能にする半導体集積回
路を提供することを目的とする。
（問題点を解決するための手段） この発明に係わる半導体集積回路は、主回路が
外部電源端子に与えられる外部電源電圧より低い
内部電源電圧で通常動作するように設定され、前
記主回路につながる外部端子の電位が前記通常動
作範囲外の所定状態にある場合に、制御回路がこ
の外部端子に与えられた電位を検知することによ
り、内部電源回路が前記内部電源電圧より高い電
圧を前記主回路の内部電源端子に与えるようにし
たものである。
（作用） この発明においては、外部端子の電位が所定状
態にある場合に、制御回路がこれを検知して内部
電源回路が内部電源電圧より高い電圧を内部電源
端子に与えるようにする。
（実施例） 本発明の一実施例を第１図に示す。
第１図において第２図と同一符号は相当部分を
表している。９は外部入力信号が加わり、主回路
１につながる外部端子、１０は接続点、N1〜No
はそれぞれドレインとゲート電極が接続され、外
部端子９と接続点１０との間で直列に接続された
ｎ個のＮチヤネルFET、１１は一端を接続点１
０に、他端を接地された高抵抗値を有する抵抗、
１２は接続点、１３は一端を外部電源端子４に、
他端を接続点１２に接続された高抵抗値を有する
抵抗、１４は接続点１２と接地端子３との間に設
けられ、ゲート電極を接続点１０に接続されたＮ
チヤネルFET、L1〜Llはそれぞれドレインとゲ
ート電極が接続され、接続点１２と外部端子９と
の間に接続された１個のＮチヤネルFET、１５
は接続点１６と接地端子３との間に接続され、ゲ
ート電極を接続点１２に接続されたＮチヤネル
FETである。
次に、動作について説明する。外部端子９に与
えられる外部入力信号DINは論理“０”“１”の状
態をもつており、それらは信号の電圧レベル
“Ｌ”“Ｈ”に設定することで実現される。
通常、“Ｌ”レベルは−1V〜0.8V、“Ｈ”レベ
ルは2.4V〜6.5Vの範囲に設定されている。
いま、仮に、ｎが15、ｌが５とし、各FETの
しきい値電圧が等しく0.5Vとし、外部入力信号
DINの“Ｈ”レベルが6.5V、“Ｌ”レベルが−1V
とすると、接続点１０のレベルは接地レベルに、
また、接続点１２のレベルはVccになり、FET１
５のON抵抗は充分低く設定してあるので、接続
点１６のレベルは接地レベルになる。
この状態は第２図と同じであり、出力端子５に
は3.5Vの電位が発生する。
接続点１０が接地レベルになる理由は、外部端
子９と接続点１０との間にある15個のFETによ
り、外部端子９と接続点１０との間に等価的に15
×0.5V＝7.5Vのしきい値をもつFETが存在する
ことになり、外部入力信号DINのレベルを6.5Vに
しても、この電圧が接続点１０に作用しないの
で、抵抗１１を通して接地されるためである。
また、同様に、接続点１２にFETL1〜Llを通
して外部入力信号DINの電圧が作用しない理由は、
接続点１２と外部端子９との間にある５個の
FETにより、接続点１２の外部端子９の間に等
価的に５×0.5V＝2.5Vのしきい値をもつFETが
存在することになり、外部端子９に−1Vの電圧
を加えても接続点１２にこの電圧が作用しないた
め、接続点１２は抵抗１３を通してすくなくとも
1.5V以下にならないからである。
以上は外部入力信号DINに通常使用する範囲の
電圧を加えた場合で内部電源端子２に加わる電圧
は通常の3.5Vになる。
以下に外部入力信号DINのレベルを通常使用範
囲外の電位、例えば“Ｈ”レベルを8.5Vに設定
すると、FETN1〜Noが導通し、接続点１０のレ
ベルは8.5V−7.5V＝1.0Vとなり、FET１４を充
分ONできるので、接続点１２のレベルはほぼ接
地レベルになる。この結果、FET１５がOFFす
るので、接続点８のレベルはVccまで引き上げら
れ、出力端子５のレベルはVcc−0.5V＝4.5Vまで
上昇する。
また、“Ｌ”レベルを−2.5Vに設定すると、
FETL1〜Llが導通し、接続点１２のレベルはほ
ぼ接地レベルになる。この結果、上と同様に出力
端子５のレベルは4.5Vになる。
なお、第１図において、抵抗１１，１３の値は
FETN1〜No、L1〜LlのON抵抗の値に比べ充分
高く設定しているので、FETN1〜No、L1〜Llが
ONしているときは、接続点１０，１２のレベル
への抵抗の影響は無視できる。
主回路１の入出力部分は、信号のレベル変換可
能なように構成され、出力部分のみ外部電源電圧
で駆動されるようになつている。点線で囲つた３
０は通常動作時に内部電源電圧を内部電源端子２
に与えるための内部電源回路、４０は外部端子９
の電位が通常動作範囲外の所定状態にあることを
検知すると、内部電源回路３０が内部電源端子２
に通常動作時の内部電源電圧より高い電圧を与え
るように制御する制御回路である。この実施例の
場合には所定状態が8.5V以上と−2.5V以下にな
つている。
第１図では示さなかつたが、外部端子９には保
護回路が設けられており、サージ電圧等の高電圧
が加わつても、外部電源電圧Vccの数倍以上の電
圧は内部の回路に伝えないようになつている。従
つて、このような電圧が加わる主回路１の入出力
部及び回路３０、４０を構成するFETには外部
電源電圧Vccで直接動作する通常の半導体集積回
路に用いられるFETと同一仕様のものが用いら
れている。
外部端子９は、例えばメモリの場合、データ入
力端子やアドレス入力端子、チツプイネイブル入
力端子、ライトイネイブル入力端子のいずれかで
あつてもよい。
なお、上記実施例では、所定状態を8.5V以上
と−2.5V以下にした場合について述べたが、ど
ちらか一方だけにしてもよい。この場合、第１図
の制御回路４０のうち、前者のみの場合、
FETL1〜Llが不要になり、後者のみの場合、
FETN1〜No、１４、抵抗１１が不要となる。ま
た、上記実施例では、１本の外部端子９に印加さ
れる電位によつて制御する場合について述べた
が、第３図に示すように２本同時に所定状態の電
位（両者共に8.5V以上）が与えられた時、通常
動作時の内部電源電圧より高い電圧を発生するよ
うにしてもよい。但し、１４ａ，１４ｂはFET
１４と同じｎチヤネル形で同じしきい値電圧の
FETである。この場合、通常動作中にサージ電
圧等により誤動作する確率を小にできる効果があ
る。
さらに、第４図に示すように、２本の外部端子
９それぞれの所定状態を8.5V以上、−2.5V以下の
ように互いに反対方向に定めると、このようなサ
ージ電圧が同時に加わることは少ないから、一層
誤動作の確率を小にできる効果がある。但し、１
５ａ，１５ｂはいずれもFET１５と同じｎチヤ
ネル形の同じしきい値電圧のFETである。
以上の説明中の所定状態は誤動作を避けるため
マージンを取つて定められ、望ましい値であり、
原理的には、通常動作範囲外ぎりぎりに定めても
よく、さらに、この通常動作範囲も仕様により変
わり得るものである。
また、上記実施例では、通常動作時の内部電源
電圧より高い電圧はFET６のしきい値電圧降下
を持つ場合を示したが、例えば、第５図の如くに
すると避けることができる。すなわち、第５図に
おいて１７は交流信号が加えられる端子、１８は
端子１７と接続点２０との間に接続された昇圧容
量、１９は外部電源端子４と接続点２０との間に
設けられ、ドレインとゲート電極が接続された第
１の整流用ＮチヤネルFET、２１は接続点２０
と接続点２２との間に設けられ、ドレインとゲー
ト電極が接続された第２の整流用Ｎチヤネル
FETである。
次に、動作について説明する。最初に、接続点
２２が外部電源端子４に加わる電圧により、
FET１９，２１を通してVcc−2VTHに充電され
る。次に、交流信号φの立ち上がりによつて容量
１８を通して接続点２０が充電され、接続点２０
のレベルが上がる。それと同時にFET２１がON
して電荷が接続点２２に伝わり、接続点２２のレ
ベルが上昇する。次に、交流信号φが立ち下がる
と、接続点２２から容量１８を介して電荷が引き
抜かれ、接続点２０のレベルが下がるが、FET
１９がONしてVccから充電され、接続点２０の
レベルはVcc−VTHに回復する。
交流信号φが立ち下がるとき、第２の整流用
FET２１により接続点２２のレベルは保持され
る。
接続点２２のレベルは交流信号φの繰り返しに
より徐々に上昇してゆき、交流信号φの振幅を
Vccとすると２（Vcc−VTH）となる。
外部入力信号DINのレベルが通常動作範囲外の
ときは、このレベルがそのまま接続点８に伝わ
り、FETが３極管領域で導通し、出力端子５は
Vccレベルになる。すなわち、FET６のしきい値
電圧の損失分はなくなる。
なお、上記実施例では、ＮチヤネルFETを用
いて説明したが、ＰチヤネルFETを用いて実施
することも可能である。
また、抵抗７，１１，１３はFETを用いて実
施することも可能である。
また、外部端子９として上記したデータ入力端
子やアドレス入力端子、チツプイネイブル入力端
子、ライトイネイブル入力端子を用いる変わり
に、チツプセレクト信号が加えられるチツプセレ
クト入力端子を用いても良いものである。チツプ
セレクト信号のようにダイナミツクバーイン中に
“Ｌ”または“Ｈ”に固定できる信号であれば、
より実施が容易である。
（発明の効果） 以上に説明したように、本発明によれば、主回
路につながる少なくとも１つの外部端子に加える
電位を通常動作範囲外の所定状態に設定すること
により、端子数を増やさずに、通常動作時に外部
電源電圧が変動しても一定の内部電源電圧を主回
路の内部電源端子に与える内部電源回路をもつ集
積回路のダイナミツクバーインの条件を加速する
ことができるので、ダイナミツクバーインの時間
を短縮できるという効果がある。
【図面の簡単な説明】
第１図はこの発明の一実施例を示す回路図、第
２図は従来の半導体集積回路を示す回路図、第３
図ないし第５図はこの発明の変形例を示す回路図
である。 図において、１は主回路、２は内部電源端子、
３及び３ａは接地端子、４は外部電源端子、９は
外部端子、３０は内部電源回路、４０は制御回路
である。なお、各図中、同一符号は同一または相
当部分を示す。

Claims (1)

  1. 【特許請求の範囲】 １ 外部電源端子に与えられる外部電源電圧より
    低い内部電源電圧で通常動作するように設定され
    た主回路と 前記外部電源電圧を与えられて、通常動作時に
    この外部電源電圧が変動しても一定の前記内部電
    源電圧を前記主回路の内部電源端子に与える内部
    電源回路と 前記主回路につながる外部端子の電位を検知
    し、この電位が前記通常動作範囲外の所定状態に
    ある場合に前記内部電源電圧より高い電圧を前記
    内部電源端子に与えるように前記内部電源回路を
    制御する制御回路とを 備えた半導体集積回路。 ２ 内部電源回路は、外部電源端子と主回路の内
    部電源端子との間に設けられた絶縁ゲート電界効
    果トランジスタを有し、かつ、通常動作時の内部
    電源電圧より高い電圧を内部電源端子に与える時
    にこの絶縁ゲート電界効果トランジスタのしきい
    値電圧降下による電圧低下分を排除して内部電源
    端子に与えるものであることを特徴とする特許請
    求の範囲第１項記載の半導体集積回路。 ３ 外部電源端子に与えられる外部電源電圧より
    低い内部電源電圧で通常動作するように設定され
    た主回路と 前記外部電源電圧を与えられて、通常動作時に
    この外部電源電圧が変動しても一定の前記内部電
    源電圧を前記主回路の内部電源端子に与える内部
    電源回路と 前記主回路につながる複数の外部端子における
    電位を検知し、これら検知した電位が、それぞれ
    の所定状態にある場合にのみ、通常動作時の内部
    電源電圧より高い電圧を内部電源端子に与えるよ
    うに内部電源回路を制御する制御回路とを 備えた半導体集積回路。 ４ 複数の外部端子の信号に対する所定状態は、
    互いに異なるものであることを特徴とする特許請
    求の範囲第３項記載の半導体集積回路。 ５ 内部電源回路は、外部電源端子と主回路の内
    部電源端子との間に設けられた絶縁ゲート電界効
    果トランジスタを有し、かつ、通常動作時の内部
    電源電圧より高い電圧を内部電源端子に与える時
    にこの絶縁ゲート電界効果トランジスタのしきい
    値電圧降下による電圧低下分を排除して内部電源
    端子に与えるものであることを特徴とする特許請
    求の範囲第３項または第４項に記載の半導体集積
    回路。
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