JPH04214665A - 定電流源回路及び定電流源回路素子 - Google Patents
定電流源回路及び定電流源回路素子Info
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- JPH04214665A JPH04214665A JP2401482A JP40148290A JPH04214665A JP H04214665 A JPH04214665 A JP H04214665A JP 2401482 A JP2401482 A JP 2401482A JP 40148290 A JP40148290 A JP 40148290A JP H04214665 A JPH04214665 A JP H04214665A
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- 101100484930 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) VPS41 gene Proteins 0.000 description 1
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Landscapes
- Junction Field-Effect Transistors (AREA)
- Control Of Electrical Variables (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、電界効果トランジスタ
を用いた高周波でも電流の変動が小さい定電流源回路、
及び高周波でも電流の変動が小さい定電流源回路に用い
られる定電流源回路素子に関する。
を用いた高周波でも電流の変動が小さい定電流源回路、
及び高周波でも電流の変動が小さい定電流源回路に用い
られる定電流源回路素子に関する。
【０００２】
【従来の技術】電界効果トランジスタ（以下ＦＥＴと略
す。）は、ドレイン電流のドレイン電圧に対する飽和特
性を利用して定電流源回路として用いられている。この
際、ドレイン電圧に対するドレイン電流の飽和領域での
コンダクタンスであるドレインコンダクタンスの値が定
電流源回路の性能を左右する。
す。）は、ドレイン電流のドレイン電圧に対する飽和特
性を利用して定電流源回路として用いられている。この
際、ドレイン電圧に対するドレイン電流の飽和領域での
コンダクタンスであるドレインコンダクタンスの値が定
電流源回路の性能を左右する。
【０００３】図５はＦＥＴ１個で構成された定電流源回
路の回路図であり、ソース端子とゲート端子が共に低電
位端子ｂに接続され、ドレイン端子が高電位端子ａに接
続されている。図１２はこの回路に用いられるＦＥＴ１
のドレイン電圧−ドレイン電流特性図である。同図中（
ＶＩ）の曲線はＦＥＴ１のゲート長が１μｍより十分に
長い場合の特性を、同図中（ＩＩＩ）の曲線はＦＥＴ１
のゲート長が１μｍよりも短い場合の特性を示している
。ところで、ＦＥＴを高周波で動作させるにはゲート長
を短くすることが有効な手段となるのであるが、上記図
１２は高周波での動作に対応するためにゲート長を短く
すると飽和領域でのドレイン電流の平坦性が悪くなるこ
とを示している。これはゲート長が１μｍ程度以下にな
ると、いわるる短チャネル効果が生じるためであって、
上記平坦性はドレインコンダクタンスをパラメータとし
て知ることができる。すなわち、高周波回路に用いる定
電流源回路としては、図５に示したものはゲート長を短
くするとドレインコンダクタンスが大きくなるために不
適当である。そこで、図６、図７に示すような定電流源
回路が提案されている。図６に示す回路は、ＦＥＴ１に
抵抗８２が接続されたもので、ソース端子に抵抗８２が
接続され、該抵抗８２とゲート端子とが共に低電位端子
ｂに、ドレイン端子が高電位端子ａに接続されている。 この回路では、ドレイン電流が増加すると抵抗８２での
電圧降下が大きくなり、ゲートバイアスが大きくなって
、実質的にドレインコンダクタンスを小さくすることが
でき、ＦＥＴ１のゲート長を短くすることによるドレイ
ンコンダクタンスの増加を低減できる。図７に示す回路
は、デュアルゲートＦＥＴ４を用いたもので、ソース端
子と２つのゲート端子が共に低電位端子ｂに、ドレイン
端子が高電位端子ａに接続されている。デュアルゲート
ＦＥＴ４は、２つのＦＥＴが接続されたものと同等であ
って、この回路ではデュアルゲートＦＥＴ４を構成する
低電位端子ｂ側の第２のＦＥＴ部が前記図６に示した回
路の抵抗８２の役割をし、高周波に対応するためにゲー
ト長を短くしてもドレインコンダクタンスの増加を抑制
できる。
路の回路図であり、ソース端子とゲート端子が共に低電
位端子ｂに接続され、ドレイン端子が高電位端子ａに接
続されている。図１２はこの回路に用いられるＦＥＴ１
のドレイン電圧−ドレイン電流特性図である。同図中（
ＶＩ）の曲線はＦＥＴ１のゲート長が１μｍより十分に
長い場合の特性を、同図中（ＩＩＩ）の曲線はＦＥＴ１
のゲート長が１μｍよりも短い場合の特性を示している
。ところで、ＦＥＴを高周波で動作させるにはゲート長
を短くすることが有効な手段となるのであるが、上記図
１２は高周波での動作に対応するためにゲート長を短く
すると飽和領域でのドレイン電流の平坦性が悪くなるこ
とを示している。これはゲート長が１μｍ程度以下にな
ると、いわるる短チャネル効果が生じるためであって、
上記平坦性はドレインコンダクタンスをパラメータとし
て知ることができる。すなわち、高周波回路に用いる定
電流源回路としては、図５に示したものはゲート長を短
くするとドレインコンダクタンスが大きくなるために不
適当である。そこで、図６、図７に示すような定電流源
回路が提案されている。図６に示す回路は、ＦＥＴ１に
抵抗８２が接続されたもので、ソース端子に抵抗８２が
接続され、該抵抗８２とゲート端子とが共に低電位端子
ｂに、ドレイン端子が高電位端子ａに接続されている。 この回路では、ドレイン電流が増加すると抵抗８２での
電圧降下が大きくなり、ゲートバイアスが大きくなって
、実質的にドレインコンダクタンスを小さくすることが
でき、ＦＥＴ１のゲート長を短くすることによるドレイ
ンコンダクタンスの増加を低減できる。図７に示す回路
は、デュアルゲートＦＥＴ４を用いたもので、ソース端
子と２つのゲート端子が共に低電位端子ｂに、ドレイン
端子が高電位端子ａに接続されている。デュアルゲート
ＦＥＴ４は、２つのＦＥＴが接続されたものと同等であ
って、この回路ではデュアルゲートＦＥＴ４を構成する
低電位端子ｂ側の第２のＦＥＴ部が前記図６に示した回
路の抵抗８２の役割をし、高周波に対応するためにゲー
ト長を短くしてもドレインコンダクタンスの増加を抑制
できる。
【０００４】
【発明が解決しようとする課題】以上示した従来の定電
流源回路の中では、同じ電流値で比較した場合、デュア
ルゲートＦＥＴを用いたものが最もドレインコンダクタ
ンスを小さくできる。しかしながら、デュアルゲートＦ
ＥＴを用いて得られるドレインコンダクタンスも十分に
小さいとは言えない。さらに、デュアルゲートＦＥＴは
通常のＦＥＴと同様でゲート幅を決めるとドレインコン
ダクタンスが決まり、電流値とドレインコンダクタンス
を切り離して制御できないという欠点がある。これに対
して、抵抗を接続する回路ではゲート幅と抵抗値を適当
に選択することで、電流値とドレインコンダクタンスと
を別々に制御できるが、デュアルゲートを用いたものに
比べて、ドレインコンダクタンスが大きくなる。
流源回路の中では、同じ電流値で比較した場合、デュア
ルゲートＦＥＴを用いたものが最もドレインコンダクタ
ンスを小さくできる。しかしながら、デュアルゲートＦ
ＥＴを用いて得られるドレインコンダクタンスも十分に
小さいとは言えない。さらに、デュアルゲートＦＥＴは
通常のＦＥＴと同様でゲート幅を決めるとドレインコン
ダクタンスが決まり、電流値とドレインコンダクタンス
を切り離して制御できないという欠点がある。これに対
して、抵抗を接続する回路ではゲート幅と抵抗値を適当
に選択することで、電流値とドレインコンダクタンスと
を別々に制御できるが、デュアルゲートを用いたものに
比べて、ドレインコンダクタンスが大きくなる。
【０００５】本発明は以上に鑑み、ＦＥＴのゲート長を
短くして高周波回路に対応できるようにした場合でも、
大きい電流と小さいドレインコンダクタンスが得られ、
かつ電流とドレインコンダクタンスとを別々に設定する
ことの可能な定電流源回路を提供することを目的とする
。また、上記定電流源回路を１つの素子とするのに最適
な構造を有する定電流源回路素子を提供することを目的
とする。
短くして高周波回路に対応できるようにした場合でも、
大きい電流と小さいドレインコンダクタンスが得られ、
かつ電流とドレインコンダクタンスとを別々に設定する
ことの可能な定電流源回路を提供することを目的とする
。また、上記定電流源回路を１つの素子とするのに最適
な構造を有する定電流源回路素子を提供することを目的
とする。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に本発明は、２個以上の電界効果トランジスタがソース
とドレインに関して直列に接続され、最端のドレイン端
子が高電位端子に接続され、ゲート端子と最端のソース
端子とが低電位端子に接続された定電流源回路であって
、最端のドレイン端子を有する電界効果トランジスタ以
外の電界効果トランジスタの内少なくとも１つの電界効
果トランジスタは、最端のドレイン端子を有する電界効
果トランジスタよりも小さいゲート幅を有していること
を特徴とする定電流源回路を提供する。
に本発明は、２個以上の電界効果トランジスタがソース
とドレインに関して直列に接続され、最端のドレイン端
子が高電位端子に接続され、ゲート端子と最端のソース
端子とが低電位端子に接続された定電流源回路であって
、最端のドレイン端子を有する電界効果トランジスタ以
外の電界効果トランジスタの内少なくとも１つの電界効
果トランジスタは、最端のドレイン端子を有する電界効
果トランジスタよりも小さいゲート幅を有していること
を特徴とする定電流源回路を提供する。
【０００７】また、互いに異なるゲート幅を有するゲー
ト電極間にソース電極とドレイン電極とを兼ねる共通電
極が形成されていることを特徴とする上記本発明の定電
流源回路と同様の回路構成を有する定電流源回路素子を
提供する。
ト電極間にソース電極とドレイン電極とを兼ねる共通電
極が形成されていることを特徴とする上記本発明の定電
流源回路と同様の回路構成を有する定電流源回路素子を
提供する。
【０００８】
【作用】本発明の定電流源回路では、高電位端子に接続
される最端のドレイン端子を有する最端の電界効果トラ
ンジスタが主として定電流源回路の出力電流値を決定し
、他の電界効果トランジスタは主としてドレインコンダ
クタンスを小さくするように働く。（以下電界効果トラ
ンジスタをＦＥＴと略す。）そして、ドレインコンダク
タンスを小さくするように働く上記他のＦＥＴとして上
記最端のＦＥＴに比べ小さいゲート幅を有するものを用
いると、ドレインコンダクタンスを小さくする作用が特
に大きくなる。この作用は、上記他のＦＥＴの内少なく
とも１つをゲート幅の小さいものとすれば発現される。
される最端のドレイン端子を有する最端の電界効果トラ
ンジスタが主として定電流源回路の出力電流値を決定し
、他の電界効果トランジスタは主としてドレインコンダ
クタンスを小さくするように働く。（以下電界効果トラ
ンジスタをＦＥＴと略す。）そして、ドレインコンダク
タンスを小さくするように働く上記他のＦＥＴとして上
記最端のＦＥＴに比べ小さいゲート幅を有するものを用
いると、ドレインコンダクタンスを小さくする作用が特
に大きくなる。この作用は、上記他のＦＥＴの内少なく
とも１つをゲート幅の小さいものとすれば発現される。
【０００９】また、本発明の定電流源回路素子では、共
通電極が２つのゲート電極間の電流の流れを容易にする
。
通電極が２つのゲート電極間の電流の流れを容易にする
。
【００１０】
【実施例】以下実施例により本発明を説明する。
【００１１】実施例１
図１は本発明の第１実施例の定電流源回路を説明する図
であり、同図（Ａ）はＧａＡｓＭＥＳＦＥＴを用いて本
実施例の定電流源回路を構成した定電流源回路素子の構
成図、同図（Ｂ）は本実施例の定電流源回路の回路図で
ある。本実施例の素子では、ソース電極１２とドレイン
電極１１の間に第１のゲート電極１３と第２のゲート電
極１４が形成され、これら２つのゲート電極がソース電
極１２と接続されている。さらに、これら２つのゲート
電極間には、ソース・ドレイン共通電極１５が形成され
ている。そして、第１のゲート電極１３で制御されるゲ
ート幅は７０μｍ、第２のゲート電極１４で制御される
ゲート幅は５３μｍとなるような形状にゲート電極１３
，１４と活性層５が形成され、共通電極１５もこれに合
わせて非対称な形状となっている。尚、ゲート長は第１
、第２のゲート電極ともに０．８μｍである。そして、
本実施例の素子を等価回路で示すと同図（Ｂ）のＦＥＴ
１とＦＥＴ２がソースとドレインに関して直列に接続さ
れた回路図となる。この回路図に示すように、ソース電
極１２とゲート電極１３，１４が低電位端子ｂに接続さ
れ、ドレイン電極１１が高電位端子ａに接続される。
であり、同図（Ａ）はＧａＡｓＭＥＳＦＥＴを用いて本
実施例の定電流源回路を構成した定電流源回路素子の構
成図、同図（Ｂ）は本実施例の定電流源回路の回路図で
ある。本実施例の素子では、ソース電極１２とドレイン
電極１１の間に第１のゲート電極１３と第２のゲート電
極１４が形成され、これら２つのゲート電極がソース電
極１２と接続されている。さらに、これら２つのゲート
電極間には、ソース・ドレイン共通電極１５が形成され
ている。そして、第１のゲート電極１３で制御されるゲ
ート幅は７０μｍ、第２のゲート電極１４で制御される
ゲート幅は５３μｍとなるような形状にゲート電極１３
，１４と活性層５が形成され、共通電極１５もこれに合
わせて非対称な形状となっている。尚、ゲート長は第１
、第２のゲート電極ともに０．８μｍである。そして、
本実施例の素子を等価回路で示すと同図（Ｂ）のＦＥＴ
１とＦＥＴ２がソースとドレインに関して直列に接続さ
れた回路図となる。この回路図に示すように、ソース電
極１２とゲート電極１３，１４が低電位端子ｂに接続さ
れ、ドレイン電極１１が高電位端子ａに接続される。
【００１２】図３は本実施例の定電流源回路のドレイン
電圧−ドレイン電流特性を示す図である。図中（Ｉ）に
示す曲線が本実施例の特性を示す曲線であり、電流値は
約３．５ｍＡでドレインコンダクタンスは２５０μＳと
なっている。尚、同図中には比較のために従来回路の特
性曲線を共に記している。従来回路はすべてゲート長０
．８μｍとし、電流レベルが本実施例と同じになるよう
にゲート幅等を設定したものを用いた。図中（ＩＩＩ）
の曲線は図５に示したＦＥＴを１つ用いた回路の特性曲
線であって、ゲート幅は３０μｍとなり、ドレインコン
ダクタンスは５００μＳとなっている。図中（Ｖ）の曲
線は図６に示したＦＥＴと抵抗を用いた回路の特性曲線
であって、ＦＥＴのゲート幅は７０μｍとなり、ドレイ
ンコンダクタンスは３４０μＳとなっている。図中（Ｉ
Ｖ）の曲線は図７に示したデュアルゲートＦＥＴを用い
た回路の特性曲線であって、ゲート幅は６０μｍとなり
ドレインコンダクタンスは２９０μＳとなっている。
電圧−ドレイン電流特性を示す図である。図中（Ｉ）に
示す曲線が本実施例の特性を示す曲線であり、電流値は
約３．５ｍＡでドレインコンダクタンスは２５０μＳと
なっている。尚、同図中には比較のために従来回路の特
性曲線を共に記している。従来回路はすべてゲート長０
．８μｍとし、電流レベルが本実施例と同じになるよう
にゲート幅等を設定したものを用いた。図中（ＩＩＩ）
の曲線は図５に示したＦＥＴを１つ用いた回路の特性曲
線であって、ゲート幅は３０μｍとなり、ドレインコン
ダクタンスは５００μＳとなっている。図中（Ｖ）の曲
線は図６に示したＦＥＴと抵抗を用いた回路の特性曲線
であって、ＦＥＴのゲート幅は７０μｍとなり、ドレイ
ンコンダクタンスは３４０μＳとなっている。図中（Ｉ
Ｖ）の曲線は図７に示したデュアルゲートＦＥＴを用い
た回路の特性曲線であって、ゲート幅は６０μｍとなり
ドレインコンダクタンスは２９０μＳとなっている。
【００１３】この図からわかるように、出力される電流
値を同じ値に設定した場合には、本実施例の回路が最も
ドレインコンダクタンスを小さくでき、電流値の変動の
少ない定電流源となる。
値を同じ値に設定した場合には、本実施例の回路が最も
ドレインコンダクタンスを小さくでき、電流値の変動の
少ない定電流源となる。
【００１４】尚、本実施例では回路をＧａＡｓＭＥＳＦ
ＥＴで構成したが、Ｓｉ基板上に回路を形成しても、ソ
ース側のゲート幅を小さくすることで、ドレインコンダ
クタンスを小さくできるというような同様の効果が得ら
れる。また、本実施例の回路は２個のＦＥＴ部品をゲー
ト幅の小さいＦＥＴが低電位側になるようにして接続し
て作成しても、上記と同様の効果が得られる。
ＥＴで構成したが、Ｓｉ基板上に回路を形成しても、ソ
ース側のゲート幅を小さくすることで、ドレインコンダ
クタンスを小さくできるというような同様の効果が得ら
れる。また、本実施例の回路は２個のＦＥＴ部品をゲー
ト幅の小さいＦＥＴが低電位側になるようにして接続し
て作成しても、上記と同様の効果が得られる。
【００１５】図８、図９は従来の定電流源回路をＧａＡ
ｓＭＥＳＦＥＴを用いて構成した定電流源回路素子の構
成図である。図８は図５に示した回路構成の素子、図９
は図７に示した回路構成の素子である。これらの図を用
いて本実施例の定電流源回路素子をさらに説明する。図
８に示したＦＥＴ１個からなる回路素子では、高周波に
対応するためにゲート電極１３で制御されるゲート長を
短くすると、ドレインコンダクタンスが大きくなる。そ
して、ゲート幅を小さくするとドレインコンダクタンス
を小さくできるが、ゲート幅を小さくした分だけ電流値
も小さくなってしまう。図９に示したデュアルゲートＦ
ＥＴ１個からなる回路素子では、ゲート電極１３、１４
で制御されるゲート長を短くしても、上記ＦＥＴ１個の
場合のようにはドレインコンダクタンスは大きくならな
い。しかしながら、所望の電流値を設定するためにゲー
ト幅を変えるとドレインコンダクタンスも共に変化する
。
ｓＭＥＳＦＥＴを用いて構成した定電流源回路素子の構
成図である。図８は図５に示した回路構成の素子、図９
は図７に示した回路構成の素子である。これらの図を用
いて本実施例の定電流源回路素子をさらに説明する。図
８に示したＦＥＴ１個からなる回路素子では、高周波に
対応するためにゲート電極１３で制御されるゲート長を
短くすると、ドレインコンダクタンスが大きくなる。そ
して、ゲート幅を小さくするとドレインコンダクタンス
を小さくできるが、ゲート幅を小さくした分だけ電流値
も小さくなってしまう。図９に示したデュアルゲートＦ
ＥＴ１個からなる回路素子では、ゲート電極１３、１４
で制御されるゲート長を短くしても、上記ＦＥＴ１個の
場合のようにはドレインコンダクタンスは大きくならな
い。しかしながら、所望の電流値を設定するためにゲー
ト幅を変えるとドレインコンダクタンスも共に変化する
。
【００１６】これに対して本実施例の回路素子では、ド
レイン電極１１側の第１のゲート電極１３により制御さ
れるゲート幅に比べ、ソース電極１２側の第２のゲート
電極１４により制御されるゲート幅が小さいので、ゲー
ト長を短くしても上記デュアルゲートＦＥＴを用いた場
合よりもさらにドレインコンダクタンスを小さくできる
。そして、第１のゲート電極１３により制御される第１
のゲート幅は主として電流値に、第２のゲート電極１４
により制御される第２のゲート幅は主としてドレインコ
ンダクタンスに影響を与え、ゲート幅を大きくすると電
流値が大きくなり、ゲート幅を小さくするとドレインコ
ンダクタンスが小さくなる傾向を有するので、これら２
つのゲート幅を調節することにより、電流値とドレイン
コンダクタンスとを独立に制御でき、任意の設定電流値
に対し、小さなドレインコンダクタンスを設定できる。
レイン電極１１側の第１のゲート電極１３により制御さ
れるゲート幅に比べ、ソース電極１２側の第２のゲート
電極１４により制御されるゲート幅が小さいので、ゲー
ト長を短くしても上記デュアルゲートＦＥＴを用いた場
合よりもさらにドレインコンダクタンスを小さくできる
。そして、第１のゲート電極１３により制御される第１
のゲート幅は主として電流値に、第２のゲート電極１４
により制御される第２のゲート幅は主としてドレインコ
ンダクタンスに影響を与え、ゲート幅を大きくすると電
流値が大きくなり、ゲート幅を小さくするとドレインコ
ンダクタンスが小さくなる傾向を有するので、これら２
つのゲート幅を調節することにより、電流値とドレイン
コンダクタンスとを独立に制御でき、任意の設定電流値
に対し、小さなドレインコンダクタンスを設定できる。
【００１７】また、ゲート幅の異なるＦＥＴが２個直列
に接続された構成は、図１１に示したデュアルゲートＦ
ＥＴと同様の構造において各ゲートの幅を異なったもの
とすることによっても実現できる。しかしながら、ゲー
ト幅を変えるためには、ゲート電極とゲート電極１３の
下部領域で活性層５の幅を変えねばならず、図９に示す
ような構造では２つのゲート電極が近接しているために
製造上の非常な困難を伴う。これに対し、本実施例のも
のでは、共用電極１５を設けることで電流の流れを阻害
することなくゲート電極同志の間隔を広げることが可能
となるので、活性層の幅の制御が容易である。
に接続された構成は、図１１に示したデュアルゲートＦ
ＥＴと同様の構造において各ゲートの幅を異なったもの
とすることによっても実現できる。しかしながら、ゲー
ト幅を変えるためには、ゲート電極とゲート電極１３の
下部領域で活性層５の幅を変えねばならず、図９に示す
ような構造では２つのゲート電極が近接しているために
製造上の非常な困難を伴う。これに対し、本実施例のも
のでは、共用電極１５を設けることで電流の流れを阻害
することなくゲート電極同志の間隔を広げることが可能
となるので、活性層の幅の制御が容易である。
【００１８】実施例２
図２は本発明の第２実施例の定電流源回路を示す回路図
である。この回路はＦＥＴ１，２，３がドレインとソー
スに関して直列に接続され、各ＦＥＴのゲートがＦＥＴ
３のソースに接続されて低電位端子ｂに接続され、ＦＥ
Ｔ１のドレインが高電位端子ａに接続されたものである
。ＦＥＴ１のゲート幅を９５μｍ、ＦＥＴ２のゲート幅
を９５μｍ、ＦＥＴ３のゲート幅を８０μｍとした場合
、ゲート長０．８μｍで電流値約３．５ｍＡに対してド
レインコンダクタンス１８０μＳが得られた。図４にこ
の回路のドレイン電圧−ドレイン電流特性を示す。図中
（ＩＩ）の曲線は本実施例回路の特性曲線、図中（ＩＩ
Ｉ）の曲線は比較のために示したもので図３中の曲線（
ＩＩＩ）と同じものである。この図からわかるように、
本実施例の定電流源回路は、ドレイン電圧の変動に対し
て安定した電流を出力する電流値の安定した定電流源回
路となる。
である。この回路はＦＥＴ１，２，３がドレインとソー
スに関して直列に接続され、各ＦＥＴのゲートがＦＥＴ
３のソースに接続されて低電位端子ｂに接続され、ＦＥ
Ｔ１のドレインが高電位端子ａに接続されたものである
。ＦＥＴ１のゲート幅を９５μｍ、ＦＥＴ２のゲート幅
を９５μｍ、ＦＥＴ３のゲート幅を８０μｍとした場合
、ゲート長０．８μｍで電流値約３．５ｍＡに対してド
レインコンダクタンス１８０μＳが得られた。図４にこ
の回路のドレイン電圧−ドレイン電流特性を示す。図中
（ＩＩ）の曲線は本実施例回路の特性曲線、図中（ＩＩ
Ｉ）の曲線は比較のために示したもので図３中の曲線（
ＩＩＩ）と同じものである。この図からわかるように、
本実施例の定電流源回路は、ドレイン電圧の変動に対し
て安定した電流を出力する電流値の安定した定電流源回
路となる。
【００１９】以上実施例により本発明の定電流源回路と
定電流源回路素子を説明したが、本発明の定電流源回路
は、例えば、図１０，１１に示すような差動増幅器やカ
レントミラー回路等の定電流出力を必要とするものに用
いられる。
定電流源回路素子を説明したが、本発明の定電流源回路
は、例えば、図１０，１１に示すような差動増幅器やカ
レントミラー回路等の定電流出力を必要とするものに用
いられる。
【００２０】
【発明の効果】本発明の定電流源回路によれば、高周波
回路に用いるためにゲート長の短いＦＥＴを用いても、
ドレインコンダクタンスが小さく、大きな電流値の得ら
れる安定した定電流源回路を提供できる。
回路に用いるためにゲート長の短いＦＥＴを用いても、
ドレインコンダクタンスが小さく、大きな電流値の得ら
れる安定した定電流源回路を提供できる。
【００２１】さらに、本発明の定電流源回路では、電流
値とドレインコンダクタンスを独立に制御でき、任意の
定電流値をとることができ、各設定電流値において低ド
レインコンダクタンスを得ることができる。
値とドレインコンダクタンスを独立に制御でき、任意の
定電流値をとることができ、各設定電流値において低ド
レインコンダクタンスを得ることができる。
【００２２】また、本発明の定電流源回路素子によれば
、異なるゲート幅を有するゲート電極を隣接して形成す
る際に、ゲート電極を離すことができるために異なる幅
を有する活性層を容易に形成でき、本発明の低電流源回
路を素子として容易に製造できる。
、異なるゲート幅を有するゲート電極を隣接して形成す
る際に、ゲート電極を離すことができるために異なる幅
を有する活性層を容易に形成でき、本発明の低電流源回
路を素子として容易に製造できる。
【図１】本発明第１実施例の定電流源回路を説明する図
である。
である。
【図２】本発明第２実施例の定電流源回路を示す回路図
である。
である。
【図３】第１実施例の定電流源回路のドレイン電圧−ド
レイン電流特性を示す図である。
レイン電流特性を示す図である。
【図４】第２実施例の定電流源回路のドレイン電圧−ド
レイン電流特性を示す図である。
レイン電流特性を示す図である。
【図５】従来の定電流源回路の回路図である。
【図６】従来の定電流源回路の回路図である。
【図７】従来の定電流源回路の回路図である。
【図８】従来の定電流源回路素子の構成図である。
【図９】従来の定電流源回路素子の構成図である。
【図１０】差動増幅器の回路図である。
【図１１】差動増幅器の回路図である。
【図１２】従来のＦＥＴのドレイン電圧−ドレイン電流
特性を示す図である。
特性を示す図である。
１，２，３ ＦＥＴ
５ 活性層
１１ ドレイン電極
１２ ソース電極
１３，１４ ゲート電極
１５ 共通電極
ａ 高電位端子
ｂ 低電位端子
Claims (2)
- 【請求項１】 ２個以上の電界効果トランジスタがソ
ースとドレインに関して直列に接続され、最端のドレイ
ン端子が高電位端子に接続され、ゲート端子と最端のソ
ース端子とが低電位端子に接続された定電流源回路であ
って、最端のドレイン端子を有する電界効果トランジス
タ以外の電界効果トランジスタの内少なくとも１つの電
界効果トランジスタは、最端のドレイン端子を有する電
界効果トランジスタよりも小さいゲート幅を有している
ことを特徴とする定電流源回路。 - 【請求項２】 互いに異なるゲート幅を有するゲート
電極間にソース電極とドレイン電極とを兼ねる共通電極
が形成されていることを特徴とする上記請求項１記載の
定電流源回路と同様の回路構成を有する定電流源回路素
子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2401482A JPH04214665A (ja) | 1990-12-12 | 1990-12-12 | 定電流源回路及び定電流源回路素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2401482A JPH04214665A (ja) | 1990-12-12 | 1990-12-12 | 定電流源回路及び定電流源回路素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04214665A true JPH04214665A (ja) | 1992-08-05 |
Family
ID=18511308
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2401482A Pending JPH04214665A (ja) | 1990-12-12 | 1990-12-12 | 定電流源回路及び定電流源回路素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04214665A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5973377A (en) * | 1995-12-28 | 1999-10-26 | Nec Corporation | Semiconductor device having FETs with shared source and drain regions |
-
1990
- 1990-12-12 JP JP2401482A patent/JPH04214665A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5973377A (en) * | 1995-12-28 | 1999-10-26 | Nec Corporation | Semiconductor device having FETs with shared source and drain regions |
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