JP3651617B2 - 単電子トンネル論理素子 - Google Patents
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Description
【産業上の利用分野】
本発明はクーロン・ブロッケイドによる単一電子トンネリングを応用した論理素子に関する。
【0002】
【従来の技術】
近年、微小なキャパシタンスを有するトンネル接合において見られる単一電子トンネリングに関する研究が盛んに行われるようになった。単一電子トンネリング現象を利用すれば、従来のマクロな電子デバイスに比べて桁違いに高速且つ低消費電力のデバイスが実現可能になる。その実現に向けて、単一電子トンネリングデバイスの試作研究が随所で行われつつある。
【0003】
単一電子トンネリングの起源について一言で言うと以下のようなことになる。非常に小さなキャパシタンスを有するトンネル接合では、電子一個の出し入れ(接合を介してのトンネル)に伴う充電エネルギの変化が温度揺らぎkB T(T:絶対温度、kB :ボルツマン定数)に比べて無視できない大きさになる。このような状況下では、たとえ一個の電子のトンネルといえども、エネルギ的に損をするようなトンネルは禁止される。これがクーロン・ブロッケイドと呼ばれ、単一電子トンネル現象の基本概念である。
【0004】
このクーロン・ブロッケイド特性を利用した単一電子トンネル素子の基本単位は、トンネル接合を二つ直列に接続した二重トンネル接合構造とそれらのトンネル接合に挟まれた中央電極に結合したゲート電極とから構成される三端子素子で、特に、このタイプの素子は単一電子トンネリングトランジスタ(SET)と呼ばれている。図15はその構成を示すもので、51,52は直列に接続されたトンネル接合部で、その一端はソース電極部55、他端はドレイン電極部56とされており、この二重トンネル接合構造によってチャネルを形成する。その中央電極部(アイランド部)54にはゲート電極57がキャパシタ53を介して接続されている。ソース・ドレイン電極部55,56間に所定のバイアス電圧VSD (= VS−VD)を印加し、ゲート電極57に電圧Vg を印加すると、バイアス電圧Vb とチャネルを流れる電流Iとの間に図16に示されるようなギャップを持ったリニア特性が得られる。このように、SETはギャップを越えるとほぼ線形な電流電圧特性(I−VSD 特性)を持つものである。この図に示されるように
ゲート電極57にかける電圧を変えることによって、電流Iの流れ始める電圧(クーロン・ブロッケイド電圧)を制御することができる。図17はバイアス電圧VSD=Vb を一定にしてゲート電圧Vg を変えたときの電流Iを示したものである。この図に示すように、電流Iはゲート電圧Vg に対して周期e/Cgで振動する。この現象はクーロン振動と呼ばれている。このクーロン振動を利用すれば図15のSETをスイッチング素子として応用することができる。つまり、例えばI≧IH を満たす領域の電流値をハイレベル出力HOUT ,I≦ILを満たす領域の電流値をローレベル出力LOUTとし、それぞれに対応するゲートバイアスVgの領域をハイレベル入力Hin及びローレベル入力Linにすることになる。
【0005】
【発明が解決しようとする課題】
しかしながら、図17から見て取れるように、ハイレベル出力Hout とローレベル出力Lout とをより明確に区別するには、(IH −IL )ができるだけ大きくなるように取れば良いことが分かる。こうすると逆に入力のマージンは小さくなってしまう。その結果、入力レベルの僅かの変化でハイレベル出力Hout とローレベル出力Lout とが入れ替わってしまう可能性が高くなる。というのも、Imin とImax との間の変化は急峻に起こるからである。したがって、これはSETの誤動作を誘発する原因となる。
【0006】
本発明は上記事情を鑑みてなされたものであって、その目的とするところは二重トンネル接合の特性を有効に利用し、入力の変動に対して安定した出力を得ることのできる単一電子トンネル論理素子を提供することにある。
【0007】
特に、本発明は、トンネル接合部の接合パラメータの設定によってその時定数を調整し、アイランド部に蓄えられる電荷を入力電圧に対し素電荷eのほぼ整数倍の値に量子化するようにし、もって電流電圧特性としてクーロン・ステアケイスが得られる二重トンネル接合を含む単一電子トンネル論理素子を提供することを目的とする。
【0008】
更に、本発明は、このクーロン・ステアケイスを得るにあたり、能動回路自体のトンネル接合部の時定数を調整した二重トンネル接合構造を有する単一電子トンネル論理素子を提供することを目的とする。
【0009】
また、本発明は、能動回路のゲート入力部に、これとは別のトンネル接合部を有する回路を電荷蓄積用の手段として配し、この回路のトンネル接合部の時定数を調整した単一電子トンネル論理素子を提供することを目的とする。
【0010】
さらにまた、本発明は、その電荷蓄積制御回路を二重トンネル接合回路によって構成した単一電子トンネル論理素子を提供することを目的とする。
【0011】
【課題を解決するための手段】
本発明の単電子トンネル論理素子は、第1、第2の単電子トンネル接合が直列に接続されてなり、その両端にバイアス電圧が印加された二重トンネル接合部と、前記第1、第2の単電子トンネル接合の共通接続部に対して容量素子を介して接続された信号入力部とを備え、前記共通接続部に蓄えられる電荷が、前記バイアス電圧に対し、素電荷の整数倍単位で近似的に量子化されていることを特徴とする。
【0012】
前記二重トンネル接合部において、第1i(i=1,2)の単電子トンネル接合のトンネル抵抗RT (i) 、接合キャパシタンスCiが
(i) RT (1) >RT (2) ,C1 >C2
(ii) RT (2) >RT (1) ,C2 >C1
のいずれかの条件を満たすように設定されている。
【0013】
本発明の単電子トンネル論理素子は、また、第1、第2の単電子トンネル接合が直列に接続されてなり、その両端にバイアス電圧が印加された二重トンネル接合部と、前記第1、第2の単電子トンネル接合の共通接続部に対して容量素子を介して接続された信号入力部とを備え、該信号入力部と前記容量素子間の共通接続部に蓄えられる電荷が、前記信号入力部に与えられる入力電圧に対し、素電荷の整数倍単位で近似的に量子化されていることを特徴とする。
【0014】
前記信号入力部は、第1、第2のインピーダンス素子が直列に接続された回路からなり、
前記第1、第2のインピーダンス素子の共通接続部が前記容量素子に接続されている。
【0015】
前記第1、第2のインピーダンス素子のうち少なくとも一方が単電子トンネル接合によって形成することができる。
【0016】
前記第1、第2のインピーダンス素子はともに単電子トンネル接合からなり、これらの単電子トンネル接合は、トンネル抵抗及び接合キャパシタンスのうち少なくとも一つにおいて、互いに異なるものとすることができる。
【0017】
前記容量素子及び信号入力部が複数個、前記第1、第2単電子トンネル接合の共通接続部に対して接続され構成とすることができる。
【0018】
前記第1のインピーダンス素子のトンネル抵抗RT (1) 、同素子の接合キャパシタンスC1 、前記第2のインピーダンス素子のトンネル抵抗RT (2) 、同素子の接合キャパシタンスC2 が、
(i) RT (1) C1 >RT (2) C2
(ii) RT (1) C1 <RT (2) C2
のいずれかの条件を満たすように設定されているのが望ましい。
【0019】
さらに言えば、
(i) RT (1) >RT (2) ,C1 ≧C2
(ii) RT (1) <RT (2) ,C1 ≦C2
のいずれかの条件を満たすのがより望ましい。
【0020】
【作用】
本発明によれば、ゲート回路への入力電圧に対する出力電流特性がクーロン・ステアケイスを示すようにアイランドへの電荷蓄積を制御するようにしているため、入力信号の電圧値に対する出力電流値の特性(クーロン振動特性)として方形波状の特性が得られ、入力信号の一定の電圧幅に対し一定の出力電流値が得られるようになり、各入力論理レベルに対応する電圧値のマージンを広げることが可能となる。これにより、二重トンネル接合の特性を有効に利用し、入力の変動に対して安定した出力を得ることができる。
【0021】
また、上記クーロン振動特性におけるハイレベル出力及びローレベル出力にそれぞれ対応する出力電流値それらの差ができるだけ大きくなるように変えたとしても入力電圧幅は一定幅が維持されるため、入力論理レベルに対する電圧値のマージンを狭めることなくハイレベル出力とローレベル出力との差を広げることができる。
【0022】
【実施例】
以下、本発明の実施例について図面を参照しつつ説明する。図1は本発明の第1実施例に係る単一電子トランジスタの回路構成を示すものである。この図において、能動回路としての二重トンネル接合回路をなすキャパシタ1,2はそれぞれ容量C1 ,C2 を持ち、電荷のトンネリングが可能なトンネル接合を形成している。それらのトンネル抵抗はそれぞれR1 ,R2 であるとする。ただし、これらの接合パラメータの値は少なくとも接合を介して一電子単位のトンネリングが期待でき、クーロン・ブロッケイドが起こるような範囲に設定されているものとする。このためには、例えば以下のような条件を満たしていればよい。
min(e2 /2C1 ,e2 /2C2 )≧kB T (1)
Ri ≧Rq ,(i=1,2) (2)
ここで、eは素電荷、kB はボルツマン定数、Tは絶対温度、
Rq =h/(2e2 )=12.9kΩは量子抵抗である。図1に示すように、トンネル接合部1,2は直列に接続されることにより二重トンネル接合構造を成し、その各端はそれぞれソース電極5及びドレイン電極6とされており、VSD(=VS −VD )印加端子とされる。トンネル接合部1とトンネル接合部2とで挟まれた符号4で示された領域は二重トンネル接合のアイランド部に当たる。このアイランド部4は、容量がCg であるトンネルが起こらない通常のキャパシタ3を介してゲート電極7に接続され、これが信号の入力端子となる。
【0023】
従来、考えられている単一電子トランジスタと同じような電流電圧特性(I−VSD特性)、即ち、ギャップを持ったほぼ線形なI−VSD特性を示すような設計では目的を達成することはできない。ところが、二重トンネル接合構造ではクーロン・ステアケイスと呼ばれる階段状のI−VSD特性を示すような接合パラメータ値の組合わせが存在する。この特性を利用すれば目的に見合う効果が期待できる。
【0024】
二重トンネル接合構造において、このクーロン・ステアケイスは、印加バイアス電圧VSDによるアイランド部4へのインクレメンタルチャージングの結果として生ずる。ここで、ゲートバイアスVg を印加してアイランド部4上に電荷を溜めるのではないことに注意すべきである。クーロン・ステアケイスが生ずるとき、アイランド部4上の電荷は、ほぼ整数値×e(e:素電荷)に量子化される。それ故、アイランド部4上に電荷が蓄積されるように接合パラメタ値を決める必要がある。このためにはトンネル接合部1及び2の時定数R1 C1 及びR2 C2 にある程度の差があれば良い。即ち、
R1 C1 >R2 C2 、またはR1 C1 <R2 C2 (3)
のどちらかの条件を満たすように接合パラメータ値を設定すれば良い。勿論、これらの時定数の差は大きいほど望ましい。好ましくは一桁以上異なるように設定する。
【0025】
さらに、印加バイアス電圧によるアイランド部4へのインクレメンタルチャージングの効果を高めるには、次に示す式(4)または(5)として示される条件のうちどちらかを満たすように接合パラメータ値を絞り込めばよい。
R1 >R2 ,C1 ≧C2 (4)
R2 >R1 ,C2 ≧C1 (5)
これらの条件式においても大小の差が大きいほど望ましいこととなる。
【0026】
ここでは話を簡単にするために、式(4)の条件を満たすように接合パラメータ値を取ったときの、図1で示される非対称二重トンネル接合単一電子トランジスタ(A−SET)の伝導特性とその効果について説明しよう。図2に図1に示すA−SETの代表的なI−VSD特性を、図3に同SETのゲートバイアスVg を変化させたときのI−Vg 特性、所謂、クーロン振動の様子をそれぞれ示した。図2に示すようにI−VSD特性はバイアス電圧VSDに対しクーロン・ステアケイスを示しており、能動回路を構成する当該二重トンネル接合回路は同時に電荷蓄積制御回路も内包していることとなる。この場合、図3から見て取れるように、ゲート電圧Vg に対して出力電流Iはほぼ矩形状に変化し、これが周期的に繰り返される。したがって、入力電圧Vg を矩形のほぼ平らな部分の中間点に相当する電圧に設定すれば、入力電圧Vg の変動に対して安定した出力が得られる。さらに、周期性を利用すれば、二つの入力レベルを十分離した値に設定することも可能である。
【0027】
例えば、電流値の大きい方をハイレベル出力(Hout )、それを与える電圧領域の中間点をVH 、一方、電流値の小さい方をローレベル出力(Lout )として、それを与える電圧領域の中間点をVL とする。このとき、VH <VL のように選んで、VH 近傍をローレベル入力Lin、VL 近傍をハイレベル入力Hinとすれば、このとき、このA−SETはインバータとしての働きを有する。また、クーロン振動の周期性(この例では振動周期はe/C1 )を利用してVH >VL のように選び、VH 近傍をハイレベル入力Hin、VL 近傍をローレベル入力Linとすれば、通常のスイッチング動作を行うようにすることができる。前述したように、周期性によってVL とVH とを十分離して設定することもできる。
【0028】
ここでは、トンネル接合構造が二つ直列に接続された二重トンネル接合構造を基本要素とする単一電子トランジスタを考えたが、より一般的には、複数のトンネル接合が直列に接続された単一電子トンネル接合列から成る多重トンネル接合構造で構成される単一電子トランジスタに対しても事情は同様である。
【0029】
図4は本発明の第2実施例に係る単一電子トランジスタの回路構成を示すものである。この図に示す能動回路を構成する二重トンネル接合回路は対称二重接合構造とされており、8,9はそのトンネル接合部、10はそのソース電極、11はドレイン電極、12はアイランド部で、ここでは、トンネル接合部8,9の接合パラメータが対象になっているものであって、クーロン・ステアケイスを示さない従来型のものとなっている。
【0030】
アイランド部12にはトンネルの起こらない通常のキャパシタ17を介して電荷蓄積制御回路が接続されている。トンネル接合部13とインピーダンス回路14との直列接続回路から構成され、キャパシタ17はそれらの間の中央電極(アイランド)部16に接続されている。当該制御回路のトンネル接合部13側の端部は量子化対象信号を入力するためのゲート電極15とされている。この電荷蓄積制御回路のアイランド部16には量子化された電荷が蓄えられる。即ち、二重トンネル接合をドライブする電圧に対し、ある幅を持ってほぼ整数値×e(e:素電荷)の電荷がアイランド部16に蓄積され、これにより、アイランド部12のポテンシャルを制御する。このことは図4に示されるような構成にすれば、ある幅の入力電圧Vg に対してほぼ一定の出力電流Iが得られることを意味しており、入力信号に対してマージンを持った素子設計が可能になる。このインピーダンス回路ZCとしては中央電極16に一電子単位のチャージング機能を保持するものであれば何でもよい。例えば、単一電子トンネル接合構造や単一電子トランジスタを含むものや、またZC自体なくてもよい。前述した2以上のトンネル接合部を有する多重単一電子トンネル接合列とその互いに隣合うトンネル接合に挟まれたアイランド部から容量素子を介して引き出された端子群とを備えたものや、単なる通常のキャパシタ列などが考えられる。いずれにせよ回路14の容量をトンネル接合部13の接合容量C13の10倍程度とすれば、入力信号に対して十分なマージンがとれる。例えば、C13=10aFとすれば回路14としては100aF程度の容量を有するものを用いればよい。
【0031】
図5はインピーダンス回路14をトンネル接合構造を有するものにより構成したものを示している。この図において、この場合、2個のトンネル接合部13,18からなる二重トンネル接合回路がその電荷蓄積制御回路を構成する。アイランド部16はトンネル接合部8とトンネル接合部9とで挟まれたアイランド部12に、容量がCg であるキャパシタ17を介して接続されている。トンネル接合部8,9,13,18はそれぞれ容量がC8 ,C9 ,C13,C18で、トンネル抵抗がR8 ,R9 ,R13,R18である。
【0032】
能動回路のドレイン電極11は接地され、ソース電極10は出力電圧Vout を取出す出力端子10に接続され、さらに抵抗値がRl である負荷素子20に接続されている。この負荷素子20の他端は、当該トランジスタを駆動するために必要なバイアス電圧Vb を供給するためのバイアス電圧印加端子21と接続されている。
【0033】
電荷蓄積制御回路のトンネル接合部13側の電極22は当該トランジスタに電圧Vg の量子化対象信号を入力するためのゲート電極22とされる。トンネル接合部18側の電極23は接地されている。
【0034】
このトランジスタはクーロン・ブロッケイドが起こるような環境下で動作するものとする。そのために各構成素子は、例えば、
【0035】
【数1】
のような条件を満たせば良い。ここで、eは素電荷、kB はボルツマン定数、Tは絶対温度、Rq =h/(2e2 )=12.9kΩは量子抵抗である。また、C(i) Σ (i=1,2)は二つの二重トンネル接合回路それぞれのアイランド部12,16の静電容量であり、C(1) Σ =Cg +C8 +C9 、C(2) Σ =Cg +C13+C18のように表される。
【0036】
能動回路を構成する二重トンネル接合回路は高インピーダンス環境下で動作するように負荷素子20の抵抗値Rl が小さくとも量子抵抗値Rq 以上の値を有するものとする。すなわち、
R≧Rq (8)
となるように設定する。加えて、この二重トンネル接合回路はクーロン・ステアケイスと呼ばれる階段状に変化するI−VSD特性を示さないような接合パラメータで構成されているものとする。このためには接合パラメータが
R8 ≧R9 ,C8 ≦C9 (9)
または、
R8 ≦R9 ,C8 ≧C9 (10)
を満たしていれば良い。
【0037】
一方、電荷蓄積制御回路の二重トンネル接合回路は低インピーダンス環境下で動作するように、それらに接続される電極等の抵抗成分は量子抵抗の値Rq に比べて十分小さいものとする。さらに、この二重トンネル接合回路はクーロン・ステアケイスと呼ばれる階段状に変化するI−Vg 特性を示すように、非対称な接合パラメータで構成されているものとする。この場合、二重トンネル接合回路でクーロン・ステアケイスが生じるには、条件
R13>R18,C13≧C18 (11)
または
R13<R18,C13≦C18 (12)
が満たされていれば良い。これらの条件が満たされているとき、二重トンネル接合回路のゲート電極22に電圧Vg を印加すると、|Vg |<Vc の範囲ではトンネルは禁止されてトンネル電流が流れない。この臨界点の電圧Vc をクーロン・ブロッケイド電圧と呼ぶ。一方、|Vg |≧Vc なる領域では印加電圧の増加に伴ってトンネル電流が階段状に増大するクーロン・ステアケイスが出現する。この減少はクーロン・ブロッケイド条件下において当該二重トンネル接合回路のアイランド部16の電荷が素電荷eを単位に量子化されることに起因している。つまり、印加電圧Vg を増加して行くにつれてアイランド部16の電荷が±eずつ変化することによる(この素電荷eの前の符号+,−は二重トンネル構造の接合パラメータに依存する)。以下、簡単のため、例えば、式(12)で示される条件が満たされている場合を考える。この場合、クーロン・ブロッケイド電圧はVc =e/(2C18)になる。一般に、クーロン・ステアケイスのステップの幅ΔV2 はトンネル接合部13,18の接合パラメータや温度などに依存するが、式(6)が十分満たされるような温度で、かつ特に、R18>>R13のように二重トンネル接合のトンネル抵抗が極端に異なっていれば、近似的に
ΔV2 =e/C18 (13)
によって与えられる。信号電圧Vg に対して、電荷蓄積制御回路となる二重トンネル接合回路のアイランド部16上の電荷n2 は素電荷eを単位として表示してある。この時、キャパシタ17には
Qg =(Cg /CΣ (2) )e・n2 (14)
の電荷が誘起される。
【0038】
さて、能動回路部は高インピーダンス環境下で動作するので、クーロン・ブロッケイド電圧Vc1は
Vc1=e/(2C1 ) (15)
である。ただし、C1 はトンネル接合部8,9のキャパシタC8 ,C9 の直列合成容量
C1 =C8 ・C9 /(C8 +C9 ) (16)
である。電極10の出力電圧が
Vout ≧Vc1 (17)
となるようにバイアス電圧Vb を電圧印加端子21に印加すれば、出力電圧Vout は式(14)で与えられるQg に対して素電荷eを周期に変動する。理想的な場合には
【0039】
【数2】
xはQg に応じて−0.5≦x<0.5の範囲の値を取るので、Vout はx=−1/2の時に最小になり、xが増大するにつれてVout も増大し、x=1/2−0+ の時に最大になる。それ故、−0.5<xL <0,0<xH <0.5の範囲でxL ,xH を適当に選んで、xが−0.5≦x≦xL の範囲の出力を信号の『ローレベル』、xがxH ≦x<0.5の範囲の出力を信号の『ハイレベル』に対応づけることが出きる。但し、−0.5≦x≦xL 或いはxH ≦x<0.5の時の出力の変動幅が、式(13)で与えられる、電荷蓄積制御回路のクーロン・ステアケイスのステップ幅ΔV2 に納まるように接合パラメータを選ばなくてはならない。
【0040】
以下の議論においてVb ,Rl を
Vb =Vc1+α・δV,Rl =γ・(R13+R18) (21)
のように書き表しても一般性を失わない。式(7)及び(8)の条件により、γは
γ≧1/2 (22)
を満たしていれば良いこととなる。また、式(17)に示す条件によりα=γとすれば十分であることが判る。このとき、式(18)は
Vout =Vc1+(γ/(γ+1))・(1+2x)δV (23)
のように書ける。式(23)においてx=−1/2,x=xL を代入して、ローレベル信号VL の下限値VL (inf) と上限値VL (sup) とが以下のように決ることとなる。
VL (inf) =Vc1
VL (sup) =Vc1+(γ/(1+γ))(1+2xL )δV (24)
また、式(23)において、x=xH ,x=1/2を代入すれば、ハイレベル信号VH の下限値VH (inf) と上限値VH (sup) とが以下のように決まる。
VH (inf) =Vc1+(γ/(1+γ))(1+2xH )δV
VH (sup) =Vc1+(2γ/(1+γ))δV (25)
次に、電荷蓄積制御回路への入力について述べる。
【0041】
【表1】
表1はこの電荷蓄積制御回路のアイランド部16上の電荷がそれぞれn2 ・e、またはn´2 ・eであるときの式(14)で与えられるQg の値と式(20)で与えられるxの値とを示したものである。図6によれば、アイランド部16上の電荷がこのようになるには、電荷蓄積制御回路のゲート電極22に
ΔV2 ・(n2 −(1/2))<V2 <ΔV2 ・(n2 +(1/2))
または、
ΔV2 ・(n′2 −(1/2))<V2 <ΔV2 ・(n′2 +(1/2))
を満たす電圧V2 を入力すれば良い。ここで、n2 ,n′2 は整数である。これらの式によってn2 で特徴づけられる電圧を入力信号の『ローレベル(VL )』、n´2 で特徴付けられる電圧を入力信号の『ハイレベル(VH )』に対応付けることにする。この式に式(13)を代入して書直すと、
のようになる。式(26)、(27)と式(24)、(25)とを関係付けると、
VL (sup) ≦(e/C18)(n+(1/2)) (28)
VL (sup) −VH (inf) <e/C18 (29)
VH (inf) ≧(e/C18)(n′−(1/2)) (30)
VL (sup) −VH (inf) <e/C18 (31)
が得られる(n2 、n′2 をそれぞれn,n′と書き正した)。
【0042】
ここで具体的に、
C13=(5−3β)Cg ,
C18=3(2+β)Cg (32)
(C8 /Cg )+(C9 +Cg )=2p,
(C8 /Cg )・(C9 /Cg )=q,(p,q>0) (33)
n′=n+3,n=5,17,29,… (34)
のように取った場合の論理ゲートを考える。今は、条件(12)が成り立っている状況を考えているから、βは
(−1/6)≦β<(5/3) (35)
の範囲になければいけない。この時、Cg /CΣ (2) =1/12であるから、表1は表2のように書き表せる。
【0043】
【表2】
ここで、xL とxH とを
xL =−7/24,xH =9/24 (36)
のように選ぶ。
【0044】
【数3】
これらの条件、及び式(22)を満たすようにβ,γ,p,q,n(=5,12,29,…)を選び、式(26)、(27)で与えられるVL 及びVH を、それぞれ入出力信号ハイレベル(H)及びローレベル(L)に対応付ければ、図5で示されるトランジスタの入出力状態は次の表3で与えられる。
【0045】
【表3】
したがって、上述のように構成された単電子二重トンネル接合素子はインバータとして動作することとなる。
【0046】
具体的なβ,γ,p,q,nの値としてβ=1.5、γ=10、n=5のように取れば、式(37)〜(39)を満足するp,qは図7の斜線で示した領域になる。例えば、p=2.5、q=5.5は斜線領域内にある。このようにβ、γ、p、q、nの値を定めると、式(32)、(33)により
C8 はほぼ1.6Cg ,C9 ははぼ3.4Cg 、
(またはC13はほぼ3.4Cg 、C18はほぼ1.6Cg )
C13はCg /2、C18は21Cg /2、
としてトンネル接合のキャパシタンスが決まる。Cg は式(6)を満たすようにすれば良い。一方、トンネル接合のトンネル抵抗は、条件(9)(または(10))、(12)及び(7)が満たされるように選べば良い。
【0047】
このように接合パラメータを定めれば、上記第3の実施例のトランジスタはインバータとして動作することになる。
【0048】
本実施例によれば、電荷蓄積制御回路の接合パラメータがクーロン・ステアケイスを示すように設定され、その入力電圧Vg −アイランド部の蓄積電荷n2 との階段状の特性により所定範囲の入力電圧に対して、能動回路を流れる電流Iが同一値となり、出力電圧Vout としても同一の値が得られるようになっているので、入力マージンが向上するという効果が得られることとなる。
【0049】
図8は本発明の第4実施例に係る単電子トンネル論理素子の構成を示すものである。これは2入力素子として機能するもので、I−VSDカーブにおいてクーロン・ステアケイスを示さない能動回路としての二重トンネル接合回路と、クーロン・ステアケイスを示す電荷蓄積制御回路としての2個の二重トンネル接合回路とを備えている。
【0050】
トンネル接合部13一端は信号電圧Vg1の入力端子となるゲート電極22とされ、トンネル接合部18一端の電極23は接地されている。トンネル接合部13,18の共通接続点であるアイランド部16と能動回路のアイランド部12との間には容量値がCg1のキャパシタ17が接続されている。
【0051】
第2の電荷蓄積制御回路は第3の二重トンネル接合回路によって構成され、トンネル接合部131,181の直列回路からなっている。C131 はトンネル接合部131の容量、R131 は同接合部131のトンネル抵抗、C 181 はトンネル接合部181の容量、R 181 は同接合部181のトンネル抵抗である。トンネル接合部131の一方の電極は信号電圧入力端子Vg2とされ、トンネル接合部181の一方の電極は接地されている。トンネル接合部131,181間のアイランド部162には容量値Cg2のキャパシタ171の一端が接続され、その他端が能動回路に接続されている。
【0052】
以上のように構成されたトランジスタはクーロン・ブロッケイドが起こるような環境下で動作するものとする。
【0053】
【数4】
ここで、CΣ (i) (i=1,2,3)は三つの二重トンネル構造それぞれの中央電極の静電容量であり、CΣ (1) =Cg1+Cg2+C8 +C9 、CΣ (2) =Cg1+C13+C18、CΣ (3) =Cg2+C131 +C181 のように表される。
【0054】
そして、第3の実施例と同様に、負荷素子20の抵抗値Rl は能動回路が高インピーダンス環境下で動作するように式(8)で示される条件を満たすように設定する。一方、電荷蓄積制御回路を構成する二重トンネル接合回路は低インピーダンス環境下で動作するように、それらに接続される電極等の抵抗成分は量子抵抗Rq に比べて十分小さくなるようにする。
【0055】
さらに、これらの条件に加えて、能動回路は電流電圧特性においてクーロン・ステアケイスを示さないように式(9)または(10)を満たす接合パラメータで構成され、一方、電荷蓄積制御回路を構成する二重トンネル接合はI−VSD特性がクーロン・ステアケイスを示すように
または
を満たす非対称な接合パラメータで構成されているものとする。
【0056】
式(42)または(43)に示される条件が満たされている状態で、電荷蓄積制御回路のゲート電極22,221に電圧を印加したとき、その印加電圧の絶対値|Vg1|,|Vg2|がクーロン・ブロッケイド電圧Vc2,Vc3以下ならばトンネルは禁止されてトンネル電流が流れない。一方、印加電圧の絶対値|Vg1|,|Vg2|がクーロン・ブロッケイド電圧Vc2,Vc3以上の領域ではクーロン・ステアケイスが出現する。以下、簡単のため、例えば、式(43)が満たされている場合を考える。この場合、クーロン・ブロッケイド電圧はVc2=e/(2C18),Vc3=e/(2C181 )になる。一般に、クーロン・ステアケイスのステップの幅ΔV2 ,ΔV3 は接合パラメータや温度などに依存するが、式(40)が十分満たされ、且つR18>>R13,R181 >>R131 のように二重接合のトンネル抵抗が極端に異なっていれば、近似的に
ΔV2 =e/C18
ΔV3 =e/C181 (44)
によって与えられる。印加電圧Vg1,Vg2に対して、各二重トンネル接合回路のアイランド部16,162上の電荷n2 ,n3 が量子化される様子を図6に表示した。この時、キャパシタ17,171には
Qg1=(Cg1/CΣ (2) )e・n2
Qg2=(Cg2/CΣ (3) )e・n3 (45)
の電荷が誘起される。
【0057】
端子10の出力電圧Vout が式(17)で示される条件を満たすように適当なバイアス電圧Vb を電圧印加端子21に印加すれば、理想的な場合には、Vout は式(18)のようになる。
【0058】
【数5】
それ故、Vout は式(45)で与えられるQg1,Qg2の和、すなわちQg1+Qg2に対して素電荷eを周期に変動する。第3の実施例において述べたように、xL とxH とを適当に決めれば、xが−0.5≦x≦xL の範囲の出力を『ローレベル』信号、xがxH ≦x<0.5の範囲の出力を『ハイレベル』信号に対応付けることができる。但し、出力信号の変動幅が式(44)で与えられるクーロン・ステアケイスのステップ幅ΔV2 ,ΔV3 に納まるようにパラメータを選ぶ必要がある。
【0059】
ここで再び、第1の実施例に倣ってVb とRl とを式(21)のように書直す。式(8)に示す条件と式(41)、そして式(17)に示す条件により、α=γと取り、γは(22)のようにすれば十分である。この時、Vout は式(23)のように書き表すことができ、ローレベル信号及びハイレベル信号の上下限はそれぞれ式(24)及び(25)のように決まる。
以下、分かり易いように
Cg1=Cg2=Cg ,C131 =C13,C181 =C18 (47)
である場合について考える。
【0060】
【表4】
表4は電荷蓄積制御回路を構成する第2及び第3の二重トンネル接合回路のアイランド部16,162上の電荷がそれぞれ(n2 ・e,n3 ・e)、または、(n′2 ・e,n′3 ・e)であるときの式(46)で与えられるxの値を示した表である。
【0061】
図6によれば、アイランド部上の電荷がこのようになるには、第2及び第3の二重トンネル接合回路のゲート電極22,221に
ΔV2 ・(n2 −(1/2))<V2 <ΔV2 ・(n2 +(1/2))
ΔV3 ・(n3 −(1/2))<V3 <ΔV3 ・(n3 +(1/2))
または
ΔV2 ・(n′2 −(1/2))<V2 <ΔV2 ・(n′2 +(1/2))
ΔV3 ・(n′3 −(1/2))<V3 <ΔV3 ・(n′3 +(1/2))
を満たす電圧V2 ,V3 を入力すれば良い。ここで、n2 ,n′2 またはn3 ,n′3 は整数である。これらの式で与えられるn2 ,n3 に対する電圧を入力信号の『ローレベル』、n′2 ,n′3 に対する電圧を入力信号の『ハイレベル』に対応づけることにする。この例では、第2及び第3の二重トンネル接合のキャパシタンスは同じ値だからΔV2 =ΔV3 である。それ故、第2及び第3の二重トンネル接合回路に対して同じ大きさの入力信号を使うためにはn2 =n3 =n、n′2 =n′3 =n′として良い。然るに、式(44)を代入して上式を書直すと、
のようになる。式(48)、(49)と式(24)、(25)とを関係付ければ、第3の実施例と同様の式(28)〜(31)が得られる。
【0062】
ここで具体例として、
C131 =C13=(11−3β)Cg ,
C181 =C18=3(4+β)Cg (50)
(C8 /Cg )+(C9 /Cg )=2p,
(C8 /Cg )・(C9 /Cg )=q,(p,q>0) (51)
n′=n+3,n=5,29,53,… (52)
のように取った場合の論理ゲートを考える。今は、条件(43)が成り立っている状況を考えているから、βは
−1/6≦β<11/3 (53)
の範囲になければいけない。このとき、Cg1/CΣ (2) =Cg2/CΣ (3) =1/24であるから、表4は表5のように書き表せる。
【0063】
【表5】
ここで、xL とxH とを
xL =−7/24,xH =9/24 (54)
のように選ぶ。式(54)を式(24),(25)に適用し、式(15),(16),(19),(50),(51)を使って、式(28)〜(31)を評価すると、
【0064】
【数6】
これらの条件、及び式(22)、(47)、(53)を満たすようにβ,γ,p,q,n(=5,29,53,…)を選び、式(48)と(49)で与えられるVL とVH とを、それぞれ入出力信号のハイレベル(H)及びローレベル(L)に対応づければ、図8で示される素子の入出力状態は次の表5で与えられる。
【0065】
【表6】
したがって、上述のように構成された単電子二重トンネル接合素子はNORゲートの動作をする。
【0066】
具体的なβ,γ,p,q,nの値としてβ=3.5、γ=10、n=5のように取れば、式(55)〜(57)を満足するp,qは図9の斜線で示した領域になる。例えば、p=5、q=24は斜線領域内にある。こうしてβ,γ,p,q,nの値を定めると、式(50)、(51)、(47)により次のようにトンネル接合のキャパシタンスが決まる。
C8 =4Cg ,C9 =6Cg ,
(またはC8 =6Cg ,C9 =4Cg ),
Cg1=Cg2=Cg ,
C131 =C13=Cg /2,
C181 =C18=45Cg /2
Cg は式(40)に示す条件を満たすようにすれば良い。一方、トンネル接合のトンネル抵抗は、式(9)(または(10))、(43)及び(41)で示す条件が満たされるように選べば良い。
【0067】
このように単電子トンネル論理素子のパラメータを定めれば、本実施例の論理素子はNORゲートになる。なお、図8において負荷素子20及び出力端子10の一連の回路部を11の位置に挿入するように11の側に接続すればORゲートとに動作させることも可能である。
【0068】
上記第3、第4実施例では、前者が1入力論理素子、後者が2入力論理素子を構成するものについて説明したが、本発明は更に多入力素子を構成することも可能である。この場合、オーミックな特性を示す能動回路を構成する第1の二重トンネル接合回路のアイランド部に第k(k=2,3,…)の二重トンネル接合回路のアイランド部をキャパシタを介して接続することとなる。図10はこのときの回路構成を示すものである。この図において、192〜19kはクーロン・ステアケイス特性を示す第k(2,3,…)の二重トンネル接合回路からなる電荷蓄積制御回路である。電荷蓄積制御回路193〜19kは全て電荷蓄積制御回路192と同一構成のものである。
【0069】
第1、第2の実施例から明らかなように、オーミック特性を示す能動回路を成す二重トンネル接合回路のトンネル接合キャパシタンスC8 ,C 9及びトンネル抵抗R8 ,R9 と、第2〜第kの二重トンネル接合回路192〜19kのトンネル接合キャパシタンスC130 ,C131 ,…,C13(k-2) ,C18,C181 ,…,C18(k-2) とトンネル抵抗R130 ,R131 ,…,R13(k-2) ,R18,R181 ,…,R18(k-2) とを設定することにより、入力電圧信号Vg1〜Vg(k-1)と出力信号Vout とに所定の論理演算結果が得られるようになる。
【0070】
最後に、本発明における第一の実施例の素子構造と作製方法に関して図面を参照しながら説明する。図11は本発明に係わるA−SETの素子構造を示す図である。
【0071】
まず、図11(b)に示すように、半絶縁性バルクInAs基板31上に高純度のInAs層32をMBE法もしくはMOCVD法でエピタキシャル成長させ、次いで、不純物無添加のGax In1-x Asバリア層33を6nmから10nm程度、MBE法もしくはMOCVD法でエピタキシャル成長させる。その後、ドナー不純物としてSn を含むn−Gax In1-x As層34を成長させる。ここで、Gax In1-x Asの混晶比xは0.5以上が望ましい。また、n−Gax In1-x As層34に含ませる不純物はSn以外にも、Gax In1-x Asに対してドナータイプになるものであれば何を使ってもよいことは言うまでもない。こうしてできたInAs層32とGax In1-x As層33のヘテロ界面には二次元ガス系が形成される。
【0072】
次に、n−Gax In1-x As層34上部に図11(a)に示される形状の金属的な第1ゲート電極35を形成し、シリコン酸化膜36を介して第2ゲート電極37、及び第3ゲート電極38を形成する。ここで、第1ゲート電極35を形成する前に、n−Gax In1-x As層34上にTe等のドナータイプの不純物をドープしたn−InAs層を成長した後で、その上に第1ゲート電極35を形成しても良い。また、第3のゲート電極38は第2ゲート電極37を形成した後、さらに、その上にシリコン酸化膜を積層してから形成しても良い。その場合、第3のゲート電極38の配置はその縁が第2ゲート電極37に重なるようになっていても構わない。以上において、シリコン酸化膜の代わりに他の絶縁膜を用いてもよい。
【0073】
第1ゲート電極35に印加する電圧を制御し、その下部に位置する二次元電子ガスを排除すれば、細線状に伝導チャネルを形成することができる。さらに、第2ゲート電極37に印加する電圧を制御して細線状伝導チャネルにバリアが形成できる。これらがトンネル接合の役割を果たし、それらに囲まれた領域がアイランド部に相当する。二つの第2ゲート電極37のそれぞれで印加電圧を制御することによって、トンネル抵抗やキャパシタンスの大きさを別々に変えることができる。これによって、接合パラメータをクーロン・ステアケイスが生じる得るように非対称に設定することも可能になる。第3のゲート電極38はアイランド部のポテンシャルを制御するために設けられており、図1で示されるA−SETのゲート電極7に相当するものである。
【0074】
ここではヘテロ界面を形成するためにInAs/Gax In1-x Asの組合わせを用いたが、この他にもGaAs/Alx Ga1-x Asなどの組合わせも可能である。また、第1のゲート電極の形状及び配置を変えれば、Si/SiO2 系の反転層を二次元電子ガス系として利用することもできる。加えて、第1、第2、第3のゲート電極に関しても、その形状や配置は図11(a)に示されるものだけに限らない。細線状の伝導チャネルとそのチャネル上の一部にトンネルバリアが形成されさえすれば、どのような形状・配置のゲート電極であっても構わない。例えば、第2、第3のゲート電極が第一電極と同様にスプリットゲートとなっていてもよい。ここで示した実施例ではトンネル接合のキャパシタンス及びトンネル抵抗の大きさをゲート電極を介して制御可能な構造としたが、勿論、これに限ったものではない。二重トンネル接合が非対称になるように予め各トンネル接合のパラメータを決めておいて、例えば、『金属−トンネル絶縁膜−金属』のような構造で非対称二重トンネル接合を作り込んでもよい。
【0075】
第3の実施例についてもゲート電極の形状や配置を図12に示すようにすれば、同様の方法で作製できるが、ここでは別の方法、即ちプレーナ行程を経る作製方法に関して図13、図14(a)、図14(b)を眺めながら説明する。図13は第3実施例の構造を上から見た平面図である。図14(a)、(b)はそれぞれ図13においてA−A′、B−B′に沿って切ったときの断面図である。ただし、図14(a)の411,412及び図14(b)の45,46は実際には見えないが、説明の都合上、書込んでいる。
【0076】
まず、絶縁性基板41上に金属的膜を堆積した後、レジストを載せる。光、或いは電子ビームを使って露光して細線状にレジストを残し、エッチング処理を施し、細線状の金属領域42を形成する。その上部一面に絶縁膜43を堆積し、電子ビームや収束イオンビームを用いて細線状金属配線42に掛かる位置を一部削って穴を開け、薄くしてトンネル接合部44を作る。穴のサイズは面積が0.01μm2 程度か、これ以下が望ましい。さらに、この上にトンネル接合部44を覆うように電極配線45及び46を形成し、その後、絶縁膜47を一面に堆積する。ここまでの行程で一つ二重トンネル接合が作製でき、細線状の金属領域42が二重トンネル接合構造のアイランド部になる。トンネル接合のキャパシタンス、トンネル抵抗などの接合パラメータはトンネル接合部44の穴の大きさ、膜の厚さを変えればコントロールできる。次に、絶縁膜47上に金属膜を堆積した後、先に形成下電極配線45,46との間に細線状金属領域42とは異なる方向に金属細線領域42を形成した時と同様の方法で、細線状の金属領域48をエッチング処理を施して形成する。その後、絶縁膜43、トンネル接合部44、電極配線45,46、絶縁膜47を形成したのと同様の行程を経て、絶縁膜49を堆積し、トンネル接合部410、電極配線411,412を形成し、絶縁膜413を堆積する。この行程で二つ目の二重トンネル接合構造が作りあがり、細線状金属領域48が二つ目の二重トンネル接合のアイランド部となる。ここでもまた、トンネル接合の接合パラメータはトンネル接合部410の穴の大きさ、膜の厚さを変えて望みの値に制御できることは言うまでもない。このようにして作製した二つの二重トンネル接合構造は、絶縁膜47を介して互いにそのアイランド部が容量結合される。この容量の大きさは電極配線45,46との間の絶縁膜の厚さを変えて制御可能である。
【0077】
【発明の効果】
以上説明したように本発明によれば、ゲート回路への入力電圧に対する出力電流特性がクーロン・ステアケイスを示すようにアイランドへの電荷蓄積を制御するようにしているため、入力信号の電圧値に対する出力電流値の特性(クーロン振動特性)として方形波状の特性が得られ、入力信号の一定の電圧幅に対し一定の出力電流値が得られるようになり、各入力論理レベルに対応する電圧値のマージンを広げることが可能となる。これにより、二重トンネル接合の特性を有効に利用し、入力の変動に対して安定した出力を得ることができる。
【0078】
また、上記クーロン振動特性におけるハイレベル出力及びローレベル出力にそれぞれ対応する出力電流値を変えたとしても入力電圧幅は一定幅が維持されるため、入力論理レベルに対する電圧値のマージンを狭めることなくハイレベル出力とローレベル出力との差を広げることができる。
【図面の簡単な説明】
【図1】本発明の第1実施例に係る二重トンネル接合単一電子トランジスタ(A−SET)の構成を示す回路図。
【図2】図1に示すA−SETにおいて、2個のトンネル接合部についてのトンネル抵抗R1 ,R2 及び接合容量C1 ,C2 をR1 >>R2 、C1 >>C2 とした時のI−VSD特性についてゲートバイアスをパラメータとして示す図。
【図3】図1に示すA−SETにおいて、VSDを図2のVb に固定した時のI−Vg 特性(クーロン振動の様子)を示す図。
【図4】本発明の第2実施例に係るSETの構成を示す回路図。
【図5】本発明の第3実施例に係るSETの構成を示す回路図。
【図6】図5に示すSETにおいて、電荷蓄積制御回路の2個のトンネル接合部のアイランドに貯えられる電荷数をVg に対して示した図。
【図7】図5に示すSETについて一入力論理ゲートを構成するときに必要な接合容量に関する定数が満たす条件を示す図。
【図8】本発明の第4実施例に係る一電子論理素子の構成を示す回路図。
【図9】図8に示す一電子論理素子について二入力論理ゲートを構成するときに必要な接合容量に関する定数が満たす条件を示す図。
【図10】本発明の第5実施例に係る一電子論理素子の構成を示す回路図。
【図11】図1に示す本発明に係わるA−SETの素子構造を示すもので、同図(a)は平面図、(b)は断面図。
【図12】図5に示す本発明に係わる一電子論理素子の素子構造を示す平面図。
【図13】図5に示す本発明に係わる一電子論理素子の素子構造を示す平面図。
【図14】図13に示す素子構造を示すものであって、同図(a)はA−A′線に沿う断面図、(b)はB−B′線に沿う断面図。
【図15】従来の容量結合型ゲートを有する単一電子トランジスタの構成を示す回路図。
【図16】図15に示すSETのI−VSD特性をゲートバイアスをパラメータとして示す図。
【図17】図15に示すSETにおいてVSDを固定してI−Vg 特性を示す図。
【符号の説明】
1,2 能動回路及び電荷蓄積制御回路の両者を構成するトンネル接合部
3,17,171 キャパシタ
4,12,16,162 アイランド部
5,10 ソース電極
6,11 ドレイン電極
7,15,22,221 ゲート電極
8,9 能動回路を成すトンネル接合部
13,18,131,181 電荷蓄積制御回路を成すトンネル接合部
14 インピーダンス回路
Vg ,Vg1,Vg2 量子化対象信号電圧となるゲート電圧
VSD ソース−ドレイン間バイアス電圧
Claims (6)
- 第1、第2の単電子トンネル接合が直列に接続されてなり、その両端にバイアス電圧が印加された二重トンネル接合部と、前記第1、第2の単電子トンネル接合の共通接続部に容量素子を介して接続された信号入力部とを備え、前記共通接続部に蓄えられる電荷が、前記バイアス電圧に対し、素電荷の整数倍単位で近似的に量子化されており、前記二重トンネル接合部において、第i(i=1,2)の単電子トンネル接合のトンネル抵抗RT (i) 、接合キャパシタンスCiが
(i) RT (1) >RT (2) ,C1 ≧C2
(ii) RT (2) >RT (1) ,C2 ≧C1
のいずれかの条件を満たすように設定されていることを特徴とする単電子トンネル論理素子。 - 第1、第2の単電子トンネル接合が直列に接続されてなり、その両端にバイアス電圧が印加された二重トンネル接合部と、前記第1、第2の単電子トンネル接合の第1共通接続部に容量素子を介して接続された信号入力部とを備え、前記信号入力部は、第1、第2のインピーダンス素子が直列に接続された回路を具備し、前記第1、第2のインピーダンス素子の第2共通接続部が前記容量素子に接続され、前記第2共通接続部に蓄えられる電荷が、前記信号入力部に与えられる入力電圧に対し、素電荷の整数倍単位で近似的に量子化されており、
前記第1、第2のインピーダンス素子のうち少なくとも一方が単電子トンネル接合からなることを特徴とする単電子トンネル論理素子。 - 前記第1、第2のインピーダンス素子はともに単電子トンネル接合からなり、これらの単電子トンネル接合は、トンネル抵抗及び接合キャパシタンスのうち少なくとも一つにおいて、互いに異なるものであることを特徴とする請求項2記載の単電子トンネル論理素子。
- 第1、第2の単電子トンネル接合が直列に接続されてなり、その両端にバイアス電圧が印加された二重トンネル接合部と、前記第1、第2の単電子トンネル接合の第1共通接続部に容量素子を介して接続された信号入力部とを備え、前記信号入力部と前記容量素子の第2共通接続部に蓄えられる電荷が、前記信号入力部に与えられる入力電圧に対し、素電荷の整数倍単位で近似的に量子化されており、前記容量素子及び信号入力部が複数個、前記第1、第2の単電子トンネル接合の前記第1共通接続部に接続されていることを特徴とする単電子トンネル論理素子。
- 前記第1のインピーダンス素子のトンネル抵抗RT (1) 、同素子の接合キャパシタンスC1 、前記第2のインピーダンス素子のトンネル抵抗RT (2) 、同素子の接合キャパシタンスC2 が、
(i) RT (1) C1 >RT (2) C2
(ii) RT (1) C1 <RT (2) C2
のいずれかの条件を満たすように設定されていることを特徴とする請求項3記載の単電子トンネル論理素子。 - (i) RT (1) >RT (2) ,C1 ≧C2
(ii) RT (1) <RT (2) ,C1 ≦C2
のいずれかの条件を満たすことを特徴とする請求項5記載の単電子トンネル論理素子。
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