JPH07307453A - 単電子トンネル論理素子 - Google Patents

Abstract

(57)【要約】 【目的】 入力変動に対する安定出力を得ること。 【構成】 それぞれ単電子トンネル接合を有するインピ
ーダンス素子１，２を直列接続したチャネル形成回路を
有する。各インピーダンス素子１，２のトンネル抵抗を
Ｒ₁ ，Ｒ₂ 、接合キャパシタをＣ₁ ，Ｃ₂ としたとき、
Ｒ₁ ＞Ｒ₂ ，Ｃ₁≧Ｃ₂ 、又はＲ₁ ＜Ｒ₂ ，Ｃ₁ ≦Ｃ₂
を満たすようにする。これにより、アイランド部４への
蓄積電荷が入力電圧に対し、ｅのほぼ整数倍に量子化さ
れ、電流電圧特性がクーロン・ステアケイスを示し、方
形波状のクーロン振動特性が得られ、一定の入力電圧幅
に対し一定の出力電流値が得られるようになり、各入力
論理レベルに対応する電圧値のマージンを広げることが
可能となる。 【効果】 入力変動に対して安定した出力が得られる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はクーロン・ブロッケイド
による単一電子トンネリングを応用した論理素子に関す
る。

【０００２】

【従来の技術】近年、微小なキャパシタンスを有するト
ンネル接合において見られる単一電子トンネリングに関
する研究が盛んに行われるようになった。単一電子トン
ネリング現象を利用すれば、従来のマクロな電子デバイ
スに比べて桁違いに高速且つ低消費電力のデバイスが実
現可能になる。その実現に向けて、単一電子トンネリン
グデバイスの試作研究が随所で行われつつある。

【０００３】単一電子トンネリングの起源について一言
で言うと以下のようなことになる。非常に小さなキャパ
シタンスを有するトンネル接合では、電子一個の出し入
れ（接合を介してのトンネル）に伴う充電エネルギの変
化が温度揺らぎｋ_B Ｔ（Ｔ：絶対温度、ｋ_B ：ボルツマ
ン定数）に比べて無視できない大きさになる。このよう
な状況下では、たとえ一個の電子のトンネルといえど
も、エネルギ的に損をするようなトンネルは禁止され
る。これがクーロン・ブロッケイドと呼ばれ、単一電子
トンネル現象の基本概念である。

【０００４】このクーロン・ブロッケイド特性を利用し
た単一電子トンネル素子の基本単位は、トンネル接合を
二つ直列に接続した二重トンネル接合構造とそれらのト
ンネル接合に挟まれた中央電極に結合したゲート電極と
から構成される三端子素子で、特に、このタイプの素子
は単一電子トンネリングトランジスタ（ＳＥＴ）と呼ば
れている。図１５はその構成を示すもので、５１，５２
は直列に接続されたトンネル接合部で、その一端はソー
ス電極部５５、他端はドレイン電極部５６とされてお
り、この二重トンネル接合構造によってチャネルを形成
する。その中央電極部（アイランド部）５４にはゲート
電極５７がキャパシタ５３を介して接続されている。ソ
ース・ドレイン電極部５５，５６間に所定のバイアス電
圧Ｖ_SD（＝Ｖ_S −Ｖ_D ）を印加し、ゲート電極５７に電
圧Ｖ_g を印加すると、バイアス電圧Ｖ_b とチャネルを流
れる電流Ｉとの間に図１６に示されるようなギップを持
ったリニアな特性が得られる。このように、ＳＥＴはギ
ャップを越えるとほぼ線形な電流電圧特性（Ｉ−Ｖ_SD特
性）を持つものである。この図に示されるようにゲート
電極５７にかける電圧を変えることによって、電流Ｉの
流れ始める電圧（クーロン・ブロッケイド電圧）を制御
することができる。図１７はバイアス電圧Ｖ_SC＝Ｖ_b を
一定にしてゲート電圧Ｖ_g を変えたときの電流Ｉを示し
たものである。この図に示すように、電流Ｉはゲート電
圧Ｖ_g に対して周期ｅ／Ｃ_g で振動する。この現象はク
ーロン振動と呼ばれている。このクーロン振動を利用す
れば図１５のＳＥＴをスイッチング素子として応用する
ことができる。つまり、例えばＩ≧Ｉ_H を満たす領域の
電流値をハイレベル出力Ｈ_out 、Ｉ≦Ｉ_L を満たす領域
の電流値をローレベル出力Ｌ_out とし、それぞれに対応
するゲートバイアスＶ_g の領域をハイレベル入力Ｈ_in及
びローレベル入力Ｌ_inにすることになる。

【０００５】

【発明が解決しようとする課題】しかしながら、図１７
から見て取れるように、ハイレベル出力Ｈ_out とローレ
ベル出力Ｌ_out とをより明確に区別するには、（Ｉ_H −
Ｉ_L ）ができるだけ大きくなるように取れば良いことが
分かる。こうすると逆に入力のマージンは小さくなって
しまう。その結果、入力レベルの僅かの変化でハイレベ
ル出力Ｈ_out とローレベル出力Ｌ_out とが入れ替わって
しまう可能性が高くなる。というのも、Ｉ_min とＩ_max
との間の変化は急峻に起こるからである。したがって、
これはＳＥＴの誤動作を誘発する原因となる。

【０００６】本発明は上記事情を鑑みてなされたもので
あって、その目的とするところは二重トンネル接合の特
性を有効に利用し、入力の変動に対して安定した出力を
得ることのできる単一電子トンネル論理素子を提供する
ことにある。

【０００７】特に、本発明は、トンネル接合部の接合パ
ラメータの設定によってその時定数を調整し、アイラン
ド部に蓄えられる電荷を入力電圧に対し素電荷ｅのほぼ
整数倍の値に量子化するようにし、もって電流電圧特性
としてクーロン・ステアケイスが得られる二重トンネル
接合を含む単一電子トンネル論理素子を提供することを
目的とする。

【０００８】更に、本発明は、このクーロン・ステアケ
イスを得るにあたり、能動回路自体のトンネル接合部の
時定数を調整した二重トンネル接合構造を有する単一電
子トンネル論理素子を提供することを目的とする。

【０００９】また、本発明は、能動回路のゲート入力部
に、これとは別のトンネル接合部を有する回路を電荷蓄
積用の手段として配し、この回路のトンネル接合部の時
定数を調整した単一電子トンネル論理素子を提供するこ
とを目的とする。

【００１０】さらにまた、本発明は、その電荷蓄積制御
回路を二重トンネル接合回路によって構成した単一電子
トンネル論理素子を提供することを目的とする。

【００１１】

【課題を解決するための手段】本発明の単電子トンネル
論理素子は、第１、第２の単電子トンネル接合が直列に
接続されてなり、その両端にバイアス電圧が印加された
二重トンネル接合部と、前記第１、第２の単電子トンネ
ル接合の共通接続部に対して容量素子を介して接続され
た信号入力部とを備え、前記共通接続部に蓄えられる電
荷が、前記バイアス電圧に対し、素電荷の整数倍単位で
近似的に量子化されていることを特徴とする。

【００１２】前記二重トンネル接合部において、第１ｉ
（ｉ＝１，２）の単電子トンネル接合のトンネル抵抗Ｒ
_T ⁽ⁱ⁾ 、接合キャパシタンスＣ_ｉが （ｉ） Ｒ_T ⁽¹⁾ ＞Ｒ_Ｔ ⁽²⁾ ，Ｃ₁ ＞Ｃ₂ （ii） Ｒ_T ⁽²⁾ ＞Ｒ_Ｔ ⁽¹⁾ ，Ｃ₂ ＞Ｃ₁ のいずれかの条件を満たすように設定されている。

【００１３】本発明の単電子トンネル論理素子は、ま
た、第１、第２の単電子トンネル接合が直列に接続され
てなり、その両端にバイアス電圧が印加された二重トン
ネル接合部と、前記第１、第２の単電子トンネル接合の
共通接続部に対して容量素子を介して接続された信号入
力部とを備え、該信号入力部と前記容量素子間の共通接
続部に蓄えられる電荷が、前記信号入力部に与えられる
入力電圧に対し、素電荷の整数倍単位で近似的に量子化
されていることを特徴とする。

【００１４】前記信号入力部は、第１、第２のインピー
ダンス素子が直列に接続された回路からなり、前記第
１、第２のインピーダンス素子の共通接続部が前記容量
素子に接続されている。

【００１５】前記第１、第２のインピーダンス素子のう
ち少なくとも一方が単電子トンネル接合によって形成す
ることができる。

【００１６】前記第１、第２のインピーダンス素子はと
もに単電子トンネル接合からなり、これらの単電子トン
ネル接合は、トンネル抵抗Ｂ及び接合キャパシタンスの
うち少なくとも一つにおいて、互いに異なるものとする
ことができる。

【００１７】前記容量素子及び信号入力部が複数個、前
記第１、第２単電子トンネル接合の共通接続部に対して
接続され構成とすることができる。

【００１８】前記第１のインピーダンス素子のトンネル
抵抗Ｒ_T ⁽¹⁾ 、同素子の接合キャパシタンスＣ₁ 、前記
第２のインピーダンス素子のトンネル抵抗Ｒ_T ⁽²⁾ 、同
素子の接合キャパシタンスＣ₂ が、 （ｉ） Ｒ_T ⁽¹⁾ Ｃ₁ ＞Ｒ_T ⁽²⁾ Ｃ₂ （ii） Ｒ_T ⁽¹⁾ Ｃ₁ ＜Ｒ_T ⁽²⁾ Ｃ₂ のいずれかの条件を満たすように設定されているのが望
ましい。

【００１９】さらに言えば、 （ｉ） Ｒ_T ⁽¹⁾ ＞Ｒ_T ⁽²⁾ ，Ｃ₁ ≧Ｃ₂ （ii） Ｒ_T ⁽¹⁾ ＜Ｒ_T ⁽²⁾ ，Ｃ₁ ≦Ｃ₂ のいずれかの条件を満たすのがより望ましい。

【００２０】

【作用】本発明によれば、ゲート回路への入力電圧に対
する出力電流特性がクーロン・ステアケイスを示すよう
にアイランドへの電荷蓄積を制御するようにしているた
め、入力信号の電圧値に対する出力電流値の特性（クー
ロン振動特性）として方形波状の特性が得られ、入力信
号の一定の電圧幅に対し一定の出力電流値が得られるよ
うになり、各入力論理レベルに対応する電圧値のマージ
ンを広げることが可能となる。これにより、二重トンネ
ル接合の特性を有効に利用し、入力の変動に対して安定
した出力を得ることができる。

【００２１】また、上記クーロン振動特性におけるハイ
レベル出力及びローレベル出力にそれぞれ対応する出力
電流値それらの差ができるだけ大きくなるように変えた
としても入力電圧幅は一定幅が維持されるため、入力論
理レベルに対する電圧値のマージンを狭めることなくハ
イレベル出力とローレベル出力との差を広げることがで
きる。

【００２２】

【実施例】以下、本発明の実施例について図面を参照し
つつ説明する。図１は本発明の第１実施例に係る単一電
子トランジスタの回路構成を示すものである。この図に
おいて、能動回路としての二重トンネル接合回路をなす
キャパシタ１，２はそれぞれ容量Ｃ₁ ，Ｃ₂ を持ち、電
荷のトンネリングが可能なトンネル接合を形成してい
る。それらのトンネル抵抗はそれぞれＲ₁ ，Ｒ₂ である
とする。ただし、これらの接合パラメータの値は少なく
とも接合を介して一電子単位のトンネリングが期待で
き、クーロン・ブロッケイドが起こるような範囲に設定
されているものとする。このためには、例えば以下のよ
うな条件を満たしていればよい。 ｍｉｎ（ｅ² ／２Ｃ₁ ，ｅ² ／２Ｃ₂ ）≧ｋ_B Ｔ （１） Ｒ_i ≧Ｒ_q ，（ｉ＝１，２） （２） ここで、ｅは素電荷、ｋ_B はボルツマン定数、Ｔは絶対
温度、Ｒ_q ＝ｈ／（２ｅ² ）＝１２．９ｋΩは量子抵抗
である。図１に示すように、トンネル接合部１，２は直
列に接続されることにより二重トンネル接合構造を成
し、その各端はそれぞれソース電極５及びドレイン電極
６とされており、Ｖ_SD（＝Ｖ_S −Ｖ_D ）印加端子とされ
る。トンネル接合部１とトンネル接合部２とで挟まれた
符号４で示された領域は二重トンネル接合のアイランド
部に当たる。このアイランド部４は、容量がＣ_g である
トンネルが起こらない通常のキャパシタ３を介してゲー
ト電極７に接続され、これが信号の入力端子となる。

【００２３】従来、考えられている単一電子トランジス
タと同じような電流電圧特性（Ｉ−Ｖ_SD特性）、即ち、
ギャップを持ったほぼ線形なＩ−Ｖ_SD特性を示すような
設計では目的を達成することはできない。ところが、二
重トンネル接合構造ではクーロン・ステアケイスと呼ば
れる階段状のＩ−Ｖ_SD特性を示すような接合パラメータ
値の組合わせが存在する。この特性を利用すれば目的に
見合う効果が期待できる。

【００２４】二重トンネル接合構造において、このクー
ロン・ステアケイスは、印加バイアス電圧Ｖ_SDによるア
イランド部４へのインクレメンタルチャージングの結果
として生ずる。ここで、ゲートバイアスＶ_g を印加して
アイランド部４上に電荷を溜めるのではないことに注意
すべきである。クーロン・ステアケイスが生ずるとき、
アイランド部４上の電荷は、ほぼ整数値×ｅ（ｅ：素電
荷）に量子化される。それ故、アイランド部４上に電荷
が蓄積されるように接合パラメタ値を決める必要があ
る。このためにはトンネル接合部１及び２の時定数Ｒ₁
Ｃ₁ 及びＲ₂ Ｃ₂にある程度の差があれば良い。即ち、
Ｒ₁ Ｃ₁ ＞Ｒ₂ Ｃ₂ 、またはＲ₁ Ｃ₁ ＜Ｒ₂ Ｃ₂
（３）のどちらかの条件を満たすように接合パラメータ
値を設定すれば良い。勿論、これらの時定数の差は大き
いほど望ましい。好ましくは一桁以上異なるように設定
する。

【００２５】さらに、印加バイアス電圧によるアイラン
ド部４へのインクレメンタルチャージングの効果を高め
るには、次に示す式（４）または（５）として示される
条件のうちどちらかを満たすように接合パラメータ値を
絞り込めばよい。 Ｒ₁ ＞Ｒ₂ ，Ｃ₁ ≧Ｃ₂ （４） Ｒ₂ ＞Ｒ₁ ，Ｃ₂ ≧Ｃ₁ （５） これらの条件式においても大小の差が大きいほど望まし
いこととなる。

【００２６】ここでは話を簡単にするために、式（４）
の条件を満たすように接合パラメータ値を取ったとき
の、図１で示される非対称二重トンネル接合単一電子ト
ランジスタ（Ａ−ＳＥＴ）の伝導特性とその効果につい
て説明しよう。図２に図１に示すＡ−ＳＥＴの代表的な
Ｉ−Ｖ_SD特性を、図３に同ＳＥＴのゲートバイアスＶ_g
を変化させたときのＩ−Ｖ_g 特性、所謂、クーロン振動
の様子をそれぞれ示した。図２に示すようにＩ−Ｖ_SD特
性はバイアス電圧Ｖ_SDに対しクーロン・ステアケイスを
示しており、能動回路を構成する当該二重トンネル接合
回路は同時に電荷蓄積制御回路も内包していることとな
る。この場合、図３から見て取れるように、ゲート電圧
Ｖ_g に対して出力電流Ｉはほぼ矩形状に変化し、これが
周期的に繰り返される。したがって、入力電圧Ｖ_g を矩
形のほぼ平らな部分の中間点に相当する電圧に設定すれ
ば、入力電圧Ｖ_g の変動に対して安定した出力が得られ
る。さらに、周期性を利用すれば、二つの入力レベルを
十分離した値に設定することも可能である。

【００２７】例えば、電流値の大きい方をハイレベル出
力（Ｈ_out ）、それを与える電圧領域の中間点をＶ_H 、
一方、電流値の小さい方をローレベル出力（Ｌ_out ）と
して、それを与える電圧領域の中間点をＶ_L とする。こ
のとき、Ｖ_H ＜Ｖ_L のように選んで、Ｖ_H 近傍をローレ
ベル入力Ｌ_in、Ｖ_L 近傍をハイレベル入力Ｈ_inとすれ
ば、このとき、このＡ−ＳＥＴはインバータとしての働
きを有する。また、クーロン振動の周期性（この例では
振動周期はｅ／Ｃ₁ ）を利用してＶ_H ＞Ｖ_L のように選
び、Ｖ_H 近傍をハイレベル入力Ｈ_in、Ｖ_L 近傍をローレ
ベル入力Ｌ_inとすれば、通常のスイッチング動作を行う
ようにすることができる。前述したように、周期性によ
ってＶ_L とＶ_H とを十分離して設定することもできる。

【００２８】ここでは、トンネル接合構造が二つ直列に
接続された二重トンネル接合構造を基本要素とする単一
電子トランジスタを考えたが、より一般的には、複数の
トンネル接合が直列に接続された単一電子トンネル接合
列から成る多重トンネル接合構造で構成される単一電子
トランジスタに対しても事情は同様である。

【００２９】図４は本発明の第２実施例に係る単一電子
トランジスタの回路構成を示すものである。この図に示
す能動回路を構成する二重トンネル接合回路は対称二重
接合構造とされており、８，９はそのトンネル接合部、
１０はそのソース電極、１１はドレイン電極、１２はア
イランド部で、ここでは、トンネル接合部８，９の接合
パラメータが対象になっているものであって、クーロン
・ステアケイスを示さない従来型のものとなっている。

【００３０】アイランド部１２にはトンネルの起こらな
い通常のキャパシタ１７を介して電荷蓄積制御回路が接
続されている。トンネル接合部１３とインピーダンス回
路１４との直列接続回路から構成され、キャパシタ１７
はそれらの間の中央電極（アイランド）部１６に接続さ
れている。当該制御回路のトンネル接合部１３側の端部
は量子化対象信号を入力するためのゲート電極１５とさ
れている。この電荷蓄積制御回路のアイランド部１６に
は量子化された電荷が蓄えられる。即ち、二重トンネル
接合をドライブする電圧に対し、ある幅を持ってほぼ整
数値×ｅ（ｅ：素電荷）の電荷がアイランド部１６に蓄
積され、これにより、アイランド部１２のポテンシャル
を制御する。このことは図４に示されるような構成にす
れば、ある幅の入力電圧Ｖ_g に対してほぼ一定の出力電
流Ｉが得られることを意味しており、入力信号に対して
マージンを持った素子設計が可能になる。このインピー
ダンス回路ＺＣとしては中央電極１６に一電子単位のチ
ャージング機能を保持するものであれば何でもよい。例
えば、単一電子トンネル接合構造や単一電子トランジス
タを含むものや、またＺＣ自体なくてもよい。前述した
２以上のトンネル接合部を有する多重単一電子トンネル
接合列とその互いに隣合うトンネル接合に挟まれたアイ
ランド部から容量素子を介して引き出された端子群とを
備えたものや、単なる通常のキャパシタ列などが考えら
れる。いずれにせよ回路１４の容量をトンネル接合部１
３の接合容量Ｃ₁₃の１０倍程度とすれば、入力信号に対
して十分なマージンがとれる。例えば、Ｃ₁₃＝１０ａＦ
とすれば回路１４としては１００ａＦ程度の容量を有す
るものを用いればよい。

【００３１】図５はインピーダンス回路１４をトンネル
接合構造を有するものにより構成したものを示してい
る。この図において、この場合、２個のトンネル接合部
１３，１８からなる二重トンネル接合回路がその電荷蓄
積制御回路を構成する。アイランド部１６はトンネル接
合部８とトンネル接合部９とで挟まれたアイランド部１
２に、容量がＣ_g であるキャパシタ１７を介して接続さ
れている。トンネル接合部８，９，１３，１８はそれぞ
れ容量がＣ₈ ，Ｃ₉ ，Ｃ₁₃，Ｃ₁₈で、トンネル抵抗がＲ
₈ ，Ｒ₉ ，Ｒ₁₃，Ｒ₁₈である。

【００３２】能動回路のドレイン電極１１は接地され、
ソース電極１０は出力電圧Ｖ_out を取出す出力端子１０
に接続され、さらに抵抗値がＲ_l である負荷素子２０に
接続されている。この負荷素子２０の他端は、当該トラ
ンジスタを駆動するために必要なバイアス電圧Ｖ_b を供
給するためのバイアス電圧印加端子２１と接続されてい
る。

【００３３】電荷蓄積制御回路のトンネル接合部１３側
の電極２２は当該トランジスタに電圧Ｖ_g の量子化対象
信号を入力するためのゲート電極２２とされる。トンネ
ル接合部１８側の電極２３は接地されている。

【００３４】このトランジスタはクーロン・ブロッケイ
ドが起こるような環境下で動作するものとする。そのた
めに各構成素子は、例えば、

【００３５】

【数１】 のような条件を満たせば良い。ここで、ｅは素電荷、ｋ
_B はボルツマン定数、Ｔは絶対温度、Ｒ_q ＝ｈ／（２ｅ
² ）＝１２．９ｋΩは量子抵抗である。また、Ｃ⁽ⁱ⁾
_Σ （ｉ＝１，２）は二つの二重トンネル接合回路それ
ぞれのアイランド部１２，１６の静電容量であり、Ｃ
⁽¹⁾ _Σ ＝Ｃ_g ＋Ｃ₈ ＋Ｃ₉ 、Ｃ⁽²⁾ _Σ ＝Ｃ_g ＋Ｃ₁₃
＋Ｃ₁₈のように表される。

【００３６】能動回路を構成する二重トンネル接合回路
は高インピーダンス環境下で動作するように負荷素子２
０の抵抗値Ｒ_l が小さくとも量子抵抗値Ｒ_q 以上の値を
有するものとする。すなわち、 Ｒ≧Ｒ_q （８） となるように設定する。加えて、この二重トンネル接合
回路はクーロン・ステアケイスと呼ばれる階段状に変化
するＩ−Ｖ_SD特性を示さないような接合パラメータで構
成されているものとする。このためには接合パラメータ
が Ｒ₈ ≧Ｒ₉ ，Ｃ₈ ≦Ｃ₉ （９） または、 Ｒ₈ ≦Ｒ₉ ，Ｃ₈ ≧Ｃ₉ （１０） を満たしていれば良い。

【００３７】一方、電荷蓄積制御回路の二重トンネル接
合回路は低インピーダンス環境下で動作するように、そ
れらに接続される電極等の抵抗成分は量子抵抗の値Ｒ_q
に比べて十分小さいものとする。さらに、この二重トン
ネル接合回路はクーロン・ステアケイスと呼ばれる階段
状に変化するＩ−Ｖ_g 特性を示すように、非対称な接合
パラメータで構成されているものとする。この場合、二
重トンネル接合回路でクーロン・ステアケイスが生じる
には、条件 Ｒ₁₃＞Ｒ₁₈，Ｃ₁₃≧Ｃ₁₈ （１１） または Ｒ₁₃＜Ｒ₁₈，Ｃ₁₃≦Ｃ₁₈ （１２） が満たされていれば良い。これらの条件が満たされてい
るとき、二重トンネル接合回路のゲート電極２２に電圧
Ｖ_g を印加すると、｜Ｖ_g ｜＜Ｖ_c の範囲ではトンネル
は禁止されてトンネル電流が流れない。この臨界点の電
圧Ｖ_c をクーロン・ブロッケイド電圧と呼ぶ。一方、｜
Ｖ_g ｜≧Ｖ_c なる領域では印加電圧の増加に伴ってトン
ネル電流が階段状に増大するクーロン・ステアケイスが
出現する。この減少はクーロン・ブロッケイド条件下に
おいて当該二重トンネル接合回路のアイランド部１６の
電荷が素電荷ｅを単位に量子化されることに起因してい
る。つまり、印加電圧Ｖ_g を増加して行くにつれてアイ
ランド部１６の電荷が±ｅずつ変化することによる（こ
の素電荷ｅの前の符号＋，−は二重トンネル構造の接合
パラメータに依存する）。以下、簡単のため、例えば、
式（１２）で示される条件が満たされている場合を考え
る。この場合、クーロン・ブロッケイド電圧はＶ_c ＝ｅ
／（２Ｃ₁₈）になる。一般に、クーロン・ステアケイス
のステップの幅ΔＶ₂ はトンネル接合部１３，１８の接
合パラメータや温度などに依存するが、式（６）が十分
満たされるような温度で、かつ特に、Ｒ₁₈>>Ｒ₁₃のよう
に二重トンネル接合のトンネル抵抗が極端に異なってい
れば、近似的に ΔＶ₂ ＝ｅ／Ｃ₁₈ （１３） によって与えられる。信号電圧Ｖ_g に対して、電荷蓄積
制御回路となる二重トンネル接合回路のアイランド部１
６上の電荷ｎ₂ は素電荷ｅを単位として表示してある。
この時、キャパシタ１７には Ｑ_g ＝（Ｃ_g ／Ｃ_Σ ⁽²⁾ ）ｅ・ｎ₂ （１４） の電荷が誘起される。

【００３８】さて、能動回路部は高インピーダンス環境
下で動作するので、クーロン・ブロッケイド電圧Ｖ_c1は Ｖ_c1＝ｅ／（２Ｃ₁ ） （１５） である。ただし、Ｃ₁ はトンネル接合部８，９のキャパ
シタＣ₈ ，Ｃ₉ の直列合成容量 Ｃ₁ ＝Ｃ₈ ・Ｃ₉ ／（Ｃ₈ ＋Ｃ₉ ） （１６） である。電極１０の出力電圧が Ｖ_out ≧Ｖ_c1 （１７） となるようにバイアス電圧Ｖ_b を電圧印加端子２１に印
加すれば、出力電圧Ｖ_{ou t} は式（１４）で与えられるＱ
_g に対して素電荷ｅを周期に変動する。理想的な場合に
は

【００３９】

【数２】 ｘはＱ_g に応じて−０．５≦ｘ＜０．５の範囲の値を取
るので、Ｖ_out はｘ＝−１／２の時に最小になり、ｘが
増大するにつれてＶ_out も増大し、ｘ＝１／２−０⁺ の
時に最大になる。それ故、−０．５＜ｘ_L ＜０，０＜ｘ
_H ＜０．５の範囲でｘ_L ，ｘ_H を適当に選んで、ｘが−
０．５≦ｘ≦ｘ_L の範囲の出力を信号の『ローレベ
ル』、ｘがｘ_H ≦ｘ＜０．５の範囲の出力を信号の『ハ
イレベル』に対応づけることが出きる。但し、−０．５
≦ｘ≦ｘ_L 或いはｘ_H ≦ｘ＜０．５の時の出力の変動幅
が、式（１３）で与えられる、電荷蓄積制御回路のクー
ロン・ステアケイスのステップ幅ΔＶ₂ に納まるように
接合パラメータを選ばなくてはならない。

【００４０】以下の議論においてＶ_b ，Ｒ_l を Ｖ_b ＝Ｖ_c1＋α・δＶ，Ｒ_l ＝γ・（Ｒ₁₃＋Ｒ₁₈） （２１） のように書き表しても一般性を失わない。式（７）及び
（８）の条件により、γは γ≧１／２ （２２） を満たしていれば良いこととなる。また、式（１７）に
示す条件によりα＝γとすれば十分であることが判る。
このとき、式（１８）は Ｖ_out ＝Ｖ_c1＋（γ／（γ＋１））・（１＋２ｘ）δＶ （２３） のように書ける。式（２３）においてｘ＝−１／２，ｘ
＝ｘ_L を代入して、ローレベル信号Ｖ_L の下限値Ｖ_L
^(inf) と上限値Ｖ_L ^(sup) とが以下のように決ることと
なる。 Ｖ_L ^(inf) ＝Ｖ_c1 Ｖ_L ^(sup) ＝Ｖ_c1＋（γ／（１＋γ））（１＋２ｘ_L ）δＶ （２４） また、式（２３）において、ｘ＝ｘ_H ，ｘ＝１／２を代
入すれば、ハイレベル信号Ｖ_H の下限値Ｖ_H ^(inf) と上
限値Ｖ_H ^(sup) とが以下のように決まる。 Ｖ_H ^(inf) ＝Ｖ_c1＋（γ／（１＋γ））（１＋２ｘ_H ）δＶ Ｖ_H ^(sup) ＝Ｖ_c1＋（２γ／（１＋γ））δＶ （２５） 次に、電荷蓄積制御回路への入力について述べる。

【００４１】

【表１】 表１はこの電荷蓄積制御回路のアイランド部１６上の電
荷がそれぞれｎ₂ ・ｅ、またはｎ´₂ ・ｅであるときの
式（１４）で与えられるＱ_g の値と式（２０）で与えら
れるｘの値とを示したものである。図６によれば、アイ
ランド部１６上の電荷がこのようになるには、電荷蓄積
制御回路のゲート電極２２に ΔＶ₂ ・（ｎ₂ −（１／２））＜Ｖ₂ ＜ΔＶ₂ ・（ｎ₂
＋（１／２）） または、 ΔＶ₂ ・（ｎ′₂ −（１／２））＜Ｖ₂ ＜ΔＶ₂ ・
（ｎ′₂ ＋（１／２）） を満たす電圧Ｖ₂ を入力すれば良い。ここで、ｎ₂ ，
ｎ′₂ は整数である。これらの式によってｎ₂ で特徴づ
けられる電圧を入力信号の『ローレベル（Ｖ_L ）』、ｎ
´₂ で特徴付けられる電圧を入力信号の『ハイレベル
（Ｖ_H ）』に対応付けることにする。この式に式（１
３）を代入して書直すと、 （ｅ／Ｃ₁₈)(ｎ₂ −（１／２))＜Ｖ_L ＜（ｅ／Ｃ₁₈)(ｎ₂ ＋（１／２)) （２６） （ｅ／Ｃ₁₈)(ｎ′₂ −（１／２))＜Ｖ_H ＜（ｅ／Ｃ₁₈)(ｎ′₂ ＋（１／２)) （２７） のようになる。式（２６）、（２７）と式（２４）、
（２５）とを関係付けると、 Ｖ_L ^(sup) ≦（ｅ／Ｃ₁₈)(ｎ＋（１／２)) （２８） Ｖ_L ^(sup) −Ｖ_H ^(inf) ＜ｅ／Ｃ₁₈ （２９） Ｖ_H ^(inf) ≧（ｅ／Ｃ₁₈）（ｎ′−（１／２）） （３０） Ｖ_L ^(sup) −Ｖ_H ^(inf) ＜ｅ／Ｃ₁₈ （３１） が得られる（ｎ₂ 、ｎ′₂ をそれぞれｎ，ｎ′と書き正
した）。

【００４２】ここで具体的に、 Ｃ₁₃＝（５−３β）Ｃ_g ， Ｃ₁₈＝３（２＋β）Ｃ_g （３２） （Ｃ₈ ／Ｃ_g ）＋（Ｃ₉ ＋Ｃ_g ）＝２ｐ， （Ｃ₈ ／Ｃ_g ）・（Ｃ₉ ／Ｃ_g ）＝ｑ，（ｐ，ｑ＞０） （３３） ｎ′＝ｎ＋３，ｎ＝５，１７，２９，… （３４） のように取った場合の論理ゲートを考える。今は、条件
（１２）が成り立っている状況を考えているから、βは （−１／６）≦β＜（５／３） （３５） の範囲になければいけない。この時、Ｃ_g ／Ｃ_Σ ⁽²⁾ ＝
１／１２であるから、表１は表２のように書き表せる。

【００４３】

【表２】 ここで、ｘ_L とｘ_H とを ｘ_L ＝−７／２４，ｘ_H ＝９／２４ （３６） のように選ぶ。

【００４４】

【数３】 これらの条件、及び式（２２）を満たすようにβ，γ，
ｐ，ｑ，ｎ（＝５，１２，２９，…）を選び、式（２
６）、（２７）で与えられるＶ_L 及びＶ_H を、それぞれ
入出力信号ハイレベル（Ｈ）及びローレベル（Ｌ）に対
応付ければ、図５で示されるトランジスタの入出力状態
は次の表３で与えられる。

【００４５】

【表３】 したがって、上述のように構成された単電子二重トンネ
ル接合素子はインバータとして動作することとなる。

【００４６】具体的なβ，γ，ｐ，ｑ，ｎの値としてβ
＝１．５、γ＝１０、ｎ＝５のように取れば、式（３
７）〜（３９）を満足するｐ，ｑは図７の斜線で示した
領域になる。例えば、ｐ＝２．５、ｑ＝５．５は斜線領
域内にある。このようにβ、γ、ｐ、ｑ、ｎの値を定め
ると、式（３２）、（３３）によりＣ₈ はほぼ１．６Ｃ
_g ，Ｃ₉ ははぼ３．４Ｃ_g 、（またはＣ₁₃はほぼ３．４
Ｃ_g 、Ｃ₁₈はほぼ１．６Ｃ_g ）Ｃ₁₃はＣ_g ／２、Ｃ₁₈は
２１Ｃ_g ／２、としてトンネル接合のキャパシタンスが
決まる。Ｃ_g は式（６）を満たすようにすれば良い。一
方、トンネル接合のトンネル抵抗は、条件（９）（また
は（１０））、（１２）及び（７）が満たされるように
選べば良い。

【００４７】このように接合パラメータを定めれば、上
記第３の実施例のトランジスタはインバータとして動作
することになる。

【００４８】本実施例によれば、電荷蓄積制御回路の接
合パラメータがクーロン・ステアケイスを示すように設
定され、その入力電圧Ｖ_g −アイランド部の蓄積電荷ｎ
₂ との階段状の特性により所定範囲の入力電圧に対し
て、能動回路を流れる電流Ｉが同一値となり、出力電圧
Ｖ_out としても同一の値が得られるようになっているの
で、入力マージンが向上するという効果が得られること
となる。

【００４９】図８は本発明の第４実施例に係る単電子ト
ンネル論理素子の構成を示すものである。これは２入力
素子として機能するもので、Ｉ−Ｖ_SDカーブにおいてク
ーロン・ステアケイスを示さない能動回路としての二重
トンネル接合回路と、クーロン・ステアケイスを示す電
荷蓄積制御回路としての２個の二重トンネル接合回路と
を備えている。

【００５０】トンネル接合部１３一端は信号電圧Ｖ_g1の
入力端子となるゲート電極２２とされ、トンネル接合部
１８一端の電極２３は接地されている。トンネル接合部
１３，１８の共通接続点であるアイランド部１６と能動
回路のアイランド部１２との間には容量値がＣ_g1のキャ
パシタ１７が接続されている。

【００５１】第２の電荷蓄積制御回路は第３の二重トン
ネル接合回路によって構成され、トンネル接合部１３
１，１３２の直列回路からなっている。Ｃ₁₃₁ はトンネ
ル接合部１３１の容量、Ｒ₁₃₁ は同接合部１３１のトン
ネル抵抗、Ｃ₁₃₂ はトンネル接合部１３２の容量、Ｒ
₁₃₂ は同接合部１３２のトンネル抵抗である。トンネル
接合部１３１の一方の電極は信号電圧入力端子Ｖ_g2とさ
れ、トンネル接合部１３２の一方の電極は接地されてい
る。トンネル接合部１３１，１３２間のアイランド部１
６２には容量値Ｃ_g2のキャパシタ１７１の一端が接続さ
れ、その他端が能動回路に接続されている。

【００５２】以上のように構成されたトランジスタはク
ーロン・ブロッケイドが起こるような環境下で動作する
ものとする。

【００５３】

【数４】 ここで、Ｃ_Σ ⁽ⁱ⁾ （ｉ＝１，２，３）は三つの二重ト
ンネル構造それぞれの中央電極の静電容量であり、Ｃ
_Σ ⁽¹⁾ ＝Ｃ_g1＋Ｃ_g2＋Ｃ₈ ＋Ｃ₉ 、Ｃ_Σ ⁽²⁾ ＝Ｃ_g1
＋Ｃ₁₃＋Ｃ₁₈、Ｃ_Σ ⁽³⁾ ＝Ｃ_g2＋Ｃ₁₃₁ ＋Ｃ₁₈₁ のよ
うに表される。

【００５４】そして、第３の実施例と同様に、負荷素子
２０の抵抗値Ｒ_l は能動回路が高インピーダンス環境下
で動作するように式（８）で示される条件を満たすよう
に設定する。一方、電荷蓄積制御回路を構成する二重ト
ンネル接合回路は低インピーダンス環境下で動作するよ
うに、それらに接続される電極等の抵抗成分は量子抵抗
Ｒ_q に比べて十分小さくなるようにする。

【００５５】さらに、これらの条件に加えて、能動回路
は電流電圧特性においてクーロン・ステアケイスを示さ
ないように式（９）または（１０）を満たす接合パラメ
ータで構成され、一方、電荷蓄積制御回路を構成する二
重トンネル接合はＩ−Ｖ_SD特性がクーロン・ステアケイ
スを示すように Ｒ₁₃＞Ｒ₁₈，Ｃ₁₃≧Ｃ₁₈（トンネル接合部１３，１８の場合） Ｒ₁₃₁ ＞Ｒ₁₈₁ ，Ｃ₁₃₁ ≧Ｃ₁₈₁ （トンネル接合部１３１，１８１の場合） （４２） または Ｒ₁₃＜Ｒ₁₈，Ｃ₁₃＜＝Ｃ₁₈（トンネル接合部１３，１８の場合） Ｒ₁₃₁ ＜Ｒ₁₈₁ ，Ｃ₁₃₁ ≦Ｃ₁₈₁ （トンネル接合部１３１，１８１の場合） （４３） を満たす非対称な接合パラメータで構成されているもの
とする。

【００５６】式（４２）または（４３）に示される条件
が満たされている状態で、電荷蓄積制御回路のゲート電
極２２，２２１に電圧を印加したとき、その印加電圧の
絶対値｜Ｖ_g1｜，｜Ｖ_g2｜がクーロン・ブロッケイド電
圧Ｖ_c2，Ｖ_c3以下ならばトンネルは禁止されてトンネル
電流が流れない。一方、印加電圧の絶対値｜Ｖ_g1｜，｜
Ｖ_g2｜がクーロン・ブロッケイド電圧Ｖ_c2，Ｖ_c3以上の
領域ではクーロン・ステアケイスが出現する。以下、簡
単のため、例えば、式（４３）が満たされている場合を
考える。この場合、クーロン・ブロッケイド電圧はＶ_c2
＝ｅ／（２Ｃ₁₈），Ｖ_c3＝ｅ／（２Ｃ₁₈₁ ）になる。一
般に、クーロン・ステアケイスのステップの幅ΔＶ2 ，
ΔＶ3 は接合パラメータや温度などに依存するが、式
（４０）が十分満たされ、且つＲ₁₈>>Ｒ₁₃，Ｒ₁₈₁ >>Ｒ
₁₃₁ のように二重接合のトンネル抵抗が極端に異なって
いれば、近似的に ΔＶ₂ ＝ｅ／Ｃ₁₈ ΔＶ₃ ＝ｅ／Ｃ₁₈₁ （４４） によって与えられる。印加電圧Ｖ_g1，Ｖ_g2に対して、各
二重トンネル接合回路のアイランド部１６，１６２上の
電荷ｎ₂ ，ｎ₃ が量子化される様子を図６に表示した。
この時、キャパシタ１７，１７１には Ｑg1＝（Ｃg1／Ｃ_Σ ⁽²⁾ ）ｅ・ｎ₂ Ｑg2＝（Ｃg2／Ｃ_Σ ⁽³⁾ ）ｅ・ｎ₃ （４５） の電荷が誘起される。

【００５７】端子１０の出力電圧Ｖ_out が式（１７）で
示される条件を満たすように適当なバイアス電圧Ｖ_b を
電圧印加端子２１に印加すれば、理想的な場合には、Ｖ
_outは式（１８）のようになる。

【００５８】

【数５】 それ故、Ｖ_out は式（４５）で与えられるＱ_g1，Ｑ_g2の
和、すなわちＱ_g1＋Ｑ_g2に対して素電荷ｅを周期に変動
する。第３の実施例において述べたように、ｘ_L とｘ_H
とを適当に決めれば、ｘが−０．５≦ｘ≦ｘ_L の範囲の
出力を『ローレベル』信号、ｘがｘ_H ≦ｘ＜０．５の範
囲の出力を『ハイレベル』信号に対応付けることができ
る。但し、出力信号の変動幅が式（４４）で与えられる
クーロン・ステアケイスのステップ幅ΔＶ₂ ，ΔＶ₃ に
納まるようにパラメータを選ぶ必要がある。

【００５９】ここで再び、第１の実施例に倣ってＶ_b と
Ｒ_l とを式（２１）のように書直す。式（８）に示す条
件と式（４１）、そして式（１７）に示す条件により、
α＝γと取り、γは（２２）のようにすれば十分であ
る。この時、Ｖout は式（２３）のように書き表すこと
ができ、ローレベル信号及びハイレベル信号の上下限は
それぞれ式（２４）及び（２５）のように決まる。以
下、分かり易いように Ｃ_g1＝Ｃ_g2＝Ｃ_g ，Ｃ₁₃₁ ＝Ｃ₁₃，Ｃ₁₈₁ ＝Ｃ₁₈ （４７） である場合について考える。

【００６０】

【表４】 表４は電荷蓄積制御回路を構成する第２及び第３の二重
トンネル接合回路のアイランド部１６，１６２上の電荷
がそれぞれ（ｎ₂ ・ｅ，ｎ₃ ・ｅ）、または、（ｎ′₂
・ｅ，ｎ′₃ ・ｅ）であるときの式（４６）で与えられ
るｘの値を示した表である。

【００６１】図６によれば、アイランド部上の電荷がこ
のようになるには、第２及び第３の二重トンネル接合回
路のゲート電極２２，２２１に ΔＶ₂ ・（ｎ₂ −（１／２））＜Ｖ₂ ＜ΔＶ₂ ・（ｎ₂
＋（１／２）） ΔＶ₃ ・（ｎ₃ −（１／２））＜Ｖ₃ ＜ΔＶ₃ ・（ｎ₃
＋（１／２）） または ΔＶ₂ ・（ｎ′₂ −（１／２））＜Ｖ₂ ＜ΔＶ₂ ・
（ｎ′₂ ＋（１／２）） ΔＶ₃ ・（ｎ′₃ −（１／２））＜Ｖ₃ ＜ΔＶ₃ ・
（ｎ′₃ ＋（１／２）） を満たす電圧Ｖ₂ ，Ｖ₃ を入力すれば良い。ここで、ｎ
₂ ，ｎ′₂ またはｎ₃ ，ｎ′₃ は整数である。これらの
式で与えられるｎ₂ ，ｎ₃ に対する電圧を入力信号の
『ローレベル』、ｎ′₂ ，ｎ′₃ に対する電圧を入力信
号の『ハイレベル』に対応づけることにする。この例で
は、第２及び第３の二重トンネル接合のキャパシタンス
は同じ値だからΔＶ₂ ＝ΔＶ₃ である。それ故、第２及
び第３の二重トンネル接合回路に対して同じ大きさの入
力信号を使うためにはｎ₂ ＝ｎ₃ ＝ｎ、ｎ′₂ ＝ｎ′₃
＝ｎ′として良い。然るに、式（４４）を代入して上式
を書直すと、 （ｅ／Ｃ₁₈）（ｎ−（１／２））＜Ｖ_L ＜（ｅ／Ｃ₁₈）（ｎ＋１／２） （４８） （ｅ／Ｃ₁₈）（ｎ′−（１／２))＜Ｖ_H ＜（ｅ／Ｃ₁₈)(ｎ′＋１／２） （４９） のようになる。式（４８）、（４９）と式（２４）、
（２５）とを関係付ければ、第３の実施例と同様の式
（２８）〜（３１）が得られる。

【００６２】ここで具体例として、 Ｃ₁₃₁ ＝Ｃ₁₃＝（１１−３β）Ｃ_g ， Ｃ₁₈₁ ＝Ｃ₁₈＝３（４＋β）Ｃ_g （５０） （Ｃ₈ ／Ｃ_g ）＋（Ｃ₉ ／Ｃ_g ）＝２ｐ， （Ｃ₈ ／Ｃ_g ）・（Ｃ₉ ／Ｃ_g ）＝ｑ，（ｐ，ｑ＞０） （５１） ｎ′＝ｎ＋３，ｎ＝５，２９，５３，… （５２） のように取った場合の論理ゲートを考える。今は、条件
（４３）が成り立っている状況を考えているから、βは −１／６≦β＜１１／３ （５３） の範囲になければいけない。このとき、Ｃ_g1／Ｃ_Σ
⁽²⁾ ＝Ｃ_g2／Ｃ_Σ ⁽³⁾ ＝１／２４であるから、表４は
表５のように書き表せる。

【００６３】

【表５】 ここで、ｘ_L とｘ_H とを ｘ_L ＝−７／２４，ｘ_H ＝９／２４ （５４） のように選ぶ。式（５４）を式（２４），（２５）に適
用し、式（１５），（１６），（１９），（５０），
（５１）を使って、式（２８）〜（３１）を評価する
と、

【００６４】

【数６】 これらの条件、及び式（２２）、（４７）、（５３）を
満たすようにβ，γ，ｐ，ｑ，ｎ（＝５，２９，５３，
…）を選び、式（４８）と（４９）で与えられるＶ_L と
Ｖ_H とを、それぞれ入出力信号のハイレベル（Ｈ）及び
ローレベル（Ｌ）に対応づければ、図８で示される素子
の入出力状態は次の表５で与えられる。

【００６５】

【表６】 したがって、上述のように構成された単電子二重トンネ
ル接合素子はＮＯＲゲートの動作をする。

【００６６】具体的なβ，γ，ｐ，ｑ，ｎの値としてβ
＝３．５、γ＝１０、ｎ＝５のように取れば、式（５
５）〜（５７）を満足するｐ，ｑは図９の斜線で示した
領域になる。例えば、ｐ＝５、ｑ＝２４は斜線領域内に
ある。こうしてβ，γ，ｐ，ｑ，ｎの値を定めると、式
（５０）、（５１）、（４７）により次のようにトンネ
ル接合のキャパシタンスが決まる。 Ｃ₈ ＝４Ｃ_g ，Ｃ₉ ＝６Ｃ_g ， （またはＣ₈ ＝６Ｃ_g ，Ｃ₉ ＝４Ｃ_g ）， Ｃ_g1＝Ｃ_g2＝Ｃ_g ， Ｃ₁₃₁ ＝Ｃ₁₃＝Ｃ_g ／２， Ｃ₁₈₁ ＝Ｃ₁₈＝４５Ｃ_g ／２ Ｃ_g は式（４０）に示す条件を満たすようにすれば良
い。一方、トンネル接合のトンネル抵抗は、式（９）
（または（１０））、（４３）及び（４１）で示す条件
が満たされるように選べば良い。

【００６７】このように単電子トンネル論理素子のパラ
メータを定めれば、本実施例の論理素子はＮＯＲゲート
になる。なお、図８において負荷素子２０及び出力端子
１０の一連の回路部を１１の位置に挿入するように１１
の側に接続すればＯＲゲートとに動作させることも可能
である。

【００６８】上記第３、第４実施例では、前者が１入力
論理素子、後者が２入力論理素子を構成するものについ
て説明したが、本発明は更に多入力素子を構成すること
も可能である。この場合、オーミックな特性を示す能動
回路を構成する第１の二重トンネル接合回路のアイラン
ド部に第ｋ（ｋ＝２，３，…）の二重トンネル接合回路
のアイランド部をキャパシタを介して接続することとな
る。図１０はこのときの回路構成を示すものである。こ
の図において、１９２〜１９ｋはクーロン・ステアケイ
ス特性を示す第ｋ（２，３，…）の二重トンネル接合回
路からなる電荷蓄積制御回路である。電荷蓄積制御回路
１９３〜１９ｋは全て電荷蓄積制御回路１９２と同一構
成のものである。

【００６９】第１、第２の実施例から明らかなように、
オーミック特性を示す能動回路を成す二重トンネル接合
回路のトンネル接合キャパシタンスＣ₈ ，Ｃ ₉及びトン
ネル抵抗Ｒ₈ ，Ｒ₉ と、第２〜第ｋの二重トンネル接合
回路１９２〜１９ｋのトンネル接合キャパシタンスＣ
₁₃₀ ，Ｃ₁₃₁ ，…，Ｃ_13(k-2) ，Ｃ₁₈，Ｃ₁₈₁ ，…，Ｃ
_18(k-2) とトンネル抵抗Ｒ₁₃₀ ，Ｒ₁₃₁ ，…，Ｒ
_13(k-2) ，Ｒ₁₈，Ｒ₁₈₁ ，…，Ｒ_18(k-2) とを設定する
ことにより、入力電圧信号Ｖ_g1〜Ｖ_g(k-1)と出力信号Ｖ
_out とに所定の論理演算結果が得られるようになる。

【００７０】最後に、本発明における第一の実施例の素
子構造と作製方法に関して図面を参照しながら説明す
る。図１１は本発明に係わるＡ−ＳＥＴの素子構造を示
す図である。

【００７１】まず、図１１（ｂ）に示すように、半絶縁
性バルクＩｎＡｓ基板３１上に高純度のＩｎＡｓ層３２
をＭＢＥ法もしくはＭＯＣＶＤ法でエピタキシャル成長
させ、次いで、不純物無添加のＧａ_x Ｉｎ_1-x Ａｓバリ
ア層３３を６ｎｍから１０ｎｍ程度、ＭＢＥ法もしくは
ＭＯＣＶＤ法でエピタキシャル成長させる。その後、ド
ナー不純物としてＳ_n を含むｎ−Ｇａ_x Ｉｎ_1-x Ａｓ層
３４を成長させる。ここで、Ｇａ_x Ｉｎ_1-x Ａｓの混晶
比ｘは０．５以上が望ましい。また、ｎ−Ｇａ_x Ｉｎ
_1-x Ａｓ層３４に含ませる不純物はＳｎ以外にも、Ｇａ
_x Ｉｎ_1-x Ａｓに対してドナータイプになるものであれ
ば何を使ってもよいことは言うまでもない。こうしてで
きたＩｎＡｓ層３２とＧａ_x Ｉｎ_1-x Ａｓ層３３のヘテ
ロ界面には二次元ガス系が形成される。

【００７２】次に、ｎ−Ｇａ_x Ｉｎ_1-x Ａｓ層３４上部
に図１１（ａ）に示される形状の金属的な第１ゲート電
極３５を形成し、シリコン酸化膜３６を介して第２ゲー
ト電極３７、及び第３ゲート電極３８を形成する。ここ
で、第１ゲート電極３５を形成する前に、ｎ−Ｇａ_x Ｉ
ｎ_1-x Ａｓ層３４上にＴｅ等のドナータイプの不純物を
ドープしたｎ−ＩｎＡｓ層を成長した後で、その上に第
１ゲート電極３５を形成しても良い。また、第３のゲー
ト電極３８は第２ゲート電極３７を形成した後、さら
に、その上にシリコン酸化膜を積層してから形成しても
良い。その場合、第３のゲート電極３８の配置はその縁
が第２ゲート電極３７に重なるようになっていても構わ
ない。以上において、シリコン酸化膜の代わりに他の絶
縁膜を用いてもよい。

【００７３】第１ゲート電極３５に印加する電圧を制御
し、その下部に位置する二次元電子ガスを排除すれば、
細線状に伝導チャネルを形成することができる。さら
に、第２ゲート電極３７に印加する電圧を制御して細線
状伝導チャネルにバリアが形成できる。これらがトンネ
ル接合の役割を果たし、それらに囲まれた領域がアイラ
ンド部に相当する。二つの第２ゲート電極３７のそれぞ
れで印加電圧を制御することによって、トンネル抵抗や
キャパシタンスの大きさを別々に変えることができる。
これによって、接合パラメータをクーロン・ステアケイ
スが生じる得るように非対称に設定することも可能にな
る。第３のゲート電極３８はアイランド部のポテンシャ
ルを制御するために設けられており、図１で示されるＡ
−ＳＥＴのゲート電極７に相当するものである。

【００７４】ここではヘテロ界面を形成するためにＩｎ
Ａｓ／Ｇａ_x Ｉｎ_1-x Ａｓの組合わせを用いたが、この
他にもＧａＡｓ／Ａｌ_x Ｇａ_1-x Ａｓなどの組合わせも
可能である。また、第１のゲート電極の形状及び配置を
変えれば、Ｓｉ／ＳｉＯ₂ 系の反転層を二次元電子ガス
系として利用することもできる。加えて、第１、第２、
第３のゲート電極に関しても、その形状や配置は図１１
（ａ）に示されるものだけに限らない。細線状の伝導チ
ャネルとそのチャネル上の一部にトンネルバリアが形成
されさえすれば、どのような形状・配置のゲート電極で
あっても構わない。例えば、第２、第３のゲート電極が
第一電極と同様にスプリットゲートとなっていてもよ
い。ここで示した実施例ではトンネル接合のキャパシタ
ンス及びトンネル抵抗の大きさをゲート電極を介して制
御可能な構造としたが、勿論、これに限ったものではな
い。二重トンネル接合が非対称になるように予め各トン
ネル接合のパラメータを決めておいて、例えば、『金属
−トンネル絶縁膜−金属』のような構造で非対称二重ト
ンネル接合を作り込んでもよい。

【００７５】第３の実施例についてもゲート電極の形状
や配置を図１２に示すようにすれば、同様の方法で作製
できるが、ここでは別の方法、即ちプレーナ行程を経る
作製方法に関して図１３、図１４（ａ）、図１４（ｂ）
を眺めながら説明する。図１３は第３実施例の構造を上
から見た平面図である。図１４（ａ）、（ｂ）はそれぞ
れ図１３においてＡ−Ａ′、Ｂ−Ｂ′に沿って切ったと
きの断面図である。ただし、図１４（ａ）の４１１，４
１２及び図１４（ｂ）の４５，４６は実際には見えない
が、説明の都合上、書込んでいる。

【００７６】まず、絶縁性基板４１上に金属的膜を堆積
した後、レジストを載せる。光、或いは電子ビームを使
って露光して細線状にレジストを残し、エッチング処理
を施し、細線状の金属領域４２を形成する。その上部一
面に絶縁膜４３を堆積し、電子ビームや収束イオンビー
ムを用いて細線状金属配線４２に掛かる位置を一部削っ
て穴を開け、薄くしてトンネル接合部４４を作る。穴の
サイズは面積が０．０１μｍ² 程度か、これ以下が望ま
しい。さらに、この上にトンネル接合部４４を覆うよう
に電極配線４５及び４６を形成し、その後、絶縁膜４７
を一面に堆積する。ここまでの行程で一つ二重トンネル
接合が作製でき、細線状の金属領域４２が二重トンネル
接合構造のアイランド部になる。トンネル接合のキャパ
シタンス、トンネル抵抗などの接合パラメータはトンネ
ル接合部４４の穴の大きさ、膜の厚さを変えればコント
ロールできる。次に、絶縁膜４７上に金属膜を堆積した
後、先に形成下電極配線４５，４６との間に細線状金属
領域４２とは異なる方向に金属細線領域４２を形成した
時と同様の方法で、細線状の金属領域４８をエッチング
処理を施して形成する。その後、絶縁膜４３、トンネル
接合部４４、電極配線４５，４６、絶縁膜４７を形成し
たのと同様の行程を経て、絶縁膜４９を堆積し、トンネ
ル接合部４１０、電極配線４１１，４１２を形成し、絶
縁膜４１３を堆積する。この行程で二つ目の二重トンネ
ル接合構造が作りあがり、細線状金属領域４８が二つ目
の二重トンネル接合のアイランド部となる。ここでもま
た、トンネル接合の接合パラメータはトンネル接合部４
１０の穴の大きさ、膜の厚さを変えて望みの値に制御で
きることは言うまでもない。このようにして作製した二
つの二重トンネル接合構造は、絶縁膜４７を介して互い
にそのアイランド部が容量結合される。この容量の大き
さは電極配線４５，４６との間の絶縁膜の厚さを変えて
制御可能である。

【００７７】

【発明の効果】以上説明したように本発明によれば、ゲ
ート回路への入力電圧に対する出力電流特性がクーロン
・ステアケイスを示すようにアイランドへの電荷蓄積を
制御するようにしているため、入力信号の電圧値に対す
る出力電流値の特性（クーロン振動特性）として方形波
状の特性が得られ、入力信号の一定の電圧幅に対し一定
の出力電流値が得られるようになり、各入力論理レベル
に対応する電圧値のマージンを広げることが可能とな
る。これにより、二重トンネル接合の特性を有効に利用
し、入力の変動に対して安定した出力を得ることができ
る。

【００７８】また、上記クーロン振動特性におけるハイ
レベル出力及びローレベル出力にそれぞれ対応する出力
電流値を変えたとしても入力電圧幅は一定幅が維持され
るため、入力論理レベルに対する電圧値のマージンを狭
めることなくハイレベル出力とローレベル出力との差を
広げることができる。

【図面の簡単な説明】

【図１】本発明の第１実施例に係る二重トンネル接合単
一電子トランジスタ（Ａ−ＳＥＴ）の構成を示す回路
図。

【図２】図１に示すＡ−ＳＥＴにおいて、２個のトンネ
ル接合部についてのトンネル抵抗Ｒ₁ ，Ｒ₂ 及び接合容
量Ｃ₁ ，Ｃ₂ をＲ₁ >>Ｒ₂ 、Ｃ₁ >>Ｃ₂ とした時のＩ−
Ｖ_SD特性についてゲートバイアスをパラメータとして示
す図。

【図３】図１に示すＡ−ＳＥＴにおいて、Ｖ_SDを図２の
Ｖ_b に固定した時のＩ−Ｖ_g 特性（クーロン振動の様
子）を示す図。

【図４】本発明の第２実施例に係るＳＥＴの構成を示す
回路図。

【図５】本発明の第３実施例に係るＳＥＴの構成を示す
回路図。

【図６】図５に示すＳＥＴにおいて、電荷蓄積制御回路
の２個のトンネル接合部のアイランドに貯えられる電荷
数をＶ_g に対して示した図。

【図７】図５に示すＳＥＴについて一入力論理ゲートを
構成するときに必要な接合容量に関する定数が満たす条
件を示す図。

【図８】本発明の第４実施例に係る一電子論理素子の構
成を示す回路図。

【図９】図８に示す一電子論理素子について二入力論理
ゲートを構成するときに必要な接合容量に関する定数が
満たす条件を示す図。

【図１０】本発明の第５実施例に係る一電子論理素子の
構成を示す回路図。

【図１１】図１に示す本発明に係わるＡ−ＳＥＴの素子
構造を示すもので、同図（ａ）は平面図、（ｂ）は断面
図。

【図１２】図５に示す本発明に係わる一電子論理素子の
素子構造を示す平面図。

【図１３】図５に示す本発明に係わる一電子論理素子の
素子構造を示す平面図。

【図１４】図１３に示す素子構造を示すものであって、
同図（ａ）はＡ−Ａ′線に沿う断面図、（ｂ）はＢ−
Ｂ′線に沿う断面図。

【図１５】従来の容量結合型ゲートを有する単一電子ト
ランジスタの構成を示す回路図。

【図１６】図１５に示すＳＥＴのＩ−Ｖ_SD特性をゲート
バイアスをパラメータとして示す図。

【図１７】図１５に示すＳＥＴにおいてＶ_SDを固定して
Ｉ−Ｖ_g 特性を示す図。

【符号の説明】

１，２ 能動回路及び電荷蓄積制御回路の両者を構成す
るトンネル接合部 ３，１７，１７１ キャパシタ ４，１２，１６，１６２ アイランド部 ５，１０ ソース電極 ６，１１ ドレイン電極 ７，１５，２２，２２１ ゲート電極 ８，９ 能動回路を成すトンネル接合部 １３，１８，１３１，１８１ 電荷蓄積制御回路を成す
トンネル接合部 １４ インピーダンス回路 Ｖg ，Ｖg1，Ｖg2 量子化対象信号電圧となるゲート電
圧 ＶSD ソース−ドレイン間バイアス電圧

Claims (9)

【特許請求の範囲】
1. 【請求項１】第１、第２の単電子トンネル接合が直列に
   接続されてなり、その両端にバイアス電圧が印加された
   二重トンネル接合部と、前記第１、第２の単電子トンネ
   ル接合の共通接続部に対して容量素子を介して接続され
   た信号入力部とを備え、前記共通接続部に蓄えられる電
   荷が、前記バイアス電圧に対し、素電荷の整数倍単位で
   近似的に量子化されていることを特徴とする単電子トン
   ネル論理素子。
2. 【請求項２】前記二重トンネル接合部において、第ｉ
   （ｉ＝１，２）の単電子トンネル接合のトンネル抵抗Ｒ
   _T ⁽ⁱ⁾ 、接合キャパシタンスＣ_ｉが （ｉ） Ｒ_T ⁽¹⁾ ＞Ｒ_Ｔ ⁽²⁾ ，Ｃ₁ ＞Ｃ₂ （ii） Ｒ_T ⁽²⁾ ＞Ｒ_Ｔ ⁽¹⁾ ，Ｃ₂ ＞Ｃ₁ のいずれかの条件を満たすように設定されていることを
   特徴とする請求項１記載の単電子トンネル論理素子。
3. 【請求項３】第１、第２の単電子トンネル接合が直列に
   接続されてなり、その両端にバイアス電圧が印加された
   二重トンネル接合部と、前記第１、第２の単電子トンネ
   ル接合の共通接続部に対して容量素子を介して接続され
   た信号入力部とを備え、該信号入力部と前記容量素子間
   の共通接続部に蓄えられる電荷が、前記信号入力部に与
   えられる入力電圧に対し、素電荷の整数倍単位で近似的
   に量子化されていることを特徴とする単電子トンネル論
   理素子。
4. 【請求項４】前記信号入力部は、第１、第２のインピー
   ダンス素子が直列に接続された回路からなり、 前記第１、第２のインピーダンス素子の共通接続部が前
   記容量素子に接続されていることを特徴とする請求項３
   記載の単電子トンネル論理素子。
5. 【請求項５】前記第１、第２のインピーダンス素子のう
   ち少なくとも一方が単電子トンネル接合からなることを
   特徴とする請求項４記載の単電子トンネル論理素子。
6. 【請求項６】前記第１、第２のインピーダンス素子はと
   もに単電子トンネル接合からなり、これらの単電子トン
   ネル接合は、トンネル抵抗及び接合キャパシタンスのう
   ち少なくとも一つにおいて、互いに異なるものであるこ
   とを特徴とする請求項５記載の単電子トンネル論理素
   子。
7. 【請求項７】前記容量素子及び信号入力部が複数個、前
   記第１、第２単電子トンネル接合の共通接続部に対して
   接続されていることを特徴とする請求項３記載の単電子
   トンネル論理素子。
8. 【請求項８】前記第１のインピーダンス素子のトンネル
   抵抗Ｒ_T ⁽¹⁾ 、同素子の接合キャパシタンスＣ₁ 、前記
   第２のインピーダンス素子のトンネル抵抗Ｒ_T ⁽²⁾ 、同
   素子の接合キャパシタンスＣ₂ が、 （ｉ） Ｒ_T ⁽¹⁾ Ｃ₁ ＞Ｒ_T ⁽²⁾ Ｃ₂ （ii） Ｒ_T ⁽¹⁾ Ｃ₁ ＜Ｒ_T ⁽²⁾ Ｃ₂ のいずれかの条件を満たすように設定されていることを
   特徴とする請求項６記載の単電子トンネル論理素子。
9. 【請求項９】（ｉ） Ｒ_T ⁽¹⁾ ＞Ｒ_T ⁽²⁾ ，Ｃ₁ ≧Ｃ₂ （ii） Ｒ_T ⁽¹⁾ ＜Ｒ_T ⁽²⁾ ，Ｃ₁ ≦Ｃ₂ のいずれかの条件を満たすことを特徴とする請求項８記
   載の単電子トンネル論理素子。