KR100418642B1 - Ｓｏｉ 반도체장치 및 그 제조방법 - Google Patents

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Abstract

매립 절연막 및 상기 매립 절연막상에 형성된 표면 반도체층을 가진 SOI 기판의 표면 반도체층에 의해 형성되며 절연막에 의해서 완전히 절연 분리된 저항체를 포함하며, 상기 저항체의 저항치가 표면 반도체층에 포함되는 불순물 농도와 저항체의 치수에 의해 소정치로 설정되는 SOI 반도체장치가 개시된다.

Description

ＳＯＩ 반도체장치 및 그 제조방법{SOI SEMICONDUCTOR DEVICE AND FABRICATION PROCESS THEREOF}
본 발명은 SOI 반도체장치 및 그 제조 방법에 관한 것이다. 더 구체적으로, SOI 기판상에 형성되는 전압 제어형의 SOI 반도체장치 및 그 제조 방법에 관한 것이다.
일반적으로, 저항과 커패시터는 필터나 RC 지연선 등의 아날로그 신호를 취급하는 전기 회로에 이용된다. 집적회로에서는, 저항은 통상 반도체기판중에 형성된 확산층 또는 폴리실리콘의 게이트전극등의 도전층을, 수동 저항으로서 이용한다. 한편, 커패시터는 M0S 트랜지스터의 게이트용량, 접합용량, 절연막등에 의해 분리된 상기 두 개의 도전층들 사이의 용량 등이 사용된다.
예컨대, 도7(a)에 도시된 바와 같이, MOS 트랜지스터가 가변 저항 소자로서 사용되고 있다. p형 반도체기판(33)상에 형성된 게이트전극(30)에 전압(Vc)이 인가되고, 소스/드레인영역으로 된 확산층(31)에 전압(Vi,Vo)이 각각 인가된다. (Vo-Vi)<<(Vc-Vth)로 되도록 게이트전압(Vc)을 변화시킴에 의해, 채널(34)의 저항치를 변화시킬 수 있다. 또한, 이와 같이 가변저항소자로서 M0S 트랜지스터를 이용하는 경우에, M0S 트랜지스터는 게이트전극(30)과 반도체기판(33) 사이에 삽입된 게이트산화막(32)에 의해 커패시터로도 작용할 수 있다. 따라서, 저항과 용량을 결합시켜 RC 회로를 구성할 수 있다.
또한, 도8을 참조하면, 일본국 공개특허공보 제 97-232522호에서는, 가변 저항 소자로서 벌크 반도체기판에 형성된 접합형 FET(JFET)(40)를 이용하는 것이 제안되어 있다. JFET(40)의 소스/드레인단자(41,42) 사이에 저항 소자(43)를 접속함에 의해, JFET의 소스/드레인영역 사이의 바이어스전압에 영향받지 않고, 게이트 바이어스 전압하에서 거의 일정한 저항치를 나타내는 가변 저항 소자로서 사용될 수 있다.
그러나, 상기 종래의 저항이나 커패시터는, 그 저항치나 용량치를 전기적으로 조정할 수 없다. M0S 트랜지스터에서의 채널을 이용한 저항치는 저항 표면의 조건 및 계면의 결함에 의해 영향을 받는, 반전층에서의 전하의 이동도에 의존한다. 또한, 이 값들은 사용되는 재료 및 회로 설계의 물리적 성질에 의해 결정된다. 따라서, 어떤 의미에서는 저항 및 커패시터는 수동적이다.
또한, M0S 트랜지스터의 채널이 저항으로 이용되는 경우, 저항치의 가변 범위가 제한된다. 그 이유는, 전류와 확산층(31)에 인가되는 전압(Vo-Vi) 사이의 관계 및 다음 식에 나타낸 바와 같이, I-(Vo-Vi) 곡선의 선형 부분을 나타내는 전압의 범위가 작기 때문이다.
도 8에 도시된 바와 같이, JFET(40)도 I-(Vo-Vi) 곡선의 선형 부분이 좁은 범위로 제한되는 동일한 결점을 가진다.
본 발명은 상기 문제를 고려하여 저항치의 변화의 폭을 크게 취할 수 있는 가변 저항 소자, 즉 전기적 특성을 제어할 수 있는 제어 전극을 가진 SOI 반도체장치를 제공하는 것을 목적으로 한다.
따라서, 본 발명에서는 매립 절연막 및 상기 매립 절연막 상에 형성된 표면 반도체층을 가진 SOI 기판의 표면 반도체층으로 형성되며 절연막에 의해 완전히 절연 분리된 저항체를 포함하며, 저항체의 저항치가 표면 반도체층에 포함되는 불순물 농도와 저항체의 치수에 의해 소정치로 설정되는 SOI 반도체장치를 제공한다.
또한, 본 발명에서는 매립 절연막 및 상기 매립 절연막상에 표면 반도체층이 적층되어 구성되는 SOI 기판의 표면 반도체층을 소정의 불순물 농도 및 소정의 치수로 설정함에 의해, 상기 표면 반도체층에 의해 형성되는 저항체의 저항치를 제어하는 단계를 포함하는 SOI 반도체장치의 제조 방법을 제공한다.
또한, 본 발명에서는 매립 절연막 및 상기 매립 절연막상에 표면 반도체층이 적층되어 구성되는 SOI 기판의 표면 반도체층에 의해 형성되며 절연막을 개재하여 상기 표면 반도체층상에 배치된 제어 전극을 갖는 전기적으로 가변인 저항체를 포함하고,
상기 저항체는 상기 제어 전극에 의해 부분 공핍화되어 전류가 흐르는 중성 영역을 형성하며, 상기 저항체는 전도 방향에서의 양 단부에 고농도 제 1 도전형 확산층을 가지며, 전도 방향을 따라 저항체의 양 측벽이 고농도 제 2 도전형 확산층에 의해 접합 분리되어 있는 SOI 반도체장치를 제공한다.
본 출원의 상기 목적 및 다른 목적들은 이하의 상세한 설명으로부터 더욱 명백하게 될 것이다. 그러나, 당업자들이 이하의 상세한 설명으로부터 본 발명의 정신과 범위내에서 다양한 변경 및 개조가 가능할 것이므로, 본 발명의 바람직한 실시예들을 나타내는 이하의 상세한 설명 및 특정 예들은 단지 예시적으로만 주어진 것이다.
도 1(a) 내지 1(c)는 본 발명의 SOI 반도체 장치의 주요부를 나타내는 개략 사시도, 개략 단면도 및 회로도,
도 2(a)는 도 1의 SOI 반도체장치에서의 저항과 제어 전압과의 관계를 나타내며, 도 2(b)는 RC 지연 시간과 제어 전압(Vc)과의 관계를 나타낸 도면,
도 3(a) 및 3(b)는 본 발명의 다른 SOI 반도체 장치의 주요부를 나타내는 개략 평면도 및 개략 단면도,
도 4는 도 3의 SOI 반도체장치에서의 RC 지연 시간과 제어 전압과의 관계를 나타낸 도면,
도 5는 도 3의 SOI 반도체장치를 이용한 RC 지연회로도,
도 6(a)는 본 발명의 SOI 반도체장치를 이용한 펄스 발생기를 나타내는 회로도이고 도 6(b)는 펄스 발생기에 의해 발생되는 펄스의 파형도,
도 7(a)는 종래의 M0S 트랜지스터의 주요부의 개략 사시도이고 도 7(b)는 종래의 MOS 트랜지스터의 전압-전류 특성을 나타내는 도면, 및
도 8은 종래의 JFET를 가변 저항 소자로서 이용한 경우의 회로도이다.
본 발명의 SOI 반도체장치는 SOI 기판에 형성된 소위 가변저항소자로서 작용할 수 있다. 또한, 상기 반도체장치에 형성된 용량과 접속되는 저항 소자에 의해 RC 지연선으로서 작용할 수 있다.
본 발명에서 사용되는 SOI 기판은 통상 지지 기판상에 매립된 절연막 및 그 절연막상에 형성된 표면 반도체층을 포함한다. 상기 SOI기판은 결합 SOI(BESOI) 또는 SIMOX(산소 주입에 의한 분리)형 기판등으로 사용되는 기판이다.
지지 기판으로는 실리콘, 게르마늄등의 원소 반도체 기판, GaAs, InGaAs 등의 화합물 반도체, 사파이어, 석영, 유리, 플라스틱등의 절연성 기판등, 여러가지의 기판들에서 선택될 수 있다. 또한, 상기 지지 기판은 그 지지 기판상에 트랜지스터나 커패시터등의 소자 또는 회로등이 형성된 기판으로 될 수 있다.
매립된 절연막으로는, 예컨대 SiO2막 또는 SiN 막등을 들 수 있다. 상기 매립된 절연막의 막두께는, 얻고자 하는 반도체장치의 특성, 얻어진 반도체장치를 사용할 때의 인가 전압의 양 등을 고려하여 적절하게 조정할 수 있지만, 예컨대 50∼4OOnm 정도로 될 수 있다.
표면 반도체층은 트랜지스터를 형성하기 위한 활성층으로서 작용하는 반도체 박막이고, 본 발명에서는 저항체 자체를 구성한다. 이 표면 반도체층은, 실리콘 또는 게르마늄 등의 원소반도체, GaAs, InGaAs 등의 화합물 반도체 등에 의한 박막으로 형성할 수 있다. 그중에서도, 실리콘 박막이 바람직하다.
본 발명의 제 1 SOI 반도체장치에서, 저항체는 표면 반도체층에 의해 형성된다. 상기 저항체는 그 주변이 절연막에 의해 절연 분리되며 소정 저항치(Ω)를 얻도록 소정 불순물 농도 및 소정 치수로 설정되어 있다. 여기서, 저항체의 치수는 막두께(T), 폭(W) 및 길이(La)에 의해 결정되며, 얻고자 하는 저항체의 저항치 및 디자인 룰에 따라 적절하게 설정할 수 있다. 예컨대, 저항체는 80nm∼200 nm 정도의 막두께, 10μm∼1000μm 정도의 폭, O.2∼1Oμm 정도의 길이로 될 수 있다. 또한, 저항체를 형성하는 표면 반도체층의 불순물 농도는 특히 한정되는 것이 아니지만, 예컨대 1x1017cm-3∼5×1018cm-3정도로 될 수 있다. 이 범위의 불순물 농도로 설정함에 의해, 저항체의 비저항을 0.04Ω·cm∼0.2Ω·cm 정도로 할 수 있다. 이러한 저항체의 불순물 농도 및 크기로 설정함에 의해, 저항체의 저항치를 1kΩ∼100MΩ정도로 제어할 수 있다.
저항체의 폭방향의 양단부는 전극 단자에 접속되어 있다. 또한, 전극단자와의 접속시에 형성되는 콘택트저항을 감소시키기 위해, 저항체는 그의 양단부에, p형 또는 n형의 불순물이 고농도로 확산된 확산층이 형성된 영역을 가진다. 또한, 전극단자에 인가되는 전압은 정 또는 부로 될 수 있지만, 저항체의 도전형이 p형인 경우에는, 부인 것이 적절하다. 이 경우의 전압의 크기는 얻고자 하는 저항치를 고려하여 적절하게 조정될 수 있고, 예컨대 0∼5V 정도로 될 수 있다.
저항체 주변에 형성된 절연막은 SiO2막또는 SiN막 등에 의해 형성할 수 있다. 이 절연막은 통상의 반도체 프로세스등에 있어서 소자 분리를 하는 방법등에 의해 형성할 수 있다.
저항체 위에는, 절연막을 통해 저항체와 용량 결합된 제어 전극이 형성되어 있음이 바람직하다. 여기서의 절연막의 재료 및 막두께는 특히 한정되는 것이 아니라, 통상 M0S 트랜지스터의 게이트 산화막으로서 형성되는 것과 동일하게 할 수 있다.
제어전극의 재료 및 막두께는 특히 한정되는 것이 아니라, 통상 M0S 트랜지스터의 게이트전극으로서 형성되는 것과 같은 것, 예컨대 폴리실리콘; W, Ta, Ti 또는 Mo 등의 고융점 금속의 실리사이드; 이들 실리사이드와 폴리실리콘으로 이루어진 폴리사이드; 그 밖의 금속등, 막두께 150nm∼300 nm 정도로 형성될 수 있다. 제어 전극의 사이즈는 특히 한정되는 것이 아니라, 소망의 특성을 얻을 수 있도록 적절하게 선택하여 결정할 수 있다.
제어 전극에는 소정의 전압(Vc)이 인가되어 이 인가 전압에 의해 저항체를 부분적으로 공핍화한다. 또한, 제어 전압(Vc)은 정 또는 부로 될 수 있지만, 통상 저항체의 도전형이 p형의 경우에는, 제어 전압(Vc)은 정의 전압, n형의 경우에는 부의 전압이 인가된다. 공핍화된 영역의 폭(깊이)(Wd)은 제어 전극에 인가되는 전압, 저항체에 포함되는 불순물 농도, 제어전극과의 용량 결합 상태 또는 게이트산화막의 막두께등의 여러 가지 변수에 따라 조정할 수 있다. 부분 공핍화에 의해 저항체에 형성된 중성 영역을 통해 전류가 흐른다. 따라서, 제어 전극의 인가 전압을 조정함에 의해 저항체의 저항치를 가변시킬 수 있다. 이 경우의 제어 전극의 인가 전압의 크기는 얻고자 하는 저항체의 저항치등을 고려하여 적절하게 조정할 수 있으며, 예컨대 0∼5V 정도로 될 수 있다.
본 발명의 제1 SOI 반도체장치에서는, 제어 전극이 표면 반도체층(저항체)과 용량 결합되어 있기 때문에, 저항체와 제어 전극을 조합함에 의해 전기적으로 저항치를 변화시킬 수 있고 신호의 지연 타이밍을 변화시킬 수 있다. 따라서, 상기 SOI가 RC 지연선으로서 사용될 수 있다.
또한, 본 발명의 제2 SOI 반도체장치에서, 저항체는 표면 반도체층으로 형성된다. 이 경우의 표면 반도체층의 막두께는 얻고자 하는 저항체의 저항치등을 고려하여 적절하게 조정할 수 있으며, 예컨대 80∼200nm 정도로 될 수 있다. 또한, 표면 반도체층에서의 불순물 농도는 얻고자 하는 저항치를 실현할 수 있도록 설정하는 것이 바람직하며, 예컨대 1x1017cm-3∼5x1018cm-3정도로 할 수 있다. 이 범위의 불순물 농도로 설정함에 의해, 표면 반도체층의 저항치를 0.04Ω·cm∼0.2Ω·cm 정도로 설정할 수 있다.
저항체의 폭방향(전도 방향)의 양단부에 전극 단자가 접속되어 있다. 또한, 전극 단자와의 접촉시에 형성되는 콘택트 저항을 감소시키기 위해, 저항체의 양 단부에는 n형 또는 p형의 불순물이 고농도로 확산된 확산층이 형성되어 있다. 이 경우의 불순물 농도는 특히 한정되는 것이 아니지만, 예컨대 1020cm-3이상으로 될 수 있다. 또한, 저항체의 도전형이 n형인 경우에는, 이들 전극 단자에 인가되는전압(Vi,Vo)은 정인 것이 바람직하다. 이 경우의 전압의 크기는 얻고자 하는 저항치등을 고려하여 적절하게 조정할 수 있으며, 예컨대 0∼5V 정도로 될 수 있다.
또한, 폭방향을 따라 양측에는, p형 또는 n형의 불순물이 고농도로 확산된 확산층이 형성됨에 의해, 저항체가 접합 분리되어 있다. 이 경우의 불순물 농도는 특히 한정되는 것이 아니지만, 예컨대 1020cm-3이상으로 될 수 있다. 이 확산층은 서로 접속된후 접지되는 것이 바람직하다.
또한, 표면 반도체층에는 통상 M0S 트랜지스터를 소자 분리하도록 소자 분리 영역이 형성될 수 있다.
저항체 위에는 절연막을 통해 저항체와 용량 결합된 제어 전극이 형성된다. 여기서의 절연막 및 제어전극의 재료 및 막두께는 상기한 바와 동일하게 될 수 있다. 이 제어 전극에 인가되는 전압에 의해 저항체의 저항치를 가변시킬 수 있다. 이 경우의 전압의 크기는 얻고자 하는 저항치등을 고려하여 적절하게 조정할 수 있으며, 예컨대 0∼5V 정도로 될 수 있다.
본 발명의 제2 SOI 반도체장치에서는, 제어 전극이 표면 반도체층(저항체)과 용량 결합되어 있고 이 용량은 접합 용량과 병렬 접속되어 있다. 이들 용량과 저항체의 조합을 이용함에 의해, 전기적으로 저항치를 변화시킬 수 있고, 또한 신호의 지연 타이밍을 변화시킬 수 있다. 따라서, 상기 SOI는 RC 지연선으로서 작용할 수 있다.
본 발명의 S0I 반도체장치는 일반적인 M0S 프로세스 또는 CM0S 프로세스 기술을 일련의 공통 프로세스로서 또는 상기 SOI 반도체장치를 실현하기 위해 적당한수정을 가하여 이용함에 의해 제조될 수 있다. 또한, 가변하는 저항치는 상기한 바와 같은 파라미터 및 프로세스에 관련된 파라미터에 따라 임의로 설계될 수 있다.
이하에, 본 발명의 SOI 반도체 장치 및 그 제조방법의 실시예를 도면을 참조하여 설명한다.
실시예 1
도1(a)∼1(c)에 도시된 바와 같이, 이 실시예의 SOI 반도체장치의 저항/RC 지연선은 실리콘기판(1), 매립 절연막(2) 및 표면 실리콘층이 이 순서로 적층되어 되는 SOI 기판에 있어서, 표면 실리콘층이 저항체(4)로서 구성되어 있다. 저항체(4)는 실리콘산화막(2a)에 의해 그 주변이 완전히 절연 분리되어 있다. 저항체(4)상에는 게이트산화막(5)에 의해 저항체(4)와 절연되고 또한 용량 결합된 제어 전극(6)이 배치되어 있다. 저항체(4)는 그의 양단부에 2개의 단자를 갖고 있고, 각 단자에는 각각 전압(Vi,Vo)이 인가된다. 또한, 제어 전극(6)에는 전압(Vc)이 인가된다.
저항체(4)는 제어 전극(6)에 의해 부분 공핍화되어 있고 표면 실리콘층에 함유되는 불순물 농도(Na)에 따라 조정되는 비저항과 제어 전극(6)의 전압(Vc)에 의해 유도되는 공핍층의 폭(깊이)(Wd)에 의해 결정되는 저항치(R)를 갖는다. 부분 공핍화에 의해 형성된 저항체(4)의 중성영역에서, 한편의 단자로부터 다른쪽의 단자로 전류가 흐른다. 저항체(4)의 저항치는 제어 전극(6)의 인가 전압(Vc)을 변화시킴에 의해 제어할 수 있다.
또한, 상기 SOI 반도체장치는 제어 전극(6)과 표면 실리콘층 사이에 분포 용량(C)을 가진다. 그 결과, 저항체(4)에 접속된 2개의 단자 사이에서 지연 시간을 전압(Vc)에 의해 제어할 수 있는 분포 RC 지연선이 구성된다.
도2a에 상기 SOI 반도체장치의 저항치(Rb)와 제어 전압(Vc) 사이의 관계를 나타낸다. 또한, 상기 SOI 반도체장치에서는, 저항체(4)의 폭 W=100μm, 저항체(4)의 길이 La=0.5μm, 저항체(4)의 불순물 농도 Na=3×1017cm-3,저항체(4)의 막두께 TSi=150nm, 게이트 산화막(5)의 Tox=7nm 이다. 저항치(Rb)는 전압(Vc)이 0V에서 2V로 변화할 때, 25kΩ∼49kΩ으로 변화한다.
또한, 도2(b)에 나타낸 바와 같이, RC 지연은 제어 전압(Vc)이 0.8V 이상이면 증가하고 제어 전압(Vc)이 0.6V 이하에서는 일정치로 이용될 수 있다.
이 실시예의 SOI 반도체장치에 따르면, 저항체(4)는 막두께(TSi)의 표면 실리콘층으로 형성되어 폭(Wd)의 공핍층을 갖는다. 따라서, 저항체(4)의 중성 영역은 막두께(TSi-Wd)를 가진다. 전도 채널로서의 상기 중성 영역을 통해 전류가 흐른다. 이로써, 저항체(4)는 반도체층의 표면 및 계면 상태의 영향을 받지 않고 안정적인 저항치를 가질 수 있다. 또한, 전도는 제어 전극의 인가 전압에 의해 발생되는 반전층에 의존하지 않는다. 이 결과로, 표면 반전 채널 트랜지스터의 경우에 발생되는 표면 트랩(trap) 효과에 영향받지 않고 노이즈의 증가를 억제할 수 있다. 또한, 리크 전류의 경로를 형성할 수 있는 기생 접합이 없기 때문에, 리크 전류를 방지할 수 있다.
실시예 2
이 실시예의 SOI 반도체의 저항/RC 지연선은 도 3(a) 및 3(b)에 나타낸 바와 같이 부분 공핍화된 S0IM0S 디바이스에 의해 구성된다.
저항체(14)는 n형 실리콘기판(11), 매립된 절연막(12) 및 표면 실리콘층이 이 순서로 적층되어 되는 SOI 기판의 표면 실리콘층에 형성된다. 저항체(14)는 그 위에 배치하는 제어 전극(16)에 의해 유도되는 부분 공핍화에 의해 형성되며 채널 길이(W) 및 실효 길이(La)를 가진 중성 영역에 의해 구성된다.
제어 전극(16)은 게이트산화막(15)에 의해 저항체(14)로부터 절연되고 또한 용량 결합되어 있다.
저항체(14)는 그의 양단부에 고농도 n형 확산층(17)으로 이루어지는 2개의 단자를 갖고 있고, 각 단자에는 전압(Vi,Vo)이 인가된다. 또한, 제어전극(16)에는 전압(Vc)이 인가된다. 저항체(14)는 표면 실리콘층에 형성된 고농도 p형 불순물 확산층(13)으로부터 그의 양측벽에서 접합 분리되어 있다. 고농도 p형 불순물 확산층(13)은 서로 접속된후 접지된다. 이로써, p-n 접합이 순방향 바이어스로 됨을 방지할 수 있다.
또한, 상기 SOI 반도체장치에서는, 제어 전극(16)과 표면 실리콘층 사이의 용량(C)과 접합 용량이 병렬로 접속되어 있다. 그 결과, 저항체(14)에 접속된 2개의 단자 사이에서, 지연 시간을 전압(Vc)에 의해 제어할 수 있는 분포 RC 지연선이 구성된다.
상기 SOI 반도체장치를 RC 지연선 또는 분포 RC 로우 패스 필터로서 이용하는 경우, RC 지연은 도 4에 나타낸 바와 같은 거동을 보인다. 상기 SOI 반도체장치는 W=100μm, La=0.5μm, Na=3x1017cm-3, TSi=150nm, Tox=7nm의 변수를 가진다. RC지연은 제어 전압(Vc)이 1.5V 이상인 상태에서 증가하고 제어 전압이 1.5V 이하인 상태에서 일정치로 이용될 수 있다. 이 경우의 접합 용량은 Cj=3.2×10-7F/cm2이 된다.
또한, 상기 SOI 반도체장치를 도 5에 나타낸 바와 같이 펄스 발생기(20)에 접속한 회로에서 이용하는 경우, 지연 시간 Td는,
Td=R·C·(0.38+0.69·(Rt·Ct+Rt+Ct)),
상기 식에서, 전체 용량은 C, 저항은 R, Rt=Rs/R, Ct=CL/C, Rs는 펄스 발생기의 입력 임피던스, CL은 부하 용량을 나타낸다.
본 발명의 RC 지연선은 일반적인 RC 지연선으로서 이용될 수 있다. 그 일례를 도6(a)에 나타낸다.
펄스 발생기로부터 발생한 펄스는, 도 6(b)에 나타낸 바와 같이, RC 지연선을 통과함에 의해 지연되며, RC 지연선을 통과한 펄스와 배타적 논리 OR 게이트의 접속에 의해, 디지털 펄스폭(To)이 생성된다. RC 지연선의 저항치를 변화시킴에 의해 디지털 펄스폭(To)이 조정될 수 있다.
본 발명에 의하면, SOI 반도체장치인 저항 및 RC 선은 절연막 또는 절연막과의 접합에 의해 절연 분리된다. 따라서, 리크 전류나 주변회로에서의 크로스토크 효과, 노이즈 등을 효과적으로 제거할 수 있다.
또한, 본 발명의 SOI 반도체장치에서의 저항체는 제어 전극에 의해 부분 공핍화됨에 의해 형성되는 중성 영역을 통해 전류가 흐르는 구조이기 때문에, 반도체층의 표면 및 절연막과의 계면 상태에 영향받지 않고, 보다 안정적인 저항치를 얻을 수 있게 된다.
또한, 본 발명의 S0I 반도체장치는 종래부터 일반적으로 행하여지고 있는 M0S 프로세스 또는 CM0S 프로세스를 이용하여 형성할 수 있으므로, 특별한 프로세스를 필요로 하지 않는다. 따라서, 제조 공정의 복잡화 및 제조 비용의 상승을 초래하지 않게 된다.
또한, 본 발명의 SOI 반도체장치에 의하면, 저항체와 용량을 함께 접속하여 전압에 의해 제어할 수가 있는 RC 지연선을 구성할 수 있기 때문에, 펄스폭 등을 용이하게 제어할 수 있음과 동시에, 통상의 RC 지연선과 같이 폭넓은 용도로 응용할 수 있게 된다.

Claims (13)

  1. 매립 절연막 및 상기 매립 절연막상에 형성된 표면 반도체층을 가진 SOI 기판의 표면 반도체층에 의해 형성되며 절연막에 의해 완전히 절연 분리된 저항체, 및
    상기 저항체 위에 형성되고 또한 절연막을 통해 상기 저항체와 용량결합된 제어전극을 포함하고,
    상기 저항체의 저항치가 표면 반도체층에 포함되는 불순물 농도와 저항체의 치수에 의해 소정치로 설정되고,
    상기 저항체는 상기 제어전극(제어 게이트)에 전압을 인가함으로써, 제어전극 밑의 표면반도체층의 표면이 부분 공핍화되어, 전류가 흐르는 중성영역을 형성하며, 상기 저항체의 저항치는 제어전극에 인가되는 전압에 의해 가변되는 SOI 반도체장치.
  2. 제 1 항에 있어서, 상기 저항체가 80nm 내지 200nm의 두께, 10μm 내지 1000μm의 폭 및 0.2μm 내지 10μm의 길이를 가지는 SOI 반도체 장치.
  3. 제 1 항에 있어서, 상기 저항체의 불순물 농도가 1x1017cm-3내지 5x1018cm-3인 SOI 반도체장치.
  4. 제 1 항에 있어서, 상기 저항체의 비저항이 0.04Ωㆍcm 내지 0.2Ωㆍcm로 설정되는 SOI 반도체장치.
  5. 제 1 항에 있어서, 상기 저항체의 저항치가 1kΩ내지 100MΩ으로 제어되는 SOI 반도체장치.
  6. 제 1 항에 있어서, 상기 저항체상에 형성되어 절연막을 통해 상기 저항체와 용량 결합된 제어 전극을 더 포함하며, 상기 저항체는 전류가 흐르는 중성 영역을 형성하도록 부분 공핍화되며 상기 저항체의 저항치는 제어 전극에 인가되는 전압에 의해 변화되는 SOI 반도체장치.
  7. 제 6 항에 있어서, 상기 저항체의 저항치가 1kΩ 내지 100MΩ으로 되도록 제어되는 SOI 반도체장치.
  8. 제 1 항 또는 제 6 항에 있어서, 상기 저항체가 전기적으로 가변인 RC 지연선을 형성하도록 이용되는 SOI 반도체장치.
  9. 매립 절연막 및 상기 매립 절연막상에 표면 반도체층이 적층되어 구성되는 SOI 기판의 표면 반도체층을 소정의 불순물 농도 및 소정의 치수로 설정함에 의해, 상기 표면 반도체층에 의해 형성되는 저항체의 저항치를 제어하는 단계를 포함하는 SOI 반도체장치의 제조 방법.
  10. 매립 절연막 및 상기 매립 절연막상에 표면 반도체층이 적층되어 구성되는 SOI 기판의 표면 반도체층에 의해 형성되며 절연막을 개재하여 상기 표면 반도체층상에 배치된 제어 전극을 갖는 전기적으로 가변인 저항체, 및
    상기 저항체위에 형성되고 또한 절연막을 통해 상기 저항체와 용량결합된 제어전극을 포함하고,
    상기 저항체는 상기 제어전극(제어 게이트)에 전압을 인가함으로써, 제어전극 밑의 표면반도체층의 표면이 부분 공핍화되어, 전류가 흐르는 중성 영역을 형성하며, 상기 저항체의 저항치는 제어전극에 인가되는 전압에 의해 가변되고,
    상기 저항체는 전도 방향에서의 양 단부에 고농도 제 1 도전형 확산층을 가지며,
    전도 방향을 따라 저항체의 양 측벽이 고농도 제 2 도전형 확산층에 의해 접합 분리되어 있는 SOI 반도체장치.
  11. 제 10 항에 있어서, 상기 저항체의 저항치가 1kΩ 내지 100MΩ으로 되도록 제어되는 SOI 반도체장치.
  12. 제 10 항에 있어서, 상기 저항체의 양 측벽을 따라 고농도 제 2 도전형 확산층들이 함께 접속된후 접지되는 SOI 반도체장치.
  13. 제 10 항에 있어서, 상기 저항체가 전기적으로 가변인 RC 지연선을 형성하도록 이용되는 SOI 반도체장치.
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