JPH0815254B2 - 遅延回路 - Google Patents
遅延回路Info
- Publication number
- JPH0815254B2 JPH0815254B2 JP60039097A JP3909785A JPH0815254B2 JP H0815254 B2 JPH0815254 B2 JP H0815254B2 JP 60039097 A JP60039097 A JP 60039097A JP 3909785 A JP3909785 A JP 3909785A JP H0815254 B2 JPH0815254 B2 JP H0815254B2
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- JP
- Japan
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- bias voltage
- variable capacitance
- capacitance diode
- variable
- cathode
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は可変容量ダイオードの特性を回路遅延に如何
なく取り入れた遅延回路に関する。
なく取り入れた遅延回路に関する。
ディジタル論理回路においては、そのゲート回路に適
切なタイミングで信号が入力されることが要求される。
そのためにゲート回路には所望の遅延を生ぜしめる手段
が採られるのが一般である。そして、このような手段は
少ない回路構成素子数で必要とする遅延を与え得ること
が望ましい。
切なタイミングで信号が入力されることが要求される。
そのためにゲート回路には所望の遅延を生ぜしめる手段
が採られるのが一般である。そして、このような手段は
少ない回路構成素子数で必要とする遅延を与え得ること
が望ましい。
従来この種の遅延回路としては、第２図に示すよう
に、ECLゲート回路の入力及び出力に、抵抗R2、コンデ
ンサC1及び可変容量ダイオードD2、並びに抵抗R6、コン
デンサC3及び可変容量ダイオードD4を接続し、それらダ
イオードD2及びD4のアノードに可変抵抗RV1で分圧され
た電圧が抵抗R3及び抵抗R4を夫々経て供給されるように
構成されている。その可変抵抗RV1の調整により或る程
度の遅延時間の調整は可能である。
に、ECLゲート回路の入力及び出力に、抵抗R2、コンデ
ンサC1及び可変容量ダイオードD2、並びに抵抗R6、コン
デンサC3及び可変容量ダイオードD4を接続し、それらダ
イオードD2及びD4のアノードに可変抵抗RV1で分圧され
た電圧が抵抗R3及び抵抗R4を夫々経て供給されるように
構成されている。その可変抵抗RV1の調整により或る程
度の遅延時間の調整は可能である。
しかしながら、上述手段では、必要とする遅延時間が
得られない場合に、抵抗R2、コンデンサC1及び可変容量
ダイオードD2の部分、並びに抵抗R6、コンデンサC3及び
可変容量ダイオードD4の部分を所要段数だけ増設するこ
とにより、その不足分を充足させる技法を採用してい
る。この技法では回路素子数を多くして初めて所期の目
的が達成され得る。このような回路素子数の増加は集積
回路においてはその実装密度を低下させることになる。
得られない場合に、抵抗R2、コンデンサC1及び可変容量
ダイオードD2の部分、並びに抵抗R6、コンデンサC3及び
可変容量ダイオードD4の部分を所要段数だけ増設するこ
とにより、その不足分を充足させる技法を採用してい
る。この技法では回路素子数を多くして初めて所期の目
的が達成され得る。このような回路素子数の増加は集積
回路においてはその実装密度を低下させることになる。
したがって本発明の目的は、少ない回路素子数で遅延
時間を大幅に調整できる遅延回路を提供する点にある。
時間を大幅に調整できる遅延回路を提供する点にある。
本発明は上述の目的を達成するため、下記の構成とす
る。
る。
すなわち、特許請求の範囲第１項では、入力端と出力
端との間に接続された抵抗と、アノードが互いに接続点
で直結された可変容量ダイオード対と、前記接続点に第
１バイアス電圧を加える第１バイアス電圧源と、前記出
力端に接続した一方の可変容量ダイオードのカソードに
第２バイアス電圧を加える第２バイアス電圧源と、他方
の可変容量ダイオードのカソードに第３バイアス電圧を
加える第３バイアス電圧源とで構成される遅延回路にお
いて、前記第１乃至第３バイアス電圧源のうち少なくと
も２つのバイアス電圧源のバイアス電圧を可変とし、前
記バイアス源の可変範囲を、両可変容量ダイオードの逆
方向バイアス電圧値から他方の可変容量ダイオードの０
バイアス電圧値で、同時に一方の可変容量ダイオードの
順方向バイアス電圧値である値まで、と設定する。
端との間に接続された抵抗と、アノードが互いに接続点
で直結された可変容量ダイオード対と、前記接続点に第
１バイアス電圧を加える第１バイアス電圧源と、前記出
力端に接続した一方の可変容量ダイオードのカソードに
第２バイアス電圧を加える第２バイアス電圧源と、他方
の可変容量ダイオードのカソードに第３バイアス電圧を
加える第３バイアス電圧源とで構成される遅延回路にお
いて、前記第１乃至第３バイアス電圧源のうち少なくと
も２つのバイアス電圧源のバイアス電圧を可変とし、前
記バイアス源の可変範囲を、両可変容量ダイオードの逆
方向バイアス電圧値から他方の可変容量ダイオードの０
バイアス電圧値で、同時に一方の可変容量ダイオードの
順方向バイアス電圧値である値まで、と設定する。
また第２項では、入力端とゲート回路の入力点との間
に接続された第１抵抗と、前記ゲート回路の出力点と出
力端との間に接続された第２抵抗と、アノードが互いに
第１接続点で直結された第１可変容量ダイオード対と、
アノードが互いに第２接続点で直結された第２可変容量
ダイオード対と、前記第１接続点及び第２接続点に第１
バイアス電圧を加える第１バイアス電源と、前記ゲート
回路の入力点に接続した前記第１可変容量ダイオード対
の一方の可変容量ダイオードのカソード及び前記出力点
に接続した前記第２可変容量ダイオード対の一方の可変
容量ダイオードのカソードに第２バイアス電圧に加える
第２バイアス電圧源と、前記第１可変容量ダイオード対
の他方の可変容量ダイオードのカソード及び前記第２可
変容量ダイオード対の他方の可変容量ダイオードのカソ
ードに第３バイアス電圧を加える第３バイアス電圧源と
で構成される遅延回路において、前記第１乃至第３バイ
アス電圧源のうち少なくとも２つのバイアス電圧源のバ
イアス電圧を可変とし、前記バイアス源の可変範囲を、
全可変容量ダイオードの逆方向バイアス電圧値から、両
可変容量ダイオード対の他方の可変容量ダイオードの実
質的に０バイアス電圧値で、同時に一方の可変容量ダイ
オードの順方向バイアス電圧値である値まで、と設定す
る。
に接続された第１抵抗と、前記ゲート回路の出力点と出
力端との間に接続された第２抵抗と、アノードが互いに
第１接続点で直結された第１可変容量ダイオード対と、
アノードが互いに第２接続点で直結された第２可変容量
ダイオード対と、前記第１接続点及び第２接続点に第１
バイアス電圧を加える第１バイアス電源と、前記ゲート
回路の入力点に接続した前記第１可変容量ダイオード対
の一方の可変容量ダイオードのカソード及び前記出力点
に接続した前記第２可変容量ダイオード対の一方の可変
容量ダイオードのカソードに第２バイアス電圧に加える
第２バイアス電圧源と、前記第１可変容量ダイオード対
の他方の可変容量ダイオードのカソード及び前記第２可
変容量ダイオード対の他方の可変容量ダイオードのカソ
ードに第３バイアス電圧を加える第３バイアス電圧源と
で構成される遅延回路において、前記第１乃至第３バイ
アス電圧源のうち少なくとも２つのバイアス電圧源のバ
イアス電圧を可変とし、前記バイアス源の可変範囲を、
全可変容量ダイオードの逆方向バイアス電圧値から、両
可変容量ダイオード対の他方の可変容量ダイオードの実
質的に０バイアス電圧値で、同時に一方の可変容量ダイ
オードの順方向バイアス電圧値である値まで、と設定す
る。
本発明の特許請求の範囲第１項によれば、例えば第１
バイアス電圧V1及び第２バイアス電圧V2を可変、第３バ
イアス電圧V3を固定とし、V1とV2とを両可変容量ダイオ
ードが逆バイアスされるよう、すなわちV1＜V2かつV1＜
V3となるように調整した時（バイアス条件Ａ）の遅延回
路の時定数をτＡとし、他方の可変容量ダイオードが０
バイアスされるとともに、一方の可変容量ダイオードが
順バイアスされるよう、つまりV1≒V3かつV1＞V2となる
ように調整した時（バイアス条件Ｂ）の遅延回路の時定
数をτＢとすれば、時定数τＡ及び時定数τＢの値は、
それぞれ下記の式（１）及び式（２）で与えられる。
バイアス電圧V1及び第２バイアス電圧V2を可変、第３バ
イアス電圧V3を固定とし、V1とV2とを両可変容量ダイオ
ードが逆バイアスされるよう、すなわちV1＜V2かつV1＜
V3となるように調整した時（バイアス条件Ａ）の遅延回
路の時定数をτＡとし、他方の可変容量ダイオードが０
バイアスされるとともに、一方の可変容量ダイオードが
順バイアスされるよう、つまりV1≒V3かつV1＞V2となる
ように調整した時（バイアス条件Ｂ）の遅延回路の時定
数をτＢとすれば、時定数τＡ及び時定数τＢの値は、
それぞれ下記の式（１）及び式（２）で与えられる。
すなわち、 式（１）……バイアス条件Ａの時の時定数τＡ＝（直
列抵抗器の抵抗値） ×（逆バイアスされた両可変容量ダイオードの直列接
続静電容量値） 式（２）……バイアス条件Ｂの時の時定数τＢ＝ ｛（直列抵抗器の抵抗値）＋（単独可変容量ダイオー
ドの順方向抵抗値）｝ ×（０バイアスされた単独可変容量ダイオードの静電
容量値） ここに、 ｛（直列抵抗器の抵抗値）＋（単独可変容量ダイオード
の順方向抵抗値）｝ ＞（直列抵抗器の抵抗値） であり、 （０バイアスされた単独可変容量ダイオードの静電容
量値） ＞（逆バイアスされた単独可変容量ダイオードの静電
容量値） ＞（逆バイアスされた両可変容量ダイオードの直列接
続静電容量値） であるから、式（１）及び（２）からτＢ》τＡとな
る。
列抵抗器の抵抗値） ×（逆バイアスされた両可変容量ダイオードの直列接
続静電容量値） 式（２）……バイアス条件Ｂの時の時定数τＢ＝ ｛（直列抵抗器の抵抗値）＋（単独可変容量ダイオー
ドの順方向抵抗値）｝ ×（０バイアスされた単独可変容量ダイオードの静電
容量値） ここに、 ｛（直列抵抗器の抵抗値）＋（単独可変容量ダイオード
の順方向抵抗値）｝ ＞（直列抵抗器の抵抗値） であり、 （０バイアスされた単独可変容量ダイオードの静電容
量値） ＞（逆バイアスされた単独可変容量ダイオードの静電
容量値） ＞（逆バイアスされた両可変容量ダイオードの直列接
続静電容量値） であるから、式（１）及び（２）からτＢ》τＡとな
る。
換言すれば、バイアスの調整としてバイアス条件Ａか
らバイアス条件Ｂに変えた時、この場合第１及び第２バ
イアス電圧の変化は僅かであるにもかかわらず、時定数
つまり遅延時間における極めて大幅な変化が得られる。
らバイアス条件Ｂに変えた時、この場合第１及び第２バ
イアス電圧の変化は僅かであるにもかかわらず、時定数
つまり遅延時間における極めて大幅な変化が得られる。
特許請求の範囲第２項においても、第１抵抗及び第２
抵抗を前記直列抵抗器と読換え、第１可変容量ダイオー
ド対及び第２可変容量ダイオード対の一方の可変容量ダ
イオードを前記一方の可変容量ダイオードと読換え、第
１可変容量ダイオード対及び第２可変容量ダイオード対
の他方の可変容量ダイオードを前記他方の可変容量ダイ
オードと読換えれば、第１項と同様に遅延時間の大幅な
変化が得られる。
抵抗を前記直列抵抗器と読換え、第１可変容量ダイオー
ド対及び第２可変容量ダイオード対の一方の可変容量ダ
イオードを前記一方の可変容量ダイオードと読換え、第
１可変容量ダイオード対及び第２可変容量ダイオード対
の他方の可変容量ダイオードを前記他方の可変容量ダイ
オードと読換えれば、第１項と同様に遅延時間の大幅な
変化が得られる。
以下、添付図面を参照しながら本発明の実施例を説明
する。
する。
第１図は本発明の一実施例を示す。この実施例は本発
明をゲート回路に適用して構成した例を示す。この実施
例は第２図従来回路のコンデンサC1，C3を可変容量ダイ
オードD1，D3に変更したことにその特徴部分がある。即
ち、ダイオードD1のカソードを抵抗R2の出力端側に接続
しそのアノードをダイオードD2のアノードに接続すると
共に、ダイオードD3のカソードを抵抗R6の出力端側に接
続しそのアノードをダイオードD4のアノードに接続した
ことである。
明をゲート回路に適用して構成した例を示す。この実施
例は第２図従来回路のコンデンサC1，C3を可変容量ダイ
オードD1，D3に変更したことにその特徴部分がある。即
ち、ダイオードD1のカソードを抵抗R2の出力端側に接続
しそのアノードをダイオードD2のアノードに接続すると
共に、ダイオードD3のカソードを抵抗R6の出力端側に接
続しそのアノードをダイオードD4のアノードに接続した
ことである。
このように構成された回路の動作を説明する。
説明の都合上、可変抵抗RV1がその出力に−Ｖが現れ
るように調整された状態にあるとすると、可変容量ダイ
オードD1乃至D4はすべて逆バイアスされてダイオードD1
乃至D4の接合容量は最小となる。このように設定された
状態においては、ゲート回路G2の入力立ち上がり立ち下
がり時間は抵抗R2の抵抗値とダイオードD1及びD2の直列
接合容量との積（時定数）で決り、ゲート回路G3の入力
立ち上がり立ち下がり時間は抵抗R6の抵抗値とダイオー
ドD3及びD4の直列接合容量との積（時定数）で決まる。
このような時定数の設定状態においては、入力から出力
までの遅延時間は最小となる。
るように調整された状態にあるとすると、可変容量ダイ
オードD1乃至D4はすべて逆バイアスされてダイオードD1
乃至D4の接合容量は最小となる。このように設定された
状態においては、ゲート回路G2の入力立ち上がり立ち下
がり時間は抵抗R2の抵抗値とダイオードD1及びD2の直列
接合容量との積（時定数）で決り、ゲート回路G3の入力
立ち上がり立ち下がり時間は抵抗R6の抵抗値とダイオー
ドD3及びD4の直列接合容量との積（時定数）で決まる。
このような時定数の設定状態においては、入力から出力
までの遅延時間は最小となる。
このような設定状態から可変抵抗の出力電圧を０ボル
トの方へ変えていくと、ダイオードD1乃至D4の逆バイア
ス値が小さくなり、夫々の接合容量が増加する。従っ
て、上述の各時定数つまり立ち上がり時間，立ち下がり
時間が増加することとなり、入出力間の遅延時間が増加
する。
トの方へ変えていくと、ダイオードD1乃至D4の逆バイア
ス値が小さくなり、夫々の接合容量が増加する。従っ
て、上述の各時定数つまり立ち上がり時間，立ち下がり
時間が増加することとなり、入出力間の遅延時間が増加
する。
更に、可変抵抗の出力電圧を０ボルトの方へ変えてい
くと、ダイオードD1及びD3のバイアス状態は逆バイアス
から順バイアスへ移っていく。このとき、ダイオード
D2，D4は逆バイアスのままである。ダイオードD1及びD3
が順方向にバイアスされると、ゲート回路G2の入力時定
数は抵抗R2の抵抗値及びダイオードD1の順方向抵抗値の
和とダイオードD2の接合容量との積によって決まり、ゲ
ート回路G2の出力時定数は抵抗R6の抵抗値及びダイオー
ドD3の順方向抵抗値の和とダイオードD4の接合容量との
積によって決まり、単純に２個の可変容量ダイオードを
逆バイアスしていた場合よりも大きな時定数となる。そ
して、可変抵抗RV1の出力電圧を０ボルトまで変えたと
き最大の遅延時間が得られる。
くと、ダイオードD1及びD3のバイアス状態は逆バイアス
から順バイアスへ移っていく。このとき、ダイオード
D2，D4は逆バイアスのままである。ダイオードD1及びD3
が順方向にバイアスされると、ゲート回路G2の入力時定
数は抵抗R2の抵抗値及びダイオードD1の順方向抵抗値の
和とダイオードD2の接合容量との積によって決まり、ゲ
ート回路G2の出力時定数は抵抗R6の抵抗値及びダイオー
ドD3の順方向抵抗値の和とダイオードD4の接合容量との
積によって決まり、単純に２個の可変容量ダイオードを
逆バイアスしていた場合よりも大きな時定数となる。そ
して、可変抵抗RV1の出力電圧を０ボルトまで変えたと
き最大の遅延時間が得られる。
なお、上記実施例においては、抵抗R2及び可変容量ダ
イオードD1，D2による遅延回路と抵抗R6及び可変容量ダ
イオードD3，D4による遅延回路の２段構成としている
が、これは立ち上がり，立ち下がりの特性の差を相殺さ
せるためであり、これにより入出力間のデューティ変動
を最小にして遅延時間を大きくしている。従って、１段
構成にても、要求特性を満足し得る場合には、本発明を
適用し得る。
イオードD1，D2による遅延回路と抵抗R6及び可変容量ダ
イオードD3，D4による遅延回路の２段構成としている
が、これは立ち上がり，立ち下がりの特性の差を相殺さ
せるためであり、これにより入出力間のデューティ変動
を最小にして遅延時間を大きくしている。従って、１段
構成にても、要求特性を満足し得る場合には、本発明を
適用し得る。
以下説明したように本発明によれば、 僅かなバイアス条件の調整により、遅延時間を極め
て大幅に変化させ得る。
て大幅に変化させ得る。
又、２段構成にすることにより立ち上がり、立ち下
がりの特性の差を相殺して入出力間のデューティ変動を
小さくして遅延時間の大幅な変化を生ぜしめ得る、等の
効果が得られる。
がりの特性の差を相殺して入出力間のデューティ変動を
小さくして遅延時間の大幅な変化を生ぜしめ得る、等の
効果が得られる。
第１図は本発明の一実施例を示す図、第２図は従来回路
を示す図である。 図において、R2，R3，R4，R6は固定抵抗、RV1は可変抵
抗、D1乃至D4は可変容量ダイオード、G2はゲート回路で
ある。
を示す図である。 図において、R2，R3，R4，R6は固定抵抗、RV1は可変抵
抗、D1乃至D4は可変容量ダイオード、G2はゲート回路で
ある。
Claims (2)
- 【請求項１】入力端と出力端との間に接続された抵抗
と、アノードが互いに接続点で直結された可変容量ダイ
オード対と、前記接続点に第１バイアス電圧を加える第
１バイアス電圧源と、前記出力端に接続した一方の可変
容量ダイオードのカソードに第２バイアス電圧を加える
第２バイアス電圧源と、他方の可変容量ダイオードのカ
ソードに第３バイアス電圧を加える第３バイアス電圧源
とで構成される遅延回路において、 前記第１乃至第３バイアス電圧源のうち少なくとも２つ
のバイアス電圧源のバイアス電圧を可変とし、 前記バイアス電圧の可変範囲を、両可変容量ダイオード
の逆方向バイアス電圧値から、他方の可変容量ダイオー
ドの０バイアス電圧値で、同時に一方の可変容量ダイオ
ードの順方向バイアス電圧値である値まで、の範囲に設
定したこと を特徴とする遅延回路。 - 【請求項２】入力端とゲート回路の入力点との間に接続
された第１抵抗と、前記ゲート回路の出力点と出力端と
の間に接続された第２抵抗と、アノードが互いに第１接
続点で直結された第１可変容量ダイオード対と、アノー
ドが互いに第２接続点で直結された第２可変容量ダイオ
ード対と、前記第１接続点及び第２接続点に第１バイア
ス電圧を加える第１バイアス電源と、前記ゲート回路の
入力点に接続した前記第１可変容量ダイオード対の一方
の可変容量ダイオードのカソード及び前記出力点に接続
した前記第２可変容量ダイオード対の一方の可変容量ダ
イオードのカソードに第２バイアス電圧を加える第２バ
イアス電圧源と、前記第１可変容量ダイオード対の他方
の可変容量ダイオードのカソード及び前記第２可変容量
ダイオード対の他方の可変容量ダイオードのカソードに
第３バイアス電圧を加える第３バイアス電圧源とで構成
される遅延回路において、 前記第１乃至第３バイアス電圧源のうち少なくとも２つ
のバイアス電圧源のバイアス電圧を可変とし、 前記バイアス電圧の可変範囲を、全可変容量ダイオード
の逆方向バイアス電圧値から、両可変容量ダイオード対
の他方の可変容量ダイオードの実質的に０バイアス電圧
値で、同時に一方の可変容量ダイオードの順方向バイア
ス電圧値である値まで、の範囲に設定したこと を特徴とする遅延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60039097A JPH0815254B2 (ja) | 1985-02-28 | 1985-02-28 | 遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60039097A JPH0815254B2 (ja) | 1985-02-28 | 1985-02-28 | 遅延回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61198912A JPS61198912A (ja) | 1986-09-03 |
| JPH0815254B2 true JPH0815254B2 (ja) | 1996-02-14 |
Family
ID=12543572
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60039097A Expired - Lifetime JPH0815254B2 (ja) | 1985-02-28 | 1985-02-28 | 遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0815254B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3722655B2 (ja) | 1999-11-12 | 2005-11-30 | シャープ株式会社 | Ｓｏｉ半導体装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5687923A (en) * | 1979-12-19 | 1981-07-17 | Fujitsu Ltd | Delay adjusting circuit |
| JPS5922436A (ja) * | 1982-07-28 | 1984-02-04 | Hitachi Ltd | 可変遅延回路 |
-
1985
- 1985-02-28 JP JP60039097A patent/JPH0815254B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61198912A (ja) | 1986-09-03 |
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