JP2002151649A - 半導体容量装置 - Google Patents
半導体容量装置Info
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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Abstract
(57)【要約】
【課題】 従来のＭＩＭキャパシタよりも一層、容量値
の電圧依存性を抑えることができる半導体容量装置を提
供する。 【解決手段】 この半導体容量装置は、半導体基板１上
に作製された１対のＭＩＭキャパシタＣ１,Ｃ２のう
ち、Ｃ１の第１容量絶縁膜６をＳｉＯ2膜とし、Ｃ２の
第２容量絶縁膜８をＳｉＮ膜とした。さらに、電極５,
７,９を逆並列(上部電極９,７と下部電極７,５をたすき
に並列接続)に接続することで、双方の電圧依存性を打
ち消し合うようにして、容量の電圧依存性を小さくする
ことができる。
の電圧依存性を抑えることができる半導体容量装置を提
供する。 【解決手段】 この半導体容量装置は、半導体基板１上
に作製された１対のＭＩＭキャパシタＣ１,Ｃ２のう
ち、Ｃ１の第１容量絶縁膜６をＳｉＯ2膜とし、Ｃ２の
第２容量絶縁膜８をＳｉＮ膜とした。さらに、電極５,
７,９を逆並列(上部電極９,７と下部電極７,５をたすき
に並列接続)に接続することで、双方の電圧依存性を打
ち消し合うようにして、容量の電圧依存性を小さくする
ことができる。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体基板上に
形成した半導体容量装置に関し、特に、印加電圧による
容量値変動を抑えた半導体容量装置に関する。
形成した半導体容量装置に関し、特に、印加電圧による
容量値変動を抑えた半導体容量装置に関する。
【０００２】
【従来の技術】半導体集積回路、特に、アナログ回路に
用いられる半導体容量装置では容量の精度が回路全体の
精度に大きく影響するので、印加電圧による容量値変動
を抑えることが重要となる。
用いられる半導体容量装置では容量の精度が回路全体の
精度に大きく影響するので、印加電圧による容量値変動
を抑えることが重要となる。
【０００３】一方、半導体集積回路が微細化されるにつ
れて、トランジスタに必要な面積が減少するので、容量
の面積も低減させることが必要となっている。このた
め、容量絶縁膜の薄膜化が行われているが、容量の電圧
依存性係数は膜厚の２乗に反比例して大きくなる。した
がって、容量絶縁膜を薄膜化しても、容量の電圧依存性
を小さく保つことが重要な課題となる。
れて、トランジスタに必要な面積が減少するので、容量
の面積も低減させることが必要となっている。このた
め、容量絶縁膜の薄膜化が行われているが、容量の電圧
依存性係数は膜厚の２乗に反比例して大きくなる。した
がって、容量絶縁膜を薄膜化しても、容量の電圧依存性
を小さく保つことが重要な課題となる。
【０００４】ところで、拡散層とポリシリコンとの間に
絶縁膜を狭持した構造のキャパシタは、拡散層と基板と
の間にＰＮ接合容量が形成される。このＰＮ接合容量
は、容量値の電圧依存性が大きいから、印加電圧に依存
しないキャパシタを得ることが困難になる。
絶縁膜を狭持した構造のキャパシタは、拡散層と基板と
の間にＰＮ接合容量が形成される。このＰＮ接合容量
は、容量値の電圧依存性が大きいから、印加電圧に依存
しないキャパシタを得ることが困難になる。
【０００５】また、上,下部ポリシリコンの間に絶縁膜
を狭持した構造のキャパシタの例として、特開平９−３
６３１３に記載されたものなどがある。このタイプの容
量素子は、ポリシリコンからなる電極の抵抗および容量
値の電圧依存係数を低減させるために、ポリシリコン電
極の濃度を高濃度にドーピングする必要がある。
を狭持した構造のキャパシタの例として、特開平９−３
６３１３に記載されたものなどがある。このタイプの容
量素子は、ポリシリコンからなる電極の抵抗および容量
値の電圧依存係数を低減させるために、ポリシリコン電
極の濃度を高濃度にドーピングする必要がある。
【０００６】しかし、いかに高濃度にドーピングして
も、ポリシリコン電極自体に空乏層が発生し、電極間に
与えられる電位差によって、上記空乏層の幅が変動す
る。このため、容量値が変動してしまい、高精度なアナ
ログ回路には適していない。
も、ポリシリコン電極自体に空乏層が発生し、電極間に
与えられる電位差によって、上記空乏層の幅が変動す
る。このため、容量値が変動してしまい、高精度なアナ
ログ回路には適していない。
【０００７】一方、上,下部金属層の間に絶縁膜を狭持
した構造のキャパシタ(Ｍetal-Ｉnsulator-Ｍetalキャ
パシタ：ＭＩＭキャパシタという)の例が、特開平５−
１２９５２２に記載されている。このＭＩＭキャパシタ
は、図４に示すように、キャパシタの上部電極１２１が
アルミニウムであり、下部電極１１８が高融点金属であ
る。なお、１２０は導電性保護膜、１１９はキャパシタ
用絶縁層、１１７は層間絶縁膜、１０１はシリコン基板
である。このタイプの容量素子は、金属電極１２１,１
１８が空乏化しないので、印加電圧に依存しないキャパ
シタを得ることができる。したがって、特に、アナログ
キャパシタに有効である。
した構造のキャパシタ(Ｍetal-Ｉnsulator-Ｍetalキャ
パシタ：ＭＩＭキャパシタという)の例が、特開平５−
１２９５２２に記載されている。このＭＩＭキャパシタ
は、図４に示すように、キャパシタの上部電極１２１が
アルミニウムであり、下部電極１１８が高融点金属であ
る。なお、１２０は導電性保護膜、１１９はキャパシタ
用絶縁層、１１７は層間絶縁膜、１０１はシリコン基板
である。このタイプの容量素子は、金属電極１２１,１
１８が空乏化しないので、印加電圧に依存しないキャパ
シタを得ることができる。したがって、特に、アナログ
キャパシタに有効である。
【０００８】また、特開平７−２２１５９９には、図５
に示すように、２つのＭＯＳ(Ｍetal-Ｏxide-Ｓemicond
uctor)キャパシタ２２２と２２３を逆並列に接続して、
それぞれのＭＯＳキャパシタ２２２と２２３の有する容
量の電圧依存性をキャンセルするようにしている。この
ＭＯＳキャパシタのゲート電極２２４が金属の場合、Ｍ
ＩＭキャパシタと同等の印加電圧に依存しないキャパシ
タを得ることができる。
に示すように、２つのＭＯＳ(Ｍetal-Ｏxide-Ｓemicond
uctor)キャパシタ２２２と２２３を逆並列に接続して、
それぞれのＭＯＳキャパシタ２２２と２２３の有する容
量の電圧依存性をキャンセルするようにしている。この
ＭＯＳキャパシタのゲート電極２２４が金属の場合、Ｍ
ＩＭキャパシタと同等の印加電圧に依存しないキャパシ
タを得ることができる。
【０００９】
【発明が解決しようとする課題】ここで、図６に、容量
絶縁膜として、シリコン窒化膜を用いたＭＩＭキャパシ
タの容量の電圧依存性を示す。図６から分かるように、
ＭＩＭキャパシタにおいても、わずかではあるが容量値
の電圧依存性を持っている。このため、より高性能なア
ナログ用キャパシタを実現するためには、ＭＩＭキャパ
シタであっても、その電圧依存性をさらに抑える必要が
ある。
絶縁膜として、シリコン窒化膜を用いたＭＩＭキャパシ
タの容量の電圧依存性を示す。図６から分かるように、
ＭＩＭキャパシタにおいても、わずかではあるが容量値
の電圧依存性を持っている。このため、より高性能なア
ナログ用キャパシタを実現するためには、ＭＩＭキャパ
シタであっても、その電圧依存性をさらに抑える必要が
ある。
【００１０】そこで、この発明の目的は、従来のＭＩＭ
キャパシタよりも一層、容量値の電圧依存性を抑えるこ
とができる半導体容量装置を提供することにある。
キャパシタよりも一層、容量値の電圧依存性を抑えるこ
とができる半導体容量装置を提供することにある。
【００１１】
【課題を解決するための手段】上記目的を達成するた
め、この発明の半導体容量装置は、半導体基板上に作製
された下部電極,容量絶縁膜および上部電極から構成さ
れるＭＩＭキャパシタを備えた半導体容量装置であっ
て、第１,第２のＭＩＭキャパシタからなる１対のＭＩ
Ｍキャパシタの互いの上部電極と下部電極が電気的に逆
並列接続され、上記第１ＭＩＭキャパシタは、第１容量
絶縁膜を有し、上記第２ＭＩＭキャパシタは、上記第１
容量絶縁膜とは異なる組成の第２容量絶縁膜を有してい
ることを特徴としている。
め、この発明の半導体容量装置は、半導体基板上に作製
された下部電極,容量絶縁膜および上部電極から構成さ
れるＭＩＭキャパシタを備えた半導体容量装置であっ
て、第１,第２のＭＩＭキャパシタからなる１対のＭＩ
Ｍキャパシタの互いの上部電極と下部電極が電気的に逆
並列接続され、上記第１ＭＩＭキャパシタは、第１容量
絶縁膜を有し、上記第２ＭＩＭキャパシタは、上記第１
容量絶縁膜とは異なる組成の第２容量絶縁膜を有してい
ることを特徴としている。
【００１２】この発明では、まず、半導体基板上に作製
された１対のＭＩＭキャパシタの電極を逆並列(上部電
極と下部電極をたすきに並列接続)に接続することで、
容量の電圧依存性を小さくすることができる。
された１対のＭＩＭキャパシタの電極を逆並列(上部電
極と下部電極をたすきに並列接続)に接続することで、
容量の電圧依存性を小さくすることができる。
【００１３】すなわち、容量の電圧依存性の関係は、次
の式(１)で示されるように、電圧の２乗に比例して変化
することが知られている。
の式(１)で示されるように、電圧の２乗に比例して変化
することが知られている。
【００１４】 Ｃ＝Ｃ０・(１＋ａ・Ｖ＋ｂ・Ｖ2) … (１) ここで、Ｃは容量値、Ｃ０は０[Ｖ]での容量値、Ｖは印
加電圧、ａ,ｂは容量値の電圧依存性の１次と２次の係
数である。
加電圧、ａ,ｂは容量値の電圧依存性の１次と２次の係
数である。
【００１５】１対のＭＩＭキャパシタＣｍａ,Ｃｍｂを
逆並列に接続すると、ＣｍａにＶの電圧が印加される
と、Ｃｍｂには−Ｖの電圧が印加されるので、容量の電
圧依存性はそれぞれ式(２),(３)であらわされる。
逆並列に接続すると、ＣｍａにＶの電圧が印加される
と、Ｃｍｂには−Ｖの電圧が印加されるので、容量の電
圧依存性はそれぞれ式(２),(３)であらわされる。
【００１６】 Ｃｍａ＝Ｃ０・(１＋ａ・Ｖ＋ｂ・Ｖ2) … (２) Ｃｍｂ＝Ｃ０・(１−ａ・Ｖ＋ｂ・Ｖ2) … (３) また、キャパシタＣｍａとＣｍｂとが並列に接続された
容量Ｃｍは、式(４)で表される。
容量Ｃｍは、式(４)で表される。
【００１７】 Ｃｍ＝Ｃｍａ＋Ｃｍｂ＝２Ｃ０・(１＋ｂ・Ｖ2) … (４) ここで、容量の電圧依存係数Γを、次の式(５)で定義す
る。
る。
【００１８】 Γ＝(Ｃ−Ｃ０)／Ｖ・１０6 ［ｐｐｍ］ … (５) その結果、図６に示すＭＩＭ容量では、ａ＝−２０［ｐ
ｐｍ／Ｖ］，ｂ＝４［ｐｐｍ／Ｖ2］であるので、ＭＩ
Ｍ容量単体では、１［Ｖ］では、Γ＝−１６［ｐｐｍ］
であるが、ＭＩＭ容量を逆並列につなぐと、Γ＝４［ｐ
ｐｍ］になり、逆並列に接続することで電圧依存性が小
さくなることがわかる。
ｐｍ／Ｖ］，ｂ＝４［ｐｐｍ／Ｖ2］であるので、ＭＩ
Ｍ容量単体では、１［Ｖ］では、Γ＝−１６［ｐｐｍ］
であるが、ＭＩＭ容量を逆並列につなぐと、Γ＝４［ｐ
ｐｍ］になり、逆並列に接続することで電圧依存性が小
さくなることがわかる。
【００１９】また、一実施形態の半導体容量装置は、上
記半導体容量装置において、上記第１,第２のＭＩＭキ
ャパシタの容量の電圧依存性が、電圧の２次式で表さ
れ、この２次式の２次の項の係数が、上記第１ＭＩＭキ
ャパシタと第２ＭＩＭキャパシタとで逆符号である。
記半導体容量装置において、上記第１,第２のＭＩＭキ
ャパシタの容量の電圧依存性が、電圧の２次式で表さ
れ、この２次式の２次の項の係数が、上記第１ＭＩＭキ
ャパシタと第２ＭＩＭキャパシタとで逆符号である。
【００２０】この実施形態では、上記２次式の２次の項
の係数が、第１,第２の２種類のＭＩＭキャパシタにお
いて、逆符号であることによって、容量値の電圧依存性
をさらに少なくすることができる。
の係数が、第１,第２の２種類のＭＩＭキャパシタにお
いて、逆符号であることによって、容量値の電圧依存性
をさらに少なくすることができる。
【００２１】すなわち、第１容量絶縁膜で形成される第
１ＭＩＭキャパシタの容量値をＣｍ１とし、第１容量絶
縁膜とは異なる第２容量絶縁膜で形成されるＭＩＭキャ
パシタの容量値をＣｍ２とすると、容量の電圧依存性
は、前記した式(４)から、それぞれ次式(６),(７)であ
らわされる。
１ＭＩＭキャパシタの容量値をＣｍ１とし、第１容量絶
縁膜とは異なる第２容量絶縁膜で形成されるＭＩＭキャ
パシタの容量値をＣｍ２とすると、容量の電圧依存性
は、前記した式(４)から、それぞれ次式(６),(７)であ
らわされる。
【００２２】 Ｃｍ１＝Ｃ０１・(１＋ｂ１・Ｖ2) … (６) Ｃｍ２＝Ｃ０２・(１＋ｂ２・Ｖ2) … (７) この式(６),(７)では、ｂ１,ｂ２は、第１,２ＭＩＭキ
ャパシタの容量の電圧依存性の２次の係数である。な
お、Ｃ０１は、第１ＭＩＭキャパシタの０[Ｖ]容量値で
あり、Ｃ０２は、第２ＭＩＭキャパシタの０Ｖでの容量
値である。この式(６),(７)から、直ちに、２次係数ｂ
１とｂ２とが逆符号であることで、(Ｃｍ１＋Ｃｍ２)の
合成容量の電圧依存性を示す第２項を打ち消しあって小
さくできることが分かる。
ャパシタの容量の電圧依存性の２次の係数である。な
お、Ｃ０１は、第１ＭＩＭキャパシタの０[Ｖ]容量値で
あり、Ｃ０２は、第２ＭＩＭキャパシタの０Ｖでの容量
値である。この式(６),(７)から、直ちに、２次係数ｂ
１とｂ２とが逆符号であることで、(Ｃｍ１＋Ｃｍ２)の
合成容量の電圧依存性を示す第２項を打ち消しあって小
さくできることが分かる。
【００２３】また、他の実施形態の半導体容量装置は、
上記半導体容量装置において、上記第１のＭＩＭキャパ
シタの容量の電圧依存性を表す２次式の２次の項の係数
と、上記第２のＭＩＭキャパシタの容量の電圧依存性を
表す２次式の２次の項の係数とは、大きさが同じで符号
が逆である。
上記半導体容量装置において、上記第１のＭＩＭキャパ
シタの容量の電圧依存性を表す２次式の２次の項の係数
と、上記第２のＭＩＭキャパシタの容量の電圧依存性を
表す２次式の２次の項の係数とは、大きさが同じで符号
が逆である。
【００２４】この実施形態では、上記第１ＭＩＭキャパ
シタの電圧依存性の２次係数と第２ＭＩＭキャパシタの
電圧依存性の２次係数とが逆符号で同じ大きさであるか
ら、式(６),(７)から合成容量の電圧依存性を実質的に
零にすることができる。
シタの電圧依存性の２次係数と第２ＭＩＭキャパシタの
電圧依存性の２次係数とが逆符号で同じ大きさであるか
ら、式(６),(７)から合成容量の電圧依存性を実質的に
零にすることができる。
【００２５】また、一実施形態の半導体容量装置は、上
記半導体容量装置において、上記第１ＭＩＭキャパシタ
の上部電極と上記第２ＭＩＭキャパシタの下部電極を共
有している。
記半導体容量装置において、上記第１ＭＩＭキャパシタ
の上部電極と上記第２ＭＩＭキャパシタの下部電極を共
有している。
【００２６】この実施形態では、第１ＭＩＭキャパシタ
の上部電極と上記第２ＭＩＭキャパシタの下部電極を共
有していることで、構造を簡単にできる。
の上部電極と上記第２ＭＩＭキャパシタの下部電極を共
有していることで、構造を簡単にできる。
【００２７】また、他の実施形態の半導体容量装置は、
上記半導体容量装置において、上記第１容量絶縁膜と第
２容量絶縁膜との組み合わせが、シリコン酸化膜とシリ
コン窒化膜との組み合わせである。
上記半導体容量装置において、上記第１容量絶縁膜と第
２容量絶縁膜との組み合わせが、シリコン酸化膜とシリ
コン窒化膜との組み合わせである。
【００２８】この実施形態では、第１および第２容量誘
電膜の組み合わせの一つとしてシリコン酸化膜とシリコ
ン窒化膜の組合せとした。この組み合わせによれば、例
えば、第１容量絶縁膜をシリコン酸化膜(膜厚３５ｎｍ)
とし、第２容量絶縁膜をシリコン窒化膜(膜厚６５ｎｍ)
とすると、容量の電圧依存性はそれぞれ図７,図６に示
すようになる。
電膜の組み合わせの一つとしてシリコン酸化膜とシリコ
ン窒化膜の組合せとした。この組み合わせによれば、例
えば、第１容量絶縁膜をシリコン酸化膜(膜厚３５ｎｍ)
とし、第２容量絶縁膜をシリコン窒化膜(膜厚６５ｎｍ)
とすると、容量の電圧依存性はそれぞれ図７,図６に示
すようになる。
【００２９】このとき、上記式(６),(７)において、Ｃ
０１＝１［ｆＦ／μｍ2］、ｂ１＝−３０［ｐｐｍ／
Ｖ2］、Ｃ０２＝１［ｆＦ／μｍ2］、ｂ２＝４［ｐｐｍ
／Ｖ2］となる。この２つの容量の面積を、式(８)の関
係を満たすように、第１ＭＩＭキャパシタと第２ＭＩＭ
キャパシタの面積が２：１５になるようにして、並列に
接続すると並列に接続した容量Ｃｍ３は、式(９)で表さ
れる、すなわち、上記並列接続容量Ｃｍ３の電圧依存性
を０にすることができる。
０１＝１［ｆＦ／μｍ2］、ｂ１＝−３０［ｐｐｍ／
Ｖ2］、Ｃ０２＝１［ｆＦ／μｍ2］、ｂ２＝４［ｐｐｍ
／Ｖ2］となる。この２つの容量の面積を、式(８)の関
係を満たすように、第１ＭＩＭキャパシタと第２ＭＩＭ
キャパシタの面積が２：１５になるようにして、並列に
接続すると並列に接続した容量Ｃｍ３は、式(９)で表さ
れる、すなわち、上記並列接続容量Ｃｍ３の電圧依存性
を０にすることができる。
【００３０】 Ｃ０１・ｂ１＋Ｃ０２・ｂ２＝０ … (８) Ｃｍ３＝Ｃｍ１＋Ｃｍ２＝Ｃ０１＋Ｃ０２ … (９) このように、ＭＩＭ容量単体では、電圧依存係数Γが、
−１６［ｐｐｍ］であっても、容量の電圧依存性の特性
が異なる２種類のＭＩＭ容量を並列に接続し、互いの電
圧依存性を打ち消すように接続することによって、容量
の電圧依存係数Γを、０［ｐｐｍ］にできる。
−１６［ｐｐｍ］であっても、容量の電圧依存性の特性
が異なる２種類のＭＩＭ容量を並列に接続し、互いの電
圧依存性を打ち消すように接続することによって、容量
の電圧依存係数Γを、０［ｐｐｍ］にできる。
【００３１】
【発明の実施の形態】以下、この発明の半導体容量装置
の実施形態について図面を参照しなから説明する。
の実施形態について図面を参照しなから説明する。
【００３２】図１(Ａ)〜(Ｅ),図２(Ａ)〜(Ｄ),図３を順
に参照して、この実施形態としてのＭＩＭキャパシタの
製造過程を説明する。
に参照して、この実施形態としてのＭＩＭキャパシタの
製造過程を説明する。
【００３３】まず、図１(Ａ)に示すように、半導体基板
１上に、トランジスタ部(図示せず)を形成した後、第１
層間絶縁膜２を堆積する。その後、図１(Ｂ)に示すよう
に、レジストパターン３を形成し、フォトリソグラフィ
工程を用いて開口部を形成し、このレジストパターン３
をマスクにして、異方性エッチング技術等を用いて、第
１層間絶縁膜２の表面を掘り下げ、１５０〜３００ｎｍ
程度の溝４を形成する。
１上に、トランジスタ部(図示せず)を形成した後、第１
層間絶縁膜２を堆積する。その後、図１(Ｂ)に示すよう
に、レジストパターン３を形成し、フォトリソグラフィ
工程を用いて開口部を形成し、このレジストパターン３
をマスクにして、異方性エッチング技術等を用いて、第
１層間絶縁膜２の表面を掘り下げ、１５０〜３００ｎｍ
程度の溝４を形成する。
【００３４】次に、上記レジストパターン３を除去した
後、図１(Ｃ)に示すように、溝４を含む第１層間絶縁膜
２の全面に、例えば、ＣＶＤ(Ｃhemical Ｖapour Ｄepo
sition)法で、タングステン膜５を厚さ５００ｎｍ〜８
００ｎｍ程度だけ堆積し、その後、ＣＭＰ(Ｃhemical
Ｍechanical Ｐolish)法を用いて、第１層間絶縁膜２の
表面が露出するまで研磨する。このようにして、第１層
間絶縁膜２中に埋め込まれた第１ＭＩＭキャパシタＣ１
の下部電極となるタングステン膜５を形成する。
後、図１(Ｃ)に示すように、溝４を含む第１層間絶縁膜
２の全面に、例えば、ＣＶＤ(Ｃhemical Ｖapour Ｄepo
sition)法で、タングステン膜５を厚さ５００ｎｍ〜８
００ｎｍ程度だけ堆積し、その後、ＣＭＰ(Ｃhemical
Ｍechanical Ｐolish)法を用いて、第１層間絶縁膜２の
表面が露出するまで研磨する。このようにして、第１層
間絶縁膜２中に埋め込まれた第１ＭＩＭキャパシタＣ１
の下部電極となるタングステン膜５を形成する。
【００３５】その後、図１(Ｄ)に示すように、第１容量
絶縁膜６をプラズマＣＶＤ法で３０〜８０ｎｍ程度の膜
厚に堆積させ、第１金属膜７をスパッタ法またはＣＶＤ
法で４００〜６００ｎｍ程度の膜厚に堆積させる。さら
に、第１容量絶縁膜とは異なる組成の第２容量絶縁膜８
をプラズマＣＶＤ法で４０〜８０ｎｍ程度の膜厚に堆積
させ、第２金属膜９をスパッタ法またはＣＶＤ法で２０
０〜４００ｎｍ程度の膜厚に堆積させる。ここで、上記
第２容量絶縁膜８をシリコン窒化膜とし、第１容量絶縁
膜６をシリコン酸化膜とすることが望ましい。
絶縁膜６をプラズマＣＶＤ法で３０〜８０ｎｍ程度の膜
厚に堆積させ、第１金属膜７をスパッタ法またはＣＶＤ
法で４００〜６００ｎｍ程度の膜厚に堆積させる。さら
に、第１容量絶縁膜とは異なる組成の第２容量絶縁膜８
をプラズマＣＶＤ法で４０〜８０ｎｍ程度の膜厚に堆積
させ、第２金属膜９をスパッタ法またはＣＶＤ法で２０
０〜４００ｎｍ程度の膜厚に堆積させる。ここで、上記
第２容量絶縁膜８をシリコン窒化膜とし、第１容量絶縁
膜６をシリコン酸化膜とすることが望ましい。
【００３６】その後、図１(Ｅ)に示すように、フォトリ
ソグラフィ工程によって形成されたレジストパターン１
０をマスクとして、第２金属膜９を異方性エッチング技
術等を用いて選択的に加工し、第２ＭＩＭキャパシタＣ
２の上部電極となる第２金属膜９を形成する。
ソグラフィ工程によって形成されたレジストパターン１
０をマスクとして、第２金属膜９を異方性エッチング技
術等を用いて選択的に加工し、第２ＭＩＭキャパシタＣ
２の上部電極となる第２金属膜９を形成する。
【００３７】次に、図２(Ａ)に示すように、第２ＭＩＭ
キャパシタＣ２の下部電極を形成するために、フォトリ
ソグラフィ工程によって形成されたレジストパターン１
１をマスクとし、異方性エッチング技術等を用いて、第
２容量絶縁膜８と第１金属膜７を選択的に加工し、第２
ＭＩＭキャパシタＣ２を形成する。このようにして、第
１金属膜７を共通の電極とする２種類のＭＩＭキャパシ
タＣ１,Ｃ２が形成される。
キャパシタＣ２の下部電極を形成するために、フォトリ
ソグラフィ工程によって形成されたレジストパターン１
１をマスクとし、異方性エッチング技術等を用いて、第
２容量絶縁膜８と第１金属膜７を選択的に加工し、第２
ＭＩＭキャパシタＣ２を形成する。このようにして、第
１金属膜７を共通の電極とする２種類のＭＩＭキャパシ
タＣ１,Ｃ２が形成される。
【００３８】その後、図２(Ｂ)に示すように、第２層間
絶縁膜１２を２０００〜３０００ｎｍ程度の厚さに堆積
し、ＣＭＰ法で表面を平坦化し、フォトリソグラフィ技
術と選択エッチング技術を利用して、絶縁膜の選択的な
領域にビアホール１３を形成する。
絶縁膜１２を２０００〜３０００ｎｍ程度の厚さに堆積
し、ＣＭＰ法で表面を平坦化し、フォトリソグラフィ技
術と選択エッチング技術を利用して、絶縁膜の選択的な
領域にビアホール１３を形成する。
【００３９】次に、図２(Ｃ)に示すように、ビアホール
１３の表面に、ＣＶＤ法またはスパッタ法を使用して、
窒化チタン膜(図では省略)を３０〜６０ｎｍ程度形成し
た後、ＣＶＤ法で厚膜のタングステン膜１４を８００〜
１５００ｎｍ程度堆積させる。これにより、ビアホール
１３を窒化チタン膜とタングステン膜１４によって埋め
込んだ状態にし、ＣＭＰ法を使用して、タングステン膜
１４の表面から表面研磨を行い、ビアホール１３に埋め
込まれているタングステン膜１４および窒化チタン膜以
外のタングステン膜および窒化チタン膜を取り除く。こ
れにより、ビアホール１３に窒化チタン膜とタングステ
ン膜１４からなるプラグ１４を形成する。
１３の表面に、ＣＶＤ法またはスパッタ法を使用して、
窒化チタン膜(図では省略)を３０〜６０ｎｍ程度形成し
た後、ＣＶＤ法で厚膜のタングステン膜１４を８００〜
１５００ｎｍ程度堆積させる。これにより、ビアホール
１３を窒化チタン膜とタングステン膜１４によって埋め
込んだ状態にし、ＣＭＰ法を使用して、タングステン膜
１４の表面から表面研磨を行い、ビアホール１３に埋め
込まれているタングステン膜１４および窒化チタン膜以
外のタングステン膜および窒化チタン膜を取り除く。こ
れにより、ビアホール１３に窒化チタン膜とタングステ
ン膜１４からなるプラグ１４を形成する。
【００４０】その後、図２(Ｄ)に示すように、配線層１
５を形成するために、例えば、窒化チタン膜を３０〜６
０ｎｍ程度の厚さで形成した後、アルミニウム膜を４０
０〜６００ｎｍ程度の厚さで形成し、その上に、窒化チ
タン膜を３０〜６０ｎｍ程度形成した。その後、フォト
リソグラフィ技術と選択エッチングを利用して、それら
の膜を選択的に取り除くことにより、パターン化した配
線層１５を形成する。
５を形成するために、例えば、窒化チタン膜を３０〜６
０ｎｍ程度の厚さで形成した後、アルミニウム膜を４０
０〜６００ｎｍ程度の厚さで形成し、その上に、窒化チ
タン膜を３０〜６０ｎｍ程度形成した。その後、フォト
リソグラフィ技術と選択エッチングを利用して、それら
の膜を選択的に取り除くことにより、パターン化した配
線層１５を形成する。
【００４１】以上の製造工程によって、２種類の異なる
容量絶縁膜６と８を持つＭＩＭキャパシタＣ１,Ｃ２と
その配線層１５が形成される。すなわち、図３に示すよ
うに、第１ＭＩＭキャパシタＣ１は、下部電極５,第１
容量絶縁膜６,上部電極７からなり、第２ＭＩＭキャパ
シタＣ２は、下部電極７,第２容量絶縁膜８,上部電極９
からなる。したがって、第１ＭＩＭキャパシタＣ１の上
部電極７と第２ＭＩＭキャパシタＣ２の下部電極７とが
共通電極となっている。
容量絶縁膜６と８を持つＭＩＭキャパシタＣ１,Ｃ２と
その配線層１５が形成される。すなわち、図３に示すよ
うに、第１ＭＩＭキャパシタＣ１は、下部電極５,第１
容量絶縁膜６,上部電極７からなり、第２ＭＩＭキャパ
シタＣ２は、下部電極７,第２容量絶縁膜８,上部電極９
からなる。したがって、第１ＭＩＭキャパシタＣ１の上
部電極７と第２ＭＩＭキャパシタＣ２の下部電極７とが
共通電極となっている。
【００４２】そして、図３に左側と右側とに示す構造の
ように、第１ＭＩＭキャパシタＣ１の上部電極７と第２
ＭＩＭキャパシタＣ２の下部電極７にプラグ１４を介し
て配線層１５−１,１５−３が接続されている。また、
第１ＭＩＭキャパシタＣ１の下部電極５と第２ＭＩＭキ
ャパシタＣ２の上部電極９にプラグ１４を介して配線層
１５−２,１５−４が接続されている。
ように、第１ＭＩＭキャパシタＣ１の上部電極７と第２
ＭＩＭキャパシタＣ２の下部電極７にプラグ１４を介し
て配線層１５−１,１５−３が接続されている。また、
第１ＭＩＭキャパシタＣ１の下部電極５と第２ＭＩＭキ
ャパシタＣ２の上部電極９にプラグ１４を介して配線層
１５−２,１５−４が接続されている。
【００４３】これにより、電極７を共通電極として、逆
並列接続された第１ＭＩＭキャパシタＣ１と第２ＭＩＭ
キャパシタＣ２が形成される。したがって、この実施形
態によれば、半導体基板１上に作製された１対のＭＩＭ
キャパシタＣ１,Ｃ２の電極５,７,９を逆並列(上部電極
９,７と下部電極７,５をたすきに並列接続)に接続する
ことで、双方の電圧依存性を打ち消し合うようにして、
容量の電圧依存性を小さくすることができる。
並列接続された第１ＭＩＭキャパシタＣ１と第２ＭＩＭ
キャパシタＣ２が形成される。したがって、この実施形
態によれば、半導体基板１上に作製された１対のＭＩＭ
キャパシタＣ１,Ｃ２の電極５,７,９を逆並列(上部電極
９,７と下部電極７,５をたすきに並列接続)に接続する
ことで、双方の電圧依存性を打ち消し合うようにして、
容量の電圧依存性を小さくすることができる。
【００４４】すなわち、容量の電圧依存性の関係は、次
の式(１１)で示されるように、電圧の２乗に比例して変
化することが知られている。
の式(１１)で示されるように、電圧の２乗に比例して変
化することが知られている。
【００４５】 Ｃ＝Ｃ０・(１＋ａ・Ｖ＋ｂ・Ｖ2) … (１１) ここで、Ｃは容量値、Ｃ０は０[Ｖ]での容量値、Ｖは印
加電圧、ａ,ｂは容量値の電圧依存性の１次と２次の係
数である。
加電圧、ａ,ｂは容量値の電圧依存性の１次と２次の係
数である。
【００４６】１対のＭＩＭキャパシタＣ１,Ｃ２を逆並
列に接続すると、Ｃ１にＶの電圧が印加されると、Ｃ２
には−Ｖの電圧が印加されるので、容量の電圧依存性は
それぞれ式(１２),(１３)であらわされる。
列に接続すると、Ｃ１にＶの電圧が印加されると、Ｃ２
には−Ｖの電圧が印加されるので、容量の電圧依存性は
それぞれ式(１２),(１３)であらわされる。
【００４７】 Ｃ１＝Ｃ０・(１＋ａ・Ｖ＋ｂ・Ｖ2) … (１２) Ｃ２＝Ｃ０・(１−ａ・Ｖ＋ｂ・Ｖ2) … (１３) また、キャパシタＣ１とＣ２とが並列に接続された容量
Ｃ３は、式(１４)で表される。
Ｃ３は、式(１４)で表される。
【００４８】 Ｃ３＝Ｃ１＋Ｃ２＝２Ｃ０・(１＋ｂ・Ｖ2) … (１４) ここで、容量の電圧依存係数Γを、次の式(５)で定義す
る。
る。
【００４９】Γ＝(Ｃ−Ｃ０)／Ｖ・１０6［ｐｐｍ］
… (１５)その結果、図６に示すシリコン窒化膜
を容量誘電膜８とするＭＩＭ容量Ｃ２では、ａ＝−２０
［ｐｐｍ／Ｖ］，ｂ＝４［ｐｐｍ／Ｖ2］であるので、
ＭＩＭ容量単体では、１［Ｖ］では、Γ＝−１６［ｐｐ
ｍ］であるが、ＭＩＭ容量を逆並列につなぐと、Γ＝４
［ｐｐｍ］になり、逆並列に接続することで電圧依存性
が小さくなることがわかる。
… (１５)その結果、図６に示すシリコン窒化膜
を容量誘電膜８とするＭＩＭ容量Ｃ２では、ａ＝−２０
［ｐｐｍ／Ｖ］，ｂ＝４［ｐｐｍ／Ｖ2］であるので、
ＭＩＭ容量単体では、１［Ｖ］では、Γ＝−１６［ｐｐ
ｍ］であるが、ＭＩＭ容量を逆並列につなぐと、Γ＝４
［ｐｐｍ］になり、逆並列に接続することで電圧依存性
が小さくなることがわかる。
【００５０】さらに、第１ＭＩＭキャパシタＣ１は、シ
リコン酸化膜を第１容量絶縁膜６とし、第２ＭＩＭキャ
パシタＣ２は、シリコン窒化膜を第２容量絶縁膜８とし
たから、容量の電圧依存性の特性が異なる２種類のＭＩ
Ｍ容量を並列に接続し、互いの電圧依存性を打ち消すよ
うに接続することによって、容量の電圧依存係数Γを、
略０［ｐｐｍ］にできる。
リコン酸化膜を第１容量絶縁膜６とし、第２ＭＩＭキャ
パシタＣ２は、シリコン窒化膜を第２容量絶縁膜８とし
たから、容量の電圧依存性の特性が異なる２種類のＭＩ
Ｍ容量を並列に接続し、互いの電圧依存性を打ち消すよ
うに接続することによって、容量の電圧依存係数Γを、
略０［ｐｐｍ］にできる。
【００５１】より詳しくは、例えば、第１容量絶縁膜６
をシリコン酸化膜(膜厚３５ｎｍ)とし、第２容量絶縁膜
８をシリコン窒化膜(膜厚６５ｎｍ)とすると、容量の電
圧依存性はそれぞれ図７,図６に示すようになる。
をシリコン酸化膜(膜厚３５ｎｍ)とし、第２容量絶縁膜
８をシリコン窒化膜(膜厚６５ｎｍ)とすると、容量の電
圧依存性はそれぞれ図７,図６に示すようになる。
【００５２】このことは、次の式(１６),(１７)におい
て、 Ｃ１＝Ｃ０１・(１＋ｂ１・Ｖ2) … (１６) Ｃ２＝Ｃ０２・(１＋ｂ２・Ｖ2) … (１７) Ｃ０１＝１［ｆＦ／μｍ2］、ｂ１＝−３０［ｐｐｍ／
Ｖ2］、Ｃ０２＝１［ｆＦ／μｍ2］、ｂ２＝４［ｐｐｍ
／Ｖ2］となる。この２つの容量の面積を、次式(１８)
の関係を満たすように、第１ＭＩＭキャパシタＣ１と第
２ＭＩＭキャパシタＣ２の電極対向面積が２：１５にな
るようにして、並列に接続する。これによれば、並列に
接続した容量Ｃ３は、次式(１９)で表される、すなわ
ち、上記並列接続容量Ｃ３の電圧依存性を０にすること
ができる。
て、 Ｃ１＝Ｃ０１・(１＋ｂ１・Ｖ2) … (１６) Ｃ２＝Ｃ０２・(１＋ｂ２・Ｖ2) … (１７) Ｃ０１＝１［ｆＦ／μｍ2］、ｂ１＝−３０［ｐｐｍ／
Ｖ2］、Ｃ０２＝１［ｆＦ／μｍ2］、ｂ２＝４［ｐｐｍ
／Ｖ2］となる。この２つの容量の面積を、次式(１８)
の関係を満たすように、第１ＭＩＭキャパシタＣ１と第
２ＭＩＭキャパシタＣ２の電極対向面積が２：１５にな
るようにして、並列に接続する。これによれば、並列に
接続した容量Ｃ３は、次式(１９)で表される、すなわ
ち、上記並列接続容量Ｃ３の電圧依存性を０にすること
ができる。
【００５３】 Ｃ０１・ｂ１＋Ｃ０２・ｂ２＝０ … (１８) Ｃ３＝Ｃ１＋Ｃ２＝Ｃ０１＋Ｃ０２ … (１９) このように、Ｃ２のように、ＭＩＭ容量単体では、電圧
依存係数Γが、−１６［ｐｐｍ］であっても、容量の電
圧依存性の特性が異なる２種類のＭＩＭ容量Ｃ２とＣ１
とを並列に接続し、互いの電圧依存性を打ち消すような
誘電体組成と逆並列接続とによって、容量の電圧依存係
数Γを、実質的に０［ｐｐｍ］にすることができる。
依存係数Γが、−１６［ｐｐｍ］であっても、容量の電
圧依存性の特性が異なる２種類のＭＩＭ容量Ｃ２とＣ１
とを並列に接続し、互いの電圧依存性を打ち消すような
誘電体組成と逆並列接続とによって、容量の電圧依存係
数Γを、実質的に０［ｐｐｍ］にすることができる。
【００５４】
【発明の効果】以上より明らかなように、この発明の半
導体容量装置は、半導体基板上に作製された１対のＭＩ
Ｍキャパシタの電極を逆並列(上部電極と下部電極をた
すきに並列接続)に接続し、かつ、２つのＭＩＭキャパ
シタの絶縁膜の材質を異なるものとすることで、双方の
電圧依存性を打ち消し合うようにして、容量の電圧依存
性を小さくすることができる。
導体容量装置は、半導体基板上に作製された１対のＭＩ
Ｍキャパシタの電極を逆並列(上部電極と下部電極をた
すきに並列接続)に接続し、かつ、２つのＭＩＭキャパ
シタの絶縁膜の材質を異なるものとすることで、双方の
電圧依存性を打ち消し合うようにして、容量の電圧依存
性を小さくすることができる。
【００５５】また、一実施形態の半導体容量装置は、上
記半導体容量装置において、上記第１,第２のＭＩＭキ
ャパシタの容量の電圧依存性が、電圧の２次式で表さ
れ、この２次式の２次の項の係数が、上記第１ＭＩＭキ
ャパシタと第２ＭＩＭキャパシタとで逆符号であること
によって、容量値の電圧依存性をさらに少なくすること
ができる。
記半導体容量装置において、上記第１,第２のＭＩＭキ
ャパシタの容量の電圧依存性が、電圧の２次式で表さ
れ、この２次式の２次の項の係数が、上記第１ＭＩＭキ
ャパシタと第２ＭＩＭキャパシタとで逆符号であること
によって、容量値の電圧依存性をさらに少なくすること
ができる。
【００５６】また、他の実施形態の半導体容量装置は、
上記第１のＭＩＭキャパシタの容量の電圧依存性を表す
２次式の２次の項の係数と、上記第２のＭＩＭキャパシ
タの容量の電圧依存性を表す２次式の２次の項の係数と
は、大きさが同じで符号が逆であるから、合成容量の電
圧依存性を実質的に零にすることができる。
上記第１のＭＩＭキャパシタの容量の電圧依存性を表す
２次式の２次の項の係数と、上記第２のＭＩＭキャパシ
タの容量の電圧依存性を表す２次式の２次の項の係数と
は、大きさが同じで符号が逆であるから、合成容量の電
圧依存性を実質的に零にすることができる。
【００５７】また、一実施形態の半導体容量装置は、上
記半導体容量装置において、第１ＭＩＭキャパシタの上
部電極と上記第２ＭＩＭキャパシタの下部電極を共有し
ていることで、構造を簡単にできる。
記半導体容量装置において、第１ＭＩＭキャパシタの上
部電極と上記第２ＭＩＭキャパシタの下部電極を共有し
ていることで、構造を簡単にできる。
【００５８】また、他の実施形態の半導体容量装置は、
上記半導体容量装置において、第１および第２容量誘電
膜の組み合わせの一つとしてシリコン酸化膜とシリコン
窒化膜の組合せとした。この組み合わせによれば、容量
の電圧依存性の特性が異なる２種類のＭＩＭ容量を並列
に接続し、互いの電圧依存性を打ち消すように接続する
ことによって、容量の電圧依存係数Γを、０［ｐｐｍ］
にできる。
上記半導体容量装置において、第１および第２容量誘電
膜の組み合わせの一つとしてシリコン酸化膜とシリコン
窒化膜の組合せとした。この組み合わせによれば、容量
の電圧依存性の特性が異なる２種類のＭＩＭ容量を並列
に接続し、互いの電圧依存性を打ち消すように接続する
ことによって、容量の電圧依存係数Γを、０［ｐｐｍ］
にできる。
【００５９】したがって、本発明によれば、半導体集積
回路に用いられているＭＩＭキャパシタの電圧依存性を
低減することができ、アナログ集積回路の高精度化が可
能になり、容量絶縁膜の薄膜化による容量面積の低減も
可能になる。
回路に用いられているＭＩＭキャパシタの電圧依存性を
低減することができ、アナログ集積回路の高精度化が可
能になり、容量絶縁膜の薄膜化による容量面積の低減も
可能になる。
【図１】 図１(Ａ)〜図１(Ｅ)は、この発明の半導体容
量装置の実施形態であるＭＩＭ容量素子の製造工程の前
半を順に説明する図である。
量装置の実施形態であるＭＩＭ容量素子の製造工程の前
半を順に説明する図である。
【図２】 図２(Ａ)〜図２(Ｄ)は、上記実施形態のＭＩ
Ｍ容量素子の製造工程の後半を説明する図である。
Ｍ容量素子の製造工程の後半を説明する図である。
【図３】 完成したＭＩＭ容量素子の断面図である。
【図４】 従来の半導体装置の要部の概略断面図であ
る。
る。
【図５】 従来の半導体装置の等価回路図である。
【図６】 容量絶縁膜をＳｉＮとしたＭＩＭ容量の電圧
依存性を示す特性図である。
依存性を示す特性図である。
【図７】 容量絶縁膜をＳｉＯ2としたＭＩＭ容量の電
圧依存性を示す特性図である。
圧依存性を示す特性図である。
１…半導体基板、２…第１層間絶縁膜、３…レジストパ
ターン、４…溝、５…タングステン膜、６…第１容量絶
縁膜、７…第１金属膜、８…第２容量絶縁膜、９…第２
金属膜、１０…レジストパターン、１１…レジストパタ
ーン、１２…第２層間絶縁膜、１３…ビアホール、１４
…タングステン膜、１５…配線層、Ｃ１…第１ＭＩＭキ
ャパシタ、Ｃ２…第２ＭＩＭキャパシタ、１１６…フィ
ールド絶縁層、１１７…層間絶縁層、１１８…下部電
極、１１９…キャパシタ用絶縁層、１２０…導電性保護
膜、１２１…上部電極、１２２…第１ＭＯＳキャパシ
タ、２２３…第２ＭＯＳキャパシタ、２２４…ゲート電
極。
ターン、４…溝、５…タングステン膜、６…第１容量絶
縁膜、７…第１金属膜、８…第２容量絶縁膜、９…第２
金属膜、１０…レジストパターン、１１…レジストパタ
ーン、１２…第２層間絶縁膜、１３…ビアホール、１４
…タングステン膜、１５…配線層、Ｃ１…第１ＭＩＭキ
ャパシタ、Ｃ２…第２ＭＩＭキャパシタ、１１６…フィ
ールド絶縁層、１１７…層間絶縁層、１１８…下部電
極、１１９…キャパシタ用絶縁層、１２０…導電性保護
膜、１２１…上部電極、１２２…第１ＭＯＳキャパシ
タ、２２３…第２ＭＯＳキャパシタ、２２４…ゲート電
極。
Claims (5)
- 【請求項１】 半導体基板上に作製された下部電極,容
量絶縁膜および上部電極から構成されるＭＩＭキャパシ
タを備えた半導体容量装置であって、 第１,第２のＭＩＭキャパシタからなる１対のＭＩＭキ
ャパシタの互いの上部電極と下部電極が電気的に逆並列
接続され、 上記第１ＭＩＭキャパシタは、第１容量絶縁膜を有し、 上記第２ＭＩＭキャパシタは、上記第１容量絶縁膜とは
異なる組成の第２容量絶縁膜を有していることを特徴と
する半導体容量装置。 - 【請求項２】 請求項１に記載の半導体容量装置におい
て、 上記第１,第２のＭＩＭキャパシタの容量の電圧依存性
が、電圧の２次式で表され、この２次式の２次の項の係
数が、上記第１ＭＩＭキャパシタと第２ＭＩＭキャパシ
タとで逆符号であることを特徴とする半導体容量装置。 - 【請求項３】 請求項１または２に記載の半導体容量装
置において、 上記第１のＭＩＭキャパシタの容量の電圧依存性を表す
２次式の２次の項の係数と、上記第２のＭＩＭキャパシ
タの容量の電圧依存性を表す２次式の２次の項の係数と
は、大きさが同じで符号が逆であることを特徴とする半
導体容量装置。 - 【請求項４】 請求項１または２に記載の半導体容量装
置において、 上記第１ＭＩＭキャパシタの上部電極と上記第２ＭＩＭ
キャパシタの下部電極を共有していることを特徴とする
半導体容量装置。 - 【請求項５】 請求項１または２に記載の半導体容量装
置において、 上記第１容量絶縁膜と第２容量絶縁膜との組み合わせ
が、シリコン酸化膜とシリコン窒化膜との組み合わせで
あることを特徴とする半導体容量装置。
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