JPH0387071A

JPH0387071A - 半導体装置

Info

Publication number: JPH0387071A
Application number: JP2157997A
Authority: JP
Inventors: Hitoshi Kudo; 均工藤
Original assignee: Matsushita Electronics Corp
Current assignee: Panasonic Holdings Corp
Priority date: 1989-06-15
Filing date: 1990-06-15
Publication date: 1991-04-11
Anticipated expiration: 2012-07-23
Also published as: DE69029226T2; EP0403267A2; DE69029226D1; EP0403267A3; EP0403267B1; JP2633376B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（６）（５）産業上の利用分野本発明は半導体装置に関するものである。

従来の技術半導体装置、とりわけＭＯＳ）ランジスタを用いた集積
回路装置では、システムの高機能化、大容量化からます
ます微細化と高速化が要求されている。その結果、１μ
ｍ以下の寸法ルールを有する素子も実用化されている。

これらに用いられているＭＯＳ）ランジスタの素子構造
は、ソース、ドレイン、ゲートを各々１つずつ持つ構成
である。素子の微細化に伴って、素子特性を確保するた
め、素子内のソース、ドレインはＬＤＤと呼ばれる拡散
層を形成したり、ゲート電極に高融点金属や高融点金属
シリサイドを用いることが行われている。しかし、素子
の微細化によっても、ＭＯＳトランジスタはソース。

ドレイン、ゲートを各々１つずつ持つ構成である。

第１７図にＭＯＳトランジスタの平面図と断面図を示す
。

基板１上に素子間の分離を行うフィールド酸化膜２が形
成されている。フィールド酸化膜２間にはさまれた領域
に素子が形成される。素子は基板１内に基板１の導電型
と逆の不純物を導入しソース５ａ、　　ドレイン５ｂを
形成している。ソース５ａとドレイン５ｂの間の領域で
基板１上にゲート酸化膜３が形成され、さらにゲート°
酸化膜３上にゲート電極４が形成されている。ここでは
１つの素子のみの構造を示しているが、集積回路装置で
は、この素子を複数個設け、所望の素子を金属配線で接
続することで、所定の回路を作る。また、この素子は相
互に接続する金属配線によって電気的な接触による誤動
作等がおこらないよう素子全面に絶縁膜６が形成されて
いる。素子間と結ぶ金属配線はソース５ａ、　　ドレイ
ン５ｂまたはゲート電極４と接触しなげればならない。

このため、各々には絶縁膜６の所定領域をエツチング除
去し金属配線を接続するコンタクトホールが形成される
。

発明が解決しようとする課題ところが、上記従来の素子の構造では実現できない、あ
るいは実現しにくい機能があり、そのような機能を持つ
素子の出現が望まれている。

その機能とは、所定の素子を製作した場合に、同一条件
下で製作される素子の素子特性の分布の程度と、ニュー
ロンとして知られる神経回路を容易に組めることである
。

すなわち、ある機能の回路を設計する際に注意しなけれ
ばならないこととして、設計した回路が安定に動作する
ことができ、回路の製作面において高い歩留りを実現す
ることのできる素子の設計を行う必要がある。すなわち
、回路の動作を最適化し、回路の動作に余裕を持たせる
ことのできる設計にする必要がある。このための方法と
して、回路動作の最適化を図るために、基本回路を設計
し、設計された素子を製作して、その素子の特性を実測
し、この実測した特性を基に所望の回路の特性を推定す
る方法がある。別の方法として、あらかじめ抽出された
素子製作上および素子特性上のパラメータを使って計算
機上で所望の回路の動作をシミュレーションする方法が
ある。

しかし、両方の方法とも、回路を構成しているトランジ
スタ、抵抗、コンデンサ等の接続の仕方や入力、出力の
取り出し方など、回路全体の構成が決められており、さ
らに、個々の素子であるトランジスタ、抵抗、コンデン
サ自体の素子特性があらかじめ決められていなければな
らない。

回路の構成は、論理設計を行うことで、比較的容易に定
められる。一方、個々の素子の素子特性は製作条件、製
作装置の違いや、製作ロフト間の基板の違いなどによっ
て同一製作条件間でも素子特性が異なる。このため多数
個の同一の素子を製作しても素子間で、素子特性のバラ
ツキが生じる。このためただ−通りの素子特性を測定す
るだけで、全体としての素子特性の動作の余裕について
検討するだけでは、信頼性の高い回路を得ることができ
ない。しかし、すべての素子特性について、基本回路を
製作したり、シミュレーションすることは膨大な時間と
費用を費やすこととなり、実用的ではない。

また、神経回路はコンピュータをより人間の思考法に近
づけるために用いることが有効である。

神経回路は、各々の神経細胞が有機的に結合しており、
マトリックスとしての回路構成をしている。このような
回路構成をトランジスタで形成するためには、各々が複
雑に組み合わされ、配線等の構成が複雑で、回路として
実現しにくい。

本発明は以上のような問題点に対してなされたものであ
り、従来の半導体装置では困難であった回路設計を容易
に行うことができ、さらにトランジスタが有機的に結合
した神経回路を形成することを有効で容易に実現できる
半導体装置を提供することを目的としている。

課題を解決するための手段本発明の半導体装置は、いくつかのトランジスタが複合
された構造を有する。現在までも、回路の構成上、ゲー
トが共通になったり、前段のトランジスタのドレインと
後段のトランジスタのソースが共通化されることはあっ
たが、本発明は、素子自体がチャネル領域を共有する複
数のトランジスタを含んでいる。すなわち、本発明の半
導体装置は、複数のトランジスタが、ゲートとチャネル
を共有する形で複合化され、３つ以上のソース・ドレイ
ンをもっている。

作用このように構成すれば、対となるソースとドレインの電
位差に応じてドレイン電流が決まるだけでなく、すべて
のソース・ドレイン端子の電圧印加条件（電位差）によ
って個々のドレイン電流が増減する。本発明では３つ以
上のソース・ドレインをもっているため、それらに加わ
る電圧の大きさによって、ドレイン電流が増減する。し
たがって、複数個のソース・ドレイン端子のうちの１つ
を、他のソース・ドレインをもつトランジスタの制御端
子（外乱端子）と考えるならば、このソース・ドレイン
端子に適当な電圧を印加することによって、トランジス
タ動作の不安定さやゆらぎを意図的につくることができ
る。

実施例本発明の一実施例を図面を用いて詳細に説明する。

第１図（ａ）は、第１の実施例である素子の平面図を示
す。第１のソース２０と第１のドレイン２１の組、！−
１ｊＦｆ２のソース２２と第２のドレイン２３の組の拡
散層が形成されている。また、第１のソース２０と第１
のドレイン２１の拡散層の間のゲートおよび第２のソー
ス２２と第２のドレイン２３の拡散層の間のゲートとな
る領域に一つの共通ゲート２４が形成されている。

各々の拡散層との電気的接続を取るために第１のソース
２０と第１のドレイン２１の拡散層、および第２のソー
ス２２と第２のドレイン２３の拡散層にコンタクトホー
ル２５が形成されている。

また共通ゲート２４のコンタクトホール２５は他の拡散
層と電気的に接触しない領域に設けている。

また、第１のソース２０と第１のドレイン２１を結ぶ線
と、第２のソース２２と第２のドレイン２３を結ぶ線は
、はぼ直角に交わっている。この実施例では第１のソー
ス２０と第１のドレイン２１と第２のソース２２と第２
のドレイン２３の間に形成されるチャネル幅（第１図（
ａ）中″ａ”で示す）は約１０μｍと一定の幅にしであ
る。第２のソース２２と第２のドレイン２３との間に形
成されるチャネルの長さ（第１図（ａｌ中“ｂ″で示す
）は約１２μｍである。

さらに、共通ゲート２４の幅（第１図＋ａＪ中“Ｃ”で
示す）は約１２μｍである。ここでは、共通ゲート２４
の四角形の３端が切り込まれた状態になっているが、特
にこのような切込みを入れる必要はない。

第１固め）は、第１図（ａ）のＡ−Ａ’線からみた素子
の断面斜視図を示している。ただし、ここではコンタク
トホール２５は特に示していない。

基板２６に、第２のソース２２の拡散層２７ａと第２の
ドレイン２３の拡散層２７ｂが形成され、この両方の拡
散層２７ａ、２７ｂの間には、ゲート酸化膜２８が形成
され、さらにゲート酸化膜２８上に共通ゲート２４が形
成されている。このように第１の実施例の素子断面は通
常のＭＯ３型素子と全く同じ構成である。ここで、第１
の実施例の基板２６には、（１００）Ｐ型シリコン基板
（比抵抗８〜１２Ω・ＣＩＴｌ）を用い、第１のソース
２０と第１のドレイン２１と第２のソース２２と第２の
ドレイン２３は、イオン注入によってボロンを導入し第
２のソース２２と第２のドレイン２３と第１のソース２
０と第１のドレイン２１の各々に対応してＰ型の拡散層
２７ａ、２７ｂ、２９ａ。

２９ｂを形成している。但し、拡散層２９ａ、２９ｂは
図中に示されていない。また、ゲート酸化膜２８は、水
蒸気酸化を用いて膜厚約２０ｎｍの厚さで形成されてい
る。さらに、共通ゲート２４はＣＶＤを用いて形成した
ポリシリコンを使っている。

また、基板２６上のコンタクトホール２５や共通ゲート
２４を構成する領域以外の領域は、絶縁膜３１で覆われ
ている。

ここでは、本発明の素子を一般のＭＯＳ型素子と比較し
て、理解し易くするために、シリコン基板２６を用いて
素子を形成した例について述べているが、単結晶基板を
用いる必要性はなく、多結晶の基板や膜、非晶質の基板
や膜であっても、ソース、ドレインとなる拡散層が形成
されるようなもの、例えば−化合物基板やＳ　ＯＩ　（
Ｓｉｌｉｃｏｎ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ）、Ｓ　Ｏ
Ｓ　（Ｓｉｌｉｃｏｎ−Ｏｎ−３ａｐｐｈｉｒｅ）のよ
うな基板を用いることができる。

また、ここではＰ型シリコン基板を用いたＮチャネル型
素子の実施例を示しているが、Ｐチャネル型のものにも
適用できることは言うまでもない。

また、本実施例では、第１．第２のソース２０゜２２と
第１．第２のドレイン２１．２３の間に形成されたチャ
ネル幅“１は約１０μｍ１チヤネルの長さ“ｂ”は１２
μｍとしたが、一般のＭＯＳ型素子が動作する大きさで
有れば何等問題はなく、約１．０μｍ以上であれば正常
に動作する。

以上のような構成の素子の動作について第２図を用いて
詳細に説明する。第２図（ａ）は第１図（ａ）で示した
Ａ−Ａ’線での素子断面図で、素子内の物理的な動作を
説明するものである。

第２図ｆａ）には、第２のソース２２と第２のドレイン
２３間に所定の電位を与え、さらに共通ゲート２４に所
定の電圧を与え、さらに第１のソース２０と第１のドレ
イン２１はフローティング状態にした時の状態を示す。

第２図（ａ）において、第２のソース２２の拡散層２７
ａと第２のドレイン２３の拡散層２７ｂとゲート酸化膜
２８、共通ゲート２４は、第１図ｆａ）　、　（ｂ）で
説明したものと同一である。そして、この場合には、Ｎ
型シリコン基板２６に形成されたＰ型拡散層２７ａ、２
７ｂと基板２６とが接合する部分に空乏層３２が形成さ
れている。

第２図（ｂｌには、各拡散層２７ａ、２７ｂと共通ゲー
ト２４に動作用の電位が印加された状態を示す。共通ゲ
ート２４および第２のドレイン２３に所定の電位（例え
ば１．　ＯＶ）が印加されると、共通ゲート２４の電位
がしきい値より高いためゲート酸化膜２８直下にあるシ
リコン基板２６表面に反転層と呼ばれるチャネル３３が
形成される。このチャネル３３は拡散層２７ａと拡散層
２７ｂとにつながっている。拡散層２７ａに発生したエ
レクトロンはソースの拡散層２７ａとドレインの拡散層
２７ｂ間に発生する電界によってチャネル３３を通して
拡散層２７ｂへ移動し、電流が流れる。

この動作は通常のＭＯＳ型素子の動作と全く同じである
。

さらに第２のドレイン２３の電位を高くして行くと、第
２のドレイン２３を形成しているＰ型拡散層２７ｂとシ
リコン基板２６が接した領域周辺に生じた空乏層３２は
広がっていく。この空乏層３２が広がるとゲート酸化膜
２８直下に形成されたチャネル３３は第２のドレイン２
３の拡散層２７ｂに到達しなくなり（ピンチオフ）、こ
れ以上ドレイン電圧を上げても電流は増加せず、飽和状
態になる。

本実施例のように、２組のソース・ドレインを持つ素子
では、第２のソース２２と第２のドレイン２３に電位が
印加されると同時に、第１のソース２０と第１のドレイ
ン２１に電位が印加されると、共通ゲート２４直下に形
成されたチャネル３３は、第２のソース２２と第２のド
レイン２３の電位と第１のソース２０と第１のドレイン
２１の電位の変化に対して複雑に変化する。

このように複数以上のソース・ドレイン対を持つため、
各々のソース・ドレインに印加される電位の値を変化さ
せることによって、各々の素子に流れるドレイン電流を
意図的に増減させることができる。また、複数個のソー
ス・ドレインの内の１つを、他のソース・ドレイン対を
持つ素子の制御端子と考えれば、制御端子に適当な電位
を印加することで素子が本来持っている特性を変化させ
て動作上の不安定さやゆらぎの状態を意図的に作り出す
ことができる。

第３図（ａｌに、第１図（ａｌの素子の等価回路を示す
。第１のソース２０と第１のドレイン２１の間にＭＯＳ
型素子３４．３５が直列に接続されている。また、第２
のソース２２と第２のドレイン２３の間にＭＯＳ型素子
３６．３７が直列に接続されている。この４つのＭＯＳ
型素子３４，３５．３６゜３７のゲートは共通で共通ゲ
ート２４を形成している。さらに、各ＭＯＳ型素子３４
，３５，３６゜３７のソース・ドレインが一点３８で接
続された構成である。

また、第１図（ａｌに示した素子の等価回路は、第３図
（ｂｌに示すようにも表現される。すなわち、第１のソ
ース２０と第１のドレイン２１との間に、ＭＯＳ型素子
４１が、第２のソース２２と第２のドレイン２３との間
にＭＯＳ型素子４２がそれぞれ形成されている。また第
１のソース２０と第２のドレイン２３との間にはＭＯＳ
型素子４３が形成されている。第２のドレイン２３と第
１のドレイン２１との間にＭＯＳ型素子４４が形成され
ており、第１のドレイン２１と第２のソース２２との間
にＭＯＳ型素子４５が形成されている。さらに、第２の
ソース２２と第１のソース２０との間にＭＯＳ型素子４
６が、形成されている。そしてこれらのＭＯＳ型素子４
３〜４６が共通のゲート２４を有している。

このような構成を持つ回路の動作について説明する。第
１のソース２０と第１のドレイン２１をそれぞれソース
とドレインとする素子とみなすと、第２のソース２２と
第２のドレイン２３に印加される動作電位は、第１のソ
ース２０と第１のドレイン２１をそれぞれソースとドレ
インとする素子の素子特性に不安定さやゆらぎを生じさ
せる外乱因子として作用する。第２のソース２２と第２
のドレイン２３がフローティング状態であると、この素
子は通常のＭＯＳ型素子と全く同じ動作を行なう。すな
わち、共通ゲート２４に電位が印加されて、共通ゲート
２４直下にチャネルが発生スる。次に第１のソース２０
と第１のドレイン２１に印加される電位によって、チャ
ネル部を電流が流れＭＯＳ型素子の動作を行なう。

第４図（ａｌに、第２のソース２２と第２のドレイン２
３を接地したとき生じる電流の流れを示す。

第４図（ａｌにおいて、ソース・ドレイン・ゲートは第
１図（ａ）で示した構成と全く同じである。第４図（ａ
）中の斜線のハツチングで示した領域は、共通ゲート２
４にしきい値電圧以上の電圧が印加されたときに、ゲー
ト直下に生じるチャネル３３の発生領域を示す。さらに
斜線のハツチングで示した領域内の矢印（１１、（２）
　、　（３１はチャネル中を通る電流の流れを示してい
る。第１のソース２０を接地し、第１のドレイン２１に
電圧を印加すると、ドレイン電流は矢印（１）方向に流
れる。一方、第２のソース２２と第２のドレイン２３を
接地すると、同時に３つのＭＯＳ型素子が動作する事に
なる。すなわち、第１のソース２０をソースとし、第１
のドレイン２１をドレインとするＭＯＳ型素子（第３図
ｔｂ＋ではＭＯＳ型素子４１、第４図の電流の流れは矢
印（１）方向に対応する）と、第２のソース２２をソー
スとして第１のドレイン２１をドレインとするＭＯＳ型
素子（第３図（ｂｌではＭＯＳ型素子４５、第４図の電
流の流れは矢印（２）方向に対応する）と、さらに第２
のドレイン２３をソースとし、第１のドレイン２１をド
レインとするＭＯＳ型素子（第３図（ｂｌではＭＯＳ型
素子４４、第４図の電流の流れは矢印（３）方向に対応
する）からなる素子で、１つのドレインと３つのソース
から形成されている。

第２のソース２２と第２のドレイン２３を接地した場合
には、第２のソース２２と第２のドレイン２３をフロー
ティング（電圧を固定しない）状態にした通常のＭＯＳ
型素子に比べ、およそ１．４倍の電流が第１のドレイン
２１に流れる。

通常のＭＯＳ型素子が共通ゲートを持つ場合、すなわち
第４図（ａｌの素子において、ＭＯ５型素子４１．４４
．４５が共通のゲート２４を持っているが共通のチャネ
ルは持っていない場合には、ドレイン電流は単純に各素
子４１，４４．４５を流れるドレイン電流の和で求めら
れる。しかし、本実施例の素子で得られるドレイン電流
は、通常のＭＯＳ型素子で共通ゲートを持つ場合以上に
、互いに影響を与え合って特性を変化させている。

この実施例では、第１のソース２０と第２のソース２２
と第２のドレイン２３は共に接地されており、同電位に
なっている。また、第１のドレイン２１にのみ所定の電
位が印加されているため、第１のソース２０と第２のソ
ース２２との間および、第１のソース２０と第２のドレ
イン２３との間には、電位差がなく、この間の素子は動
作しない。一般的には、第１のソース２０と第２のソー
ス２２、および第１のドレイン２１と第２のドレイン２
３がそれぞれ同じ電位である必然性はないので、第１の
ソース２０．第１のドレイン２１、第２のソース２２、
第２のドレイン２３を、それぞれ異なる電位に固定する
ことができる。その結果、第４図（ｂ）に示すがごとく
、それぞれの端子間にＭＯＳ型素子が配置された等倍回
路を考えることができる。

一般のＭＯＳ型素子と同様に、第１図ｆａｔに示す素子
においても、ゲート電圧、ドレイン電圧が上昇するにつ
れてドレイン電流が増加する。この特性は基本的には、
全く変わることのない特性である。

事実、例えば、第１のソース２０と第１のドレイン２１
に所定の電圧を印加し、残りの第２のソース２２と第２
のドレイン２３をフローティング状態にした場合には、
期待される通りのＭＯＳ型素子特性が得られる。

第５図に、第１図（ａ）に示す素子の４つの端子の内２
つの端子をフローティングにした場合の、ドレイン電圧
−ドレイン電流特性を示す。以下では、各端子をソース
あるいはドレインという名称では呼ばないこととする。

というのは、それぞれの端子が印加される電位によって
ソース、ドレインのいずれにもなり得るためである。第
１図（ａ）との対応では、第１のソース２０をＴ１端子
、第１のドレイン２１をＴ３端子、第２のソース２２を
Ｔ２端子、第２のドレイン２３をＴ４端子と呼ぶ。

このように素子の内２つの端子をフローティングにする
場合には、チャネル形状の異なる２種類のＭＯＳ型素子
が選ばれる。

第５図において、破線Ａは、Ｔ３端子とＴ４端子をフロ
ーティング状態とし、Ｔ２端子をＯ〜５■の電位を印加
するドレインとし、Ｔ１端子の電位をＯｖに設定してソ
ースとした素子のドレイン・ソース間電圧とドレイン電
流の関係を示している。この時、共通ゲート２４の電位
はＯ〜５■に変化させている。

このように破線Ａでは、ソース・ドレインに相当する２
つの端子は、直角に配置されている。このため、チャネ
ル領域も直角に折れ曲がりほぼ垂直に配置されたソース
とドレイン間を流れるドレイン電流が測定できる。

実線Ｂは、Ｔ２端子とＴ４端子の電位を全てフローティ
ング状態にし、Ｔ１端子の電位を０Ｖ１Ｔ３端子をドレ
インとしてその電位を０〜５ｖに変化させている。さら
に、共通ゲート２４に印加される電位は、０〜５■と変
化させている。

このように実線Ｂでは、ソース・ドレインに相当する２
つの端子は、−直線に配置されている。

このため、チャネル領域も通常のＭＯＳ型素子と同じ長
方形である。

また、破線Ａと実線Ｂの両方のドレイン電圧−ドレイン
電流特性とも、ゲート電圧、ドレイン電圧が高くなるに
従ってドレイン電流が上昇し、あるドレイン電圧以上で
はピンチオフによって、ドレイン電流が飽和する傾向が
示されている。

一般にＭＯＳ型素子のドレイン電流は、チャネル長に反
比例し、チャネル幅に比例する（（１）式）。

ＩＤｃｌ：Ｗ／Ｌ　　　　　　　　　　　・・・・・・
（１）上記２つ（ＡとＢ）のＭＯＳ型素子のＷ／Ｌ（平
均チャネル幅と平均チャネル長の比）を比べると、（Ｗ／Ｌ）Ａ　：　（Ｗ／Ｌ）Ｂ＝　１　＋　０．９０
・・・・・・（２）であり、実測から得られたドレイン
電流は、（ＩＤ）Ａ：　　（ＩＤ）Ｂ＝１　：０．８８
・・・・・・（３）であることから、よい対応が取れて
いることが分かる。

即ち、複数のソース・ドレイン対を持つため、各々のソ
ース・ドレインに印加される電位の値を変化することに
よって、素子に流れるドレイン電流を意図的に増減させ
ることができる。これによって、複数個のソース・ドレ
インの内の１つを、他のソース・ドレイン対を持つ素子
の制御端子と考え、制御端子に適当な電位を印加するこ
とで素子が本来持っている特性を変化させ動作上の不安
定さやゆらぎの状態を意図的に作り出すことができる。

第６図に、３つの端子に電圧を印加した場合のゲート電
圧とドレイン電流の測定例を示す。第６図において、Ｔ
ｌ端子にＯＶの電位、Ｔ３端子に０、ＩＶの電位、Ｔ４
端子にＯｖの電位、基板にＯＶを印加している。また、
Ｔ２端子の電位はＯ〜５Ｖの範囲内で変化させ、ゲート
の電位もＯ〜２ｖの範囲内で変化させている。

ここで、この素子はＴ１端子とＴ４端子をソースとし、
Ｔ３端子をドレインとするＭＯＳ型素子である。このよ
うに形成されたＭＯＳ型素子のしきい値は約０．７Ｖで
あるから、Ｔ３端子から流れるドレイン電流はゲートの
電位が０．７Ｖ以上で流れ始める。しかし、Ｔ３端子に
印加する電圧をしだいに上昇させて行くと、Ｔ３端子か
ら流れるドレイン電流は、次第に流れなくなり、さらに
は逆向きに流れるようになる。

このことは、Ｔ２端子の電位を上げて行くと、それまで
、動作していたＴ１端子とＴ４端子をソースとするＭＯ
Ｓ型素子に流れるＴ３端子のドレイン電流に加えて、Ｔ
２端子をドレインとするＭＯＳ型素子が動作するように
なる。すなわち、ＭＯＳ型素子の各端子をソースあるい
はドレインとして働かせるためには、単にどちらの端子
の電位が高くなっているかによって決まる。このため、
Ｔ２端子の電位がＯｖであると、ドレインであるＴ３端
子は、Ｔ２端子の電位が０．ＩＶを超えるあたりから、
逆にソースとなっている事が分かる。ここで注目すべき
事は、Ｔ２端子の電位が５Ｖ、ゲートの電位が約Ｏ，Ｓ
Ｖでも、Ｔ２端子にドレイン電流が流れていることであ
る。

これは、ソースとなるＴ１端子とＴ４端子が基板と同じ
電位、すなわちＯｖであるため、最初に動作するＴ２端
子をドレインとするＭＯＳ型素子のしきい値は、約０．
８Ｖである。これに対して、２番目に動作するＭＯＳ型
素子のＴ２端子であるソースの電位は基板に対して０．
１Ｖ高い。このため基板バイアス効果が働き、しきい値
は約１．Ｏｖになってしまい、ゲート電位がｉ、ｏｖ以
上で動作するため、このようなドレイン電流が流れる。

すなわち、観測対象となるＭＯＳ型素子のソース・ドレ
イン以外の端子に電圧を印加すると、もともとのＭＯＳ
型素子の特性に変化をつけることができる。

このように、複数のソース・ドレインの内の１つを、他
のソース・ドレイン対を持つ素子の制御端子と考え、制
御端子に適当な電位を印加することで素子が本来持って
いる特性を変化させゆらぎの状態を意図的に作り出すこ
とができる。

第７図に、見かけ上のしきい値電圧を変化させ得ること
を示すためにゲート電圧とドレイン電流を測定した結果
を示す。第７図では、Ｔ１端子の電位がＯＶ、Ｔ２端子
は接続されず、Ｔ３端子の電位は０．ＩＶＳＴ４端子の
電位はＯｖに固定する。さらに、ゲート電位をＯ〜２Ｖ
の範囲内で変化させ、基板にはＯｖを印加した時のＴ３
端子に流れるドレイン電流のゲート電圧依存性を示して
いる。

このような素子では、Ｔ１端子とＴ４端子をソースとし
、Ｔ３端子をドレインとするＭＯＳ型素子を構成してい
る。Ｔ２端子が接続されていないフローティング状態で
は、Ｔ２端子の電位はソースとドレインの中間の値にな
っている。Ｔ２端子の電位をＯｖに固定すると、Ｔ３端
子を流れるドレイン電流は減少する。さらに、Ｔ２端子
の電位を上げていくと、Ｔ２端子がドレインとして働く
ので、Ｔ３端子はドレインからソースの役割を果たすよ
うになる。すなわち、Ｔ２端子の電位をＯｖ〜ドレイン
電位程度の範囲内で変化させると、しきい値電圧が０．
０５Ｖ程度大きくなった特性になる。また、このときＴ
３を流れるドレイン電流も５０％程度減少する。

前述した第４図では、ソース・ドレイン以外の端子に所
定の電位を印加するとドレイン電流が増加する例を示し
た。しかし、その値はゲートを共通にして用いられる通
常のＭＯＳ型素子に流れるドレイン電流より少ない電流
しか得ることができない。一方、第６図、第７図では、
ソース・ドレイン以外の端子に所定の電位を印加すると
、ドレイン電流が減少する例を示した。これらの結果は
、相反するものではなく、どの端子をＭＯＳ型素子のソ
ースおよびドレインとみなしているかによって変わるの
である。

第１図（ａｌに示す素子の特性を理解するために、さら
に一つの極限構造について考察する。

第８図に、第１図（ａ）に示した素子の共通ゲート２４
の中央部分を切り取った素子を示す。第１のソース２０
と第１のドレイン２１、第２のソース２２、第２のドレ
イン２３の共通ゲート２４の中央部が切りとられ、中央
部の拡散層５０に誘起される電位を他の端子にかかる電
位と独立に取り出すことができる構造になっている。

第８図の構成をもつ素子は、第３図（ａｌで示した素子
の等節回路を忠実に再現したものに対応している。

中央部の拡散層５０の電位を考えることで、第３図（ａ
ｌの４つのＭＯＳ型素子３４，３５，３６゜３７に印加
される電圧がどのように配分されるか見積ればよい。第
８図に示される４つのＭＯＳ型素子は全く同じ形状、同
じサイズであるから印加される電圧、特にソース、ドレ
インの電位差（この場合ゲート電圧は共通である）に依
存してドレイン電流に違いが生じる。

第１のソース２０を接地し、第１のドレイン２１に３ｖ
の電位を印加し、第２のソース２２と第２のドレイン２
３をフローティング状態にした場合は、中央部の拡散層
５０の電位は、０〜３ｖの中間の値（以下、この値をＶ
ｃと呼ぶ）になる。つまり、第１のソース２０をソース
とし、中央部の拡散層５０をドレインとし、ドレインに
Ｖｃを印加したＭＯＳ型素子と、中央部の拡散層５０を
ソースとし第１のドレイン２１をドレインとし、ソース
にＶｃ、　ドレイン３ｖの電位を印加したＭＯＳ型素子
が直列に配置されていることになる。この状態の回路図
を第９図ｆａ）に示す。

第９図ｔｂ＋に、第２のソース２２と、第２のドレイン
２３を接地した状態の回路図を示す。中央部の拡散層５
０の電位は、電位ＶｃよりΔＶｃだけ下がり、電位Ｖｃ
−ΔＶｃとなる。この結果、第９図（ｂｌのＭＯＳ型素
子３４に流れるドレイン電流はΔＩＤだけ減少する。ソ
ース側に接続した３つのＭＯＳ型素子３４，３６．３７
は、はぼ同じ大きさなので３つのＭＯＳ型素子ともほぼ
同じ大きさのドレイン電流が流れる。このため、全体の
ドレイン電流は３Ｘ　（ＩＤ−ΔＩＤ）となり、全体の
ドレイン電流量は増加する。

第４図で説明したように、第１のドレイン２１の電流値
を、第２のソース２２と第２のドレイン２３をフローテ
ィング（電圧を固定しない）状態にした通常のＭＯＳ型
素子と比べた場合のおよそ１．４倍の電流が、第２のソ
ース２２と第２のドレイン２３を接地した場合に流れる
のは、上述したメカニズムでドレイン電流が決定される
ためである。このときドレイン電流量ΔＩＤは、ドレイ
ン電流ＩＤの約５０％にも達することが算出される。

第１図（ａｌに示した素子と、第８図に示した極限構造
を持つ素子との違いは、第１図（ａｌに示した素子では
、チャネル長とチャネル幅で決まる素子の大きさが、そ
れぞれの端子の電位の印加条件で変化するのに対して、
第８図に示した構造の素子では、チャネルの形成が共通
ゲート直下にのみ形成されるため、対称的な素子ではほ
ぼ同じチャネル長と同じチャネル幅の４つのＭＯＳ型素
子が存在していることになる点である。このため素子の
大きさは、素子形成時に決まる。各端子への電位の印加
条件によって、中央部の拡散層５０の電位が変動し、４
つのＭＯＳ型素子が形成する回路全体の動作が変化する
。すなわち、第１図（ａｌに示した素子では、チャネル
領域を複数のＭＯＳ型素子が共有するため、１つのＭＯ
Ｓ型素子の動作にともなって別のＭＯＳ型素子の実効的
なチャネル長とチャネル幅が変動する。従って、第１図
（ａｌに示す素子は第８図に示す回路よりも、より有機
的に各端子が接続され互いに影響を与え合っている。ま
た、素子の形成面からも第１図（ａ）に示された素子は
、第８図に示された素子に比べて、中央部の拡散層５０
を形成するためのゲートを形成する必要がないため、よ
り微細な寸法でより複雑な形状の素子を設計できるとい
う利点を有している。

実際には、第１図ｆａ）に示した素子は、ＭＯＳ型素子
のチャネル領域を共有化しているため第８図に示した素
子とは異なるものである。従ってより複雑なメカニズム
によってドレイン電流が決定される。複数のソース・ド
レイン対を持つため、各々のソース・ドレインに印加す
る電位の値を変化することによって、各素子に流れるド
レイン電流を意図的に増減させることができる。これに
よって、複数のソース・ドレインの内の１つを、他のソ
ース・ドレイン対を持つ素子の制御端子と考え、制御端
子に適当な電位を印加することで素子が本来持っている
特性を変えることができる。

第１０図に、第１図（ａ）に示す素子を変形した構成を
持つ素子の第１の実施例を示す。第１０図において、第
１のソース２０と第１のドレイン２１の組と、第２のソ
ース２２と第２のドレイン２３の組の拡散層が形成され
ている。この時、第１図（ａ）における第１のドレイン
２１と第２のドレイン２３が共通のＰ型拡散層で接続さ
れている。ここでは、第１のドレイン２１と第２のドレ
イン２３をまとめて第１のドレイン２１と呼ぶ。また、
第１のソース２０と第１のドレイン２１の拡散層の間の
ゲートおよび第２のソース２２と第１のドレイン２１の
拡散層の間のゲートとなる領域に一つの共通ゲート２４
が形成されている。

また、第１のソース２０と第１のドレイン２１を結ぶ線
と、第２のソース２２と第１のドレイン２１を結ぶ線は
、はぼ直角に交わっている。

第１０図に示す素子の特性上の特徴は、特定のソース・
ドレインの素子特性に、別のソース・ドレイン端子に所
定の電圧を印加することによって変化を与えるというこ
とである。このように、ドレインを共通にする場合には
、別の端子は少なくとも１つあればよい。従って最小限
３つのソース・ドレインを有する構造であれば、所望の
機能を有することになる。

さらに、第１図（ａｌに示す素子を変形した構成を持つ
素子の第２の実施例として、元々端子数が３つである素
子の例を第１１図（ａｌに示す。また、この素子の等倍
回路は、第１１図（ｂ）　、　（Ｃ）のようになる。

第１１図（ａ）において、５１．５２．５３はそれぞれ
ソースまたはドレインとなる端子である。また、ここで
は各端子５１，５２．５３の幅を３つとも等しくしであ
るので、正三角形に形成されている。さらに、各端子に
よって囲まれた領域に共通ゲート５４が形成されている
。また、各端子５１゜５２．５３および共通ゲート５４
にはコンタクトホール５５が設けられており、素子の動
作時にこれらのコンタクトホール５５を介して各端子５
１゜５２．５３および共通ゲート５４に電位を印加する
ことができる。

ここでは、各端子５１，５２．５３によって囲まれるチ
ャネル領域が正三角形になっているが各端子の幅を変え
ることでどのような三角形も形成することができる。

また、逆に端子数を４つ以上とすることも可能である。

しかし、その場合にはチャネル幅に対してチャネル長が
長くなる傾向があり、ＭＯＳ型素子の特性としては劣化
したものとなる。

第１図（ａ）と第１１図（ａｌに示した素子では、ソー
スとドレインに相当する端子に対称性がある。すなわち
、第１のソース２０と第２のソース２２゜第１のドレイ
ン２１．第２のドレイン２３のどれと入れ換えても素子
の特性上何の変化も起こらない。従って、共通ゲート５
４の中央を中心として第１図Ｔａ）では、９０度また、
第１１図（ａ）では１２０度回転して、各端子に上述し
た電位の印加条件で動作させても全く同じ素子特性を得
ることができる。

しかし、これらの素子では、各端子間が対称性を持つこ
とは必須のことではない。すなわち、特定の端子に電位
を印加することで、他の端子間に流れる電流を制御する
という機能は、各端子が置き換えできない非対称な構成
を持っていても達成できるものである。従って、ソース
端子、ドレイン端子と制御端子の各々の動作の仕方を固
定化させることができる。

第１２図（ａｌ　、　（ｂｌ　、　ｆｃ）に特定のＭＯ
Ｓ型素子のチャネルに対して、他の各々の素子のチャネ
ルは共通し、特定のＭＯＳ型素子を流れるドレイン電流
を制御できるように構成した実施例を示す。ここで、第
１のソース２０と第１のドレイン２１との間に形成され
るチャネル領域の幅は、第２のソース２２と第２のドレ
イン２３の間に形成されるチャネル領域の幅に比べて１
０〜゛２０倍近く大きく形成されている。このような構
成では特定のＭＯＳ型素子以外のＭＯＳ型素子のソース
とドレインの端子に印加される電位がいくらであっても
、特定のＭＯＳ型素子を流れるドレイン電流量は５〜ｌ
Ｏ％程度しか変化させることができない。すなわち、こ
の範囲では、特定のＭＯＳ型素子の特性を外部から与え
られる電位ではわずかじか変化させることができない。

第１２図１ａ）では、第１のソース２０と第１のドレイ
ン２１を有する特定のＭＯＳ型素子に対しｒ、他＋７）
２つの制御端子である第２のソース２２と第２のドレイ
ン２３を有する場合である。

また、第１２図（ｂ）では、第１のソース２０と第１の
ドレイン２１を有する特定のＭＯＳ型素子に対して、他
の２つの制御端子である第２のソース２２が第１のソー
ス２０と接続された構成を持っている。

第１２図（Ｃ）では、第１のソース２０と第１のドレイ
ン２１を有する特定のＭＯＳ型素子に対して、他の制御
端子として第２のドレイン２３のみを有する場合を示し
ている。

第１３図は、第１２図（Ｃ）に示された素子のドレイン
電位とドレイン電流の関係を示す。

第１のソース２０と基板にＯｖの電位を印加し、共通ゲ
ート２４に５ｖの電位を印加する。第２のドレイン２３
にはＯＶと２ｖの電位を印加しパラメータとしている。

さらに第１のドレイン２１にはＯ〜５ｖの範囲内の電位
を印加している。

この素子の構造は、チャネル幅２０μｍ１チャネル長２
μｍである通常のＭＯＳ型素子に制御端子である第２の
ドレイン２３を付加したものである。

付加されたＭＯＳ型素子のチャネル長は約２μｍ１チヤ
ネル幅約１μｍであって、この時流れるドレイン電流は
通常の約１／２０程度である。制御端子である第２のド
レイン２３にＯＶ、２Ｖの電位を印加すると、流れるド
レイン電流は約５％変動していることが分かる。従って
、外部から制御端子に任意の電位を印加することで特定
のＭＯＳ型素子の特性を変化させることができる。

第１２図（Ｃ１に示した素子を用いると、次のような効
果を実現できる。

すなわち、通常のＭＯＳ型素子の電気特性は上述したよ
うに素子形成時に決まる。このため所定の規格を満たす
ように制御されるが、素子形成後の評価によってのみそ
の規格を満たしているかどうかが判断される。

一方、回路動作の最適化のためや回路設計する時には、
試験的に素子を形成しその素子特性のデータを収集し、
さらにそのデータを設計にフィードバックして所望の回
路が形成される。しかし、素子形成後に素子の電気的特
性を変更することができれば、最も性能の高い素子特性
を示すように制御することができる。このように素子形
成後に素子特性の変更をするために回路を構成している
全ての素子を第１２図（Ｃ）の素子に置き換える必要は
なく、回路特性に大きく影響する特定の素子にのみ適用
すればよい。この時、適用された素子の制御端子に印加
される電位は取り出し端子を介して外部の特定の電位に
固定して使用しても良いし、またフィードバックを用い
て自己整合的に調整できるように適用された素子の制御
端子を接続してもよい。このように用いることによって
性能のよい素子を歩留りよく形成することができ、回路
動作の最適化や回路設計時のデータ収集が容易にできる
。

第１図（ａｌに示した素子では、チャネル領域の大部分
が４つのＭＯ８型素子で重なり合う。このため各ＭＯ５
型素子に流れるドレイン電流は、各素子に印加される電
位によって最大限に影響を受は合うことになる。このよ
うな影響の度合も任意に変えることができる。すなわち
、チャネル領域の重なりをより少なくすると、相互に与
えられる影響は少ないものとなる。

第１４図にチャネル領域の重なりを少なくする素子の実
施例を示す。第１４図において、第１のソース５５を共
通とし、各々のドレインとソースの対で形成されるチャ
ネル同志の重なりを少なくするために、４つのドレイン
（第１のドレイン５６゜第２のドレイン５７．第３のド
レイン５８．第４のドレイン５９）をそれぞれ平行に配
置している。さらに、第１のソース５５と４つのドレイ
ンに挟まれた領域に共通ゲート６０が形成されている。

また、第１のソース５５と４つのドレイン５６〜５９と
共通ゲート６０にコンタクトホール６１が形成されてい
る。

この時、各々のチャネル領域は、２０〜３０％しか重な
り合うことがないため、他のドレイン端子に印加される
電位によって影響されるドレイン電流の割合も約２０％
程度である。このような、ソースとドレインの配置構成
によって、他のドレイン端子との影響し合う度合も任意
に設定できる。

以上に説明したように第１図（ａ）と第１１図（ａ）に
示した素子は、従来のＭＯ８型素子を単に組み合わせて
形成される素子では得ることのできない素子特性を得る
ことができる。このように相互に他の素子に印加された
電位によって、特定のＭＯ３型素子に流れるドレイン電
流が変化する素子特性は、ニューロン（神経回路）のよ
うに複雑に入り組み相互に接続される回路を構成するの
に便利である。

すなわち、第３図（ａ）　、　（ｂｌに示したように、
１つの素子でありながら、４つないしは６つのＭＯ８型
素子で構成される回路と同じ動作をするため、素子を配
置するための面積を比較すると、２０〜５０％の低減を
図ることができる。

第１５図に、第１図（ａ）に示した素子を用いて構成し
た回路の実施例を示す。

第１図（ａ）に示された素子は○で示されている。

また、Ｏ中の×は、×の中心から見た４本の直線は各々
第１のソース２０、第１のドレイン２１、第２のソース
２２、第２のドレイン２３に相当する。また、０の上下
にある直線は共通ゲート２４を示している。このように
形成された素子、ここでは４１個の素子がマトリックス
状に配置され、縦方向にゲートが共通し、配列数個分の
ゲート端子、ここでは９個のゲート端子６５が存在する
。

また、各素子は第１のソース２０と第１のドレイン２１
がそれぞれ結ばれて入力端子６６の一部と出力端子６７
の一部を形成している。また、各素子は第２のソース２
２と第２のドレイン２３がそれぞれ結ばれて入力端子６
６の一部と出力端子６７の一部を形成している。

入力端子６６に加えられた電気信号が、第１図（ａ）に
示す素子とマトリックス上に変換され出力端子６７に出
力される。この各々の出力は入力端子６６全ての電気信
号によって決定される値になるため、１つの出力にも入
力全ての情報を含んでおり、ホログラフィック（多量の
）情報となっている。

具体的には、イメージスキャナによって読み込まれた情
報により文字画像認識をする場合等があげられる。読み
込む位置のずれや、濃淡の差を吸収して同じものかどう
か判定するには、隣合う濃淡の情報間の関係が重要であ
るから、このような処理が必要である。

第１６図に本発明の別の実施例として接合型電界効果ト
ランジスタ（以下、ＪＦＥＴと呼ぶ）の構成を示す。第
１６図ｆａ）はＪＦＥＴの平面図である。平面図を見る
限りにおいて、第１図（ａ）で示した素子の平面図と何
等変わるところはない。第１６図（ａ）において、ＪＦ
ＥＴのチャネルは、ソースとドレインは同じ導電型の不
純物で構成される。第１のソース２０と第１のドレイン
２１の組と、第２のソース２２と第２のドレイン２３の
組の拡散層が形成されている。また、第１のソース２０
と第１のドレイン２１の拡散層の間のゲートおよび第２
のソース２２と第２のドレイン２３の拡散層の間のゲー
トとなる領域に一つの共通ゲート２４が形成されている
。

各々拡散層との電気的接続を取るために第１のソース２
０と第１のドレイン２１の拡散層、および第２のソース
２２と第２のドレイン２３の拡散層にコンタクトホール
２５が形成されている。また共通ゲート２４のコンタク
トホール２５は他の拡散層と電気的に接触しない領域に
設けている。

また、第１のソース２０と第１のドレイン２１を結ぶ線
と、第２のソース２２と第２のドレイン２３を結ぶ線は
、はぼ直角に交わっている。さらに、基板電圧を印加す
る領域６８が設けられている。

第１６図（ｂ）　ハ、ＪＰＥＴの動作時に第１６図ｆａ
ｌ中に示されたＡ　−Ａ’線での素子断面図を示す。

第１６図（ｂｌにおいて、シリコン基板６９内に第２の
ソース２２となる拡散層７０ａと第２のドレイン２３と
なる拡散層７０ｂが形成されている。また、ゲート酸化
膜７１が第２のソース２２と第２のドレイン２３間のシ
リコン基板６９上に形成されている。さらにゲート酸化
膜７１上にポリシリコンからなるゲート電極７２が形成
されている。

ゲート電極７２にしきい値以上の電位を印加すると拡散
層７０ａと拡散層７０ｂを結び、さらにゲート直下の基
板内部の深い位置にチャネル７４が形成される。さらに
素子領域以外の領域に素子間を分離するために絶縁膜７
３が形成されている。

電位の印加の仕方は、通常のＭＯ８型素子と全く同様で
ある。素子の特性においても何等変わるところがないた
め、ＭＯ８型素子で説明したことは全てＪ　ＦＥＴに適
用できる。すなわち特定の素子を流れるドレイン電流を
、他の素子に印加する電位を変化させることで、制御で
きる。さらに、複数のソース・ドレイン対を持つため、
各々のソース・ドレインに印加される電位の値を変化す
ることによって、素子に流れるドレイン電流を意図的に
増減させることができる。これによって、複数個のソー
ス・ドレインの内の１つを、他のソース・ドレイン対を
持つ素子の制御端子と考え、制御端子に適当な電位を印
加することで素子が本来持っている動作上の不安定さや
ゆらぎの状態を意図的に作り出すことができる。また、
性能のよい素子を歩留りよく形成することができ、回路
動作の最適化や回路設計時のデータ収集が容易にできる
。

発明の詳細な説明したように本発明では、従来のトランジスタの製
造方法を用いてこれまで実現できなかった素子特性を提
供できる。すなわち、複数のソース・ドレイン対を持つ
ため、各々のソース・ドレインに印加される電位の値を
変化することによって、素子に流れるドレイン電流を意
図的に増減させることができる。これによって、複数個
のソース・ドレインの内の１つを、他のソース・ドレイ
ン対を持つ素子の制御端子と考え、制御端子に適当な電
圧を印加することで素子が本来持っている特性を変化さ
せ動作上の不安定さやゆらぎの状態を意図的に作り出す
ことができる。このようなことから、回路設計を行なう
上で、所望の回路を構成することが容易になる。さらに
、これまで、構成することができなかった回路を構成す
ることができる。また、素子形成後に素子の電気的特性
を変更することができるため、最も性能の高い素子特性
を示すように制御することができる。

素子の特性を自由に変え得るため性能のよい素子を歩留
りよく形成することができ、回路動作の最適化や回路設
計時のデータ収集が容易にできる。

【図面の簡単な説明】

第１図（ａ）は本発明の第１の実施例における半導体装
置の平面図、第１図（ｂｌは第１図（ａｌのＡ−Ａ’破
断斜視図、第２図ｆａ）　、　（ｂｌは第１図（ａ）　
、　（ｂ）　ノ半導体装置の動作を説明するための概念
図、第３図（ａｌ、（ｂｌは第１図（ａｌ　、　（ｂｌ
の半導体装置の等価回路図、第４図（ａｌ、（ｂｌは第
１図（ａｌ、（ｂｌの半導体装置の電流の流れを説明す
るための平面図および等価回路図、第５図は第１図ｆａ
）　、　（ｂ）の半導体装置の特性を示す図、第６図は
第１図（ａｌ　、　（ｂ）の半導体装置の特性を示す図
、第７図は第１図ｆａｔ　、　（ｂｌの半導体装置の特
性を示す図、第８図は本発明の半導体装置の極限構造を
示す平面図、第９図（ａｌ　、　（ｂ）は第８図の半導
体装置の等価回路図、第１０図は本発明の第２の実施例
における半導体装置の平面図、第１１図（ａ）は本発明
の第３の実施例における半導体装置の平面図、第１１図
ｆｂｌ　、　（Ｃ）は第１１図（ａｌの半導体装置の等
価回路図、第１２図（ａ）、　ｆｂｌ　、　（Ｃ１は本
発明の第４．第５゜第６の実施例における半導体装置の
平面図、第１３図は第１２図（Ｃ）の半導体装置の特性
を示す図、第１４図は本発明の第７の実施例における半
導体装置の平面図、第１５図は本発明の半導体装置を用
いた回路の例を示す回路図、第１６図（ａｌは本発明の
第８の実施例における半導体装置の平面図、第１６図（
ｂ）は第１６　（ａｌのＡ−Ａ’断面図、第１７図（ａ
ｌは従来の半導体装置の平面図、第１７図ｔｂ）は第１
７図ｆａ）のＡ−Ａ’断面図。２０・・・・・・第１のソース、２１・・・・・・第１
のドレイン、２２・・・・・・第２のソース、２３・・
・・・・第２のドレイン、２４・・・・・・共通ゲート
、２５・・・・・・コンタクトホール、２６・・・・・
・基板、２７ａ、２７ｂ・・・・・・拡散層、２８・・
・・・・ゲート酸化膜、３１・・・・・・絶縁膜。

Claims

【特許請求の範囲】

（１）基板と、前記基板に形成された第１、第２の拡散
層と、前記第１、第２の拡散層と独立に形成された少な
くとも１つ以上の制御端子となる第３の拡散層を有する
ことを特徴とする半導体装置。
（２）特許請求の範囲の第１項において、前記第１、第
２および第３の拡散層に共通のゲートを有することを特
徴とする半導体装置。
（３）特許請求の範囲の第１項、第２項において、前記
第１、第２の拡散層間に少なくとも形成されるチャネル
を前記第３の拡散層に印加する電位によって制御するこ
とを特徴とする半導体装置。
（４）特許請求の範囲の第３項において、前記チャネル
が前記基板表面に形成されることを特徴とする半導体装
置。
（５）特許請求の範囲の第３項において、前記チャネル
が前記基板内部に形成されていることを特徴とする半導
体装置。
（６）特許請求の範囲の第１項、第２項において、前記
第１、第２の拡散層間に流れる電流と前記第３の拡散層
に印加する電位によって制御することを特徴とする半導
体装置。
（７）特許請求の範囲の第１項〜第５項において、前記
第３の拡散層が、前記第１の拡散層と前記第２の拡散層
を結ぶ線にほぼ垂直の位置に形成されていることを特徴
とする半導体装置。
（８）特許請求の範囲の第１項〜第５項において、前記
チャネルの形状が三角形であることを特徴とする半導体
装置。
（９）特許請求の範囲の第１項、第２項において、前記
第１の拡散層が少なくとも共通で前記第２の拡散層およ
び前記第３の拡散層が独立して平行に形成されているこ
とを特徴とする半導体装置。