JP2586795B2

JP2586795B2 - 単一電子帯電効果を利用した記憶回路とその製造方法

Info

Publication number: JP2586795B2
Application number: JP5201390A
Authority: JP
Inventors: 利司阪本
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1993-08-13
Filing date: 1993-08-13
Publication date: 1997-03-05
Anticipated expiration: 2012-03-05
Also published as: JPH0758298A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はコンピューター等を構成
する記憶回路とその製造方法に関する。

【０００２】

【従来の技術】これまで用いられてきた記憶回路は、大
きくＤＲＡＭとＳＲＡＭの２種類に分けることができ
る。

【０００３】ＳＲＡＭはフリップフロップ回路を利用し
た記憶回路で、リフレッシュ動作が不要である。しか
し、トランジスターを６個必要とするため高集積化には
不向きである。一方、ＤＲＡＭは１個のトランジスター
と１個のコンデンサーで構成されていて高集積化に適し
ている。ＤＲＡＭでは、情報はコンデンサーに微量な蓄
積電荷として記憶され、トランジスターによって電圧と
して読みだす。蓄積された電荷は内部のリーク電流のた
めに変化することから周期的なリフレッシュ動作をおこ
なわなければならない。今日、記憶回路の主流はＤＲＡ
Ｍであり、微細加工技術の進歩によって集積度は向上
し、１チップあたり１６Ｍビットもの情報を記憶するこ
とが可能となってきている。素子や配線構造の微細化は
集積度の向上だけでなく、配線を短くできることから、
配線の寄生容量を低減でき高速動作が可能となる。この
ような記憶回路の集積度の向上、動作速度の高速化が産
業に与えたインパクトの大きさは計り知れないものがあ
る。

【０００４】次に、新機能素子への応用が期待されてい
る単一電子帯電効果について述べる。この効果を利用し
た素子は、今日、世界中で活発に研究が進められてい
る。例えば、単一電子トランジスターや、電子を１つ１
つ送り出すターンスタイル素子、及び電子ポンプなどが
提案され、実験的にも動作が確認されている。

【０００５】まず、単一電子帯電効果を簡単な回路を用
いて説明する。

【０００６】図４（ａ）は１つのトンネル接合が電圧源
によってバイアスされている様子を示している。１つの
電子（単一電子）は素電荷ｅを持った不可分の要素であ
るから、電子がトンネル接合をトンネルする際、連続的
にトンネル接合を通過しているのではなく、微視的に見
れば１つ１つの電子がトンネル接合をトンネルしてい
る。単一電子が微小接合をトンネルするとその前後でエ
ネルギーが、単一電子の帯電エネルギー分Ｅ_c＝ｅ²／
２Ｃだけ変化する。ここで、Ｃは接合の静電容量であ
る。トンネルが起こるのはトンネルの前後のエネルギー
変化が正になるときであるから、トンネルする前の電子
が帯電エネルギー分より高いエネルギーを持つとき、す
なわち、印加電圧Ｖがｅ／２Ｃを越えたときにトンネル
は起こる。一方、トンネルする前の電子が帯電エネルギ
ー分のエネルギーをもたないときはトンネルは抑制され
る。したがって、図４（ａ）の回路での電流電圧特性は
図４（ｂ）のようになる。単一電子帯電効果とは、単一
電子の帯電エネルギーが電気伝導に影響を与える効果の
ことで、特に、トンネルが抑制される効果はクーロン閉
塞（クーロンブロッケード）と呼ばれている。（シング
ルチャージトンネリング −クーロンブロッケー
ドフェノメナインナノストラクチャー−（Ｓｉｎ
ｇｌｅＣｈａｒｇｅＴｕｎｎｅｌｉｎｇ −Ｃｏｕ
ｌｏｍｂＢｌｏｃｋａｄｅＰｈｅｎｏｍｅｎａ−）
３２４ページ、ハーマングラベルト、ミシェルＨ．
デヴォレ（ＨｅｒｍａｎｎＧｒａｂｅｒｔａｎｄ
ＭｉｃｈｅｌＨ．Ｄｅｖｏｒｅｔ）編集、プラナム
パブリシィングコーポレイション（ＰｌｅｎｕｍＰ
ｕｂｌｉｓｈｉｎｇＣｏｒｐｏｒａｔｉｏｎ）発行）
単一電子帯電効果が表れるには、単一電子帯電エネルギ
ーが熱擾乱エネルギーを上回ることが必要である。帯電
エネルギーはトンネル接合の静電容量を小さくすること
によって大きくすることができる。静電容量を小さくす
るには、トンネル接合の接合面積をできるだけ小さくす
ることが必要である。

【０００７】次に、図５（ａ）に示したようにトンネル
接合とコンデンサーが、電圧源に直列に接続された場合
を考える。トンネル接合とコンデンサーによって、電気
的に独立したアイランドを形成することができる。電圧
源の電圧を増加させるとクーロン閉塞がある電圧で解
け、電子１個がトンネルする。このとき、アイランドに
１個電子が供給され電子数が変化する。電圧が加わって
いない場合には、このアイランドは電気的に中性であ
り、また、電子はトンネルによってのみアイランドに１
個づつ出し入れされる。したがって、図５（ｂ）のよう
にアイランドに溜まる電子数は電圧源の電圧に対して階
段状になる。ここでいう電子数は、外部回路によって帯
電された過剰電子の数を示すものであり、全自由電子の
数を示すものではない。

【０００８】図６（ａ）は図５（ａ）に示した回路にさ
らにトンネル接合を追加し、２つのトンネル接合を直列
に接続する。トンネル接合は異なる電圧領域でクーロン
閉塞がおこり、アイランドに溜まる電子数が２通り許さ
れる領域が表れる。例えば、図６（ｂ）のＶ＝Ｖ₁で
は、アイランドに１個または２個の電子を安定に溜める
ことができる。２つのトンネル接合を用いた場合、電子
数に双安定領域が存在することは簡単な計算によって確
かめることができる。

【０００９】次に、単一電子帯電効果を用いた素子につ
いて説明する。これまで、提案された素子として、１）
単一電子トランジスター、２）単一電子トランジスター
を組み合わせた単一電子ロジック（ＮＯＴ回路、ＮＡＮ
Ｄ回路など）、および、図６に述べた双安定領域を利用
した３）単一電子移送素子などが挙げられる。

【００１０】１）単一電子トランジスター２つのトンネル接合に囲まれたアイランドにコンデンサ
ーを設け、このコンデンサーに電圧を加えることによっ
てトランジスター動作させるものである（図７
（ａ））。コンデンサーに電圧を加えるとアイランド中
の電荷分布が変化し、Ｉ−Ｖ特性においてクーロン閉塞
によるしきい値電圧が変化する（図７（ｂ））。また、
クーロン閉塞が起こっている点と解けている点を電圧Ｖ
_gでスイッチすることによって電流のスイッチングが可
能となる。

【００１１】２）単一電子ロジックアベリンやリカレフによって提案されているデジタル回
路で、単一電子を１ビットに対応させたものである。図
８（ａ）はそのなかでも最も簡単なＮＯＴ回路を示した
もので、２つの直列に接続された単一電子トランジスタ
ーが電圧源によってバイアスされている。各トランジス
ターは、前段の回路の単一電子の出力によって制御され
る。電気的に独立した電極に単一電子が存在する場合
を”１”、存在しない場合を”０”とすることによって
デジタル回路を構成する。回路の動作は、まず、タイミ
ング信号Ｔ（＋）によってＢをオンにして、Ｃに存在す
る電荷を”０”とする。これが素子の最初の動作で、Ｃ
の電荷をクリアーする動作を行う。次に、入力Ｘが”
１”でＡがオンになると、Ｃに単一電子が溜められ、入
力Ｘが”０”でＡがクローズならばＣの電荷は”０”の
ままである。常に、２つの単一電子トランジスターのい
ずれかはクーロン閉塞の状態にあり、タイミング信号Ｔ
（＋）によってＣの電荷をクリアーするとき以外、電流
は流れない。

【００１２】３）単一電子移送素子１つ１つの電子を移送させる実験をゲーリングらのグル
ープが行った。図６（ａ）の双安定領域を利用した素子
で、図９（ａ）のゲート電極に高周波電圧を加えると、
図９（ｂ）のように加える交流電圧の周波数ｆに応じた
電流Ｉ＝ｆｅを送り出すことができる。図中のａ−ｅは
交流電圧の周波数を変化させたもので、ある電圧領域に
於いてＩ＝ｆｅの電流が得られているのがわかる。

【００１３】

【発明が解決しようとする課題】微細加工技術の進歩と
ともに集積度は年に２倍弱の割合で高まっている。しか
し、一方で微細化にともなう様々な問題が露呈してい
る。例えば、記憶回路を微細化するには、面積の大きい
コンデンサーを微細化しなければならないが、サイズを
小さくすると静電容量が小さくなってしまう。静電容量
が小さくなれば蓄積する電子の数が減少するので、読み
出し信号が小さくなって検知できなくなったり、電子数
のばらつきによって読み出し信号がばらつくなどの問題
が生じる。また、トランジスターにとっても構造を微細
化すれば必然的に構造内の不純物濃度を大きくし、動作
電圧を小さくしなければならない。ところが、不純物濃
度を高めていくとなだれ破壊やトンネルが現象おこり、
また、動作電圧を低くすると漏れ電流によってオフ時に
電流を遮断できなくなる。このような物理的な問題から
集積化には限界が存在する。今日までは、技術的な限界
が高集積化を制限していたが、今後は、このような物理
的限界が高集積化を制限することが予想されている。以
上のようなことから、記憶回路のさらなる微細化には多
くの問題点を抱えている。

【００１４】また、これまで微細化に優れたポテンシャ
ルをもつとされている単一電子帯電効果を利用した素子
の中に、実用に即した記憶回路は存在しない。

【００１５】本発明の目的は、この様な問題点を解決す
るために、単一電子帯電効果を利用した記憶回路とその
製造方法を提供するものである。単一電子帯電効果は微
細な構造に於いても特性が劣化することはなく、逆に、
特性が向上する性質を持っている。この効果を利用した
記憶回路が実現できれば物理的限界を取り払うことがで
き、さらなる集積化、高速動作が可能となる。また、単
一電子を利用していることから、電子数のばらつきとい
った問題も解決することができる。

【００１６】

【課題を解決するための手段】本発明の記憶回路は、２
つのトンネル接合が直列接続されたものの一端がグラン
ドに接続され、コンデンサーの一端に書き込み線が接続
され、両者の他端が電気的に独立した電極に接続された
記憶部と、２つのトンネル接合を直列接続しその接続部
にコンデンサーが接続されたトランジスターが２つ直列
に接続され、それぞれのトランジスターのコンデンサー
が記憶部の前記電極、及び、タイミング線に接続され、
しかも２つのトランジスターの前記接続部を出力とした
読み出し部を有することを特徴とする。

【００１７】記憶回路を形成する基板として、荷電キャ
リアガスを有する半導体等を用いる。この記憶回路の製
造方法は、荷電キャリアガスを有する基板に対し、メサ
エッチングを施して素子領域のみ前記荷電キャリアガス
を残し、トランジスター及びコンデンサーとする部分に
ショットキー金属を被着し、この金属の下に存在する似
電キャリアを空乏化させ、ショッキー金属に加える電圧
により、トランジスターとする部分は空乏層の幅を電子
の波長程度とし、コンデンサーとする部分は空乏層の幅
を電子の波長程度より大きくすることを特徴とする。

【００１８】

【作用】本発明の記憶回路は、図６に見られるような双
安定領域を記憶部に利用する点と、図７に示された単一
電子ロジック読みだし部として用いる点が特徴である。

【００１９】記憶回路としての動作について述べる。記
憶回路として、必要になる動作は以下の３つに要約され
る。

【００２０】情報の保持情報の書き込み情報の読み出し本発明の記憶回路を図１（ａ）に示す。

【００２１】で要求される情報の保持には、記憶部を
用いる。情報は、グランド線に接続された２つの直列接
続のトンネル接合、書き込み線に接続されたコンデンサ
ー、そして、読み出し回路に接続されたコンデンサー
が、それぞれ並列に接続された電気的に独立した電極０
１に、電子を蓄えることによって保持される。電極０１
は電気的に独立した電極であるから、整数個の電子を電
極に蓄えることができる。図１（ｂ）に示すとおり、書
き込み動作がないスタンバイ状態では、Ｖ_sの位置に書
き込み電圧を設定しておく。Ｖ_sでは”０”と”１”の
両方の状態に対して安定（双安定）であるから、前の状
態のまま情報を保持することができる。

【００２２】で要求される情報の書き込みでは、双安
定領域外に電圧を設定して書き込みをおこなう。図１
（ｂ）に示すとおり、書き込み電圧Ｖ_wによって電極０
１の電子数を変化できるのがわかる。Ｖ_w（０）ではＮ
＝０のみが安定な状態であり、”０”を書き込むことが
できる。一方、Ｖ_w（１）はＮ＝１のみが安定な状態
で、”１”の書き込みを示している。

【００２３】で要求される情報の読み出しでは、従来
の技術の図８（ａ）で述べたＮＯＴ回路を利用する。こ
の回路は、読みだし時のみに微小電流が流れる超省電力
回路である。

【００２４】

【実施例】図１（ａ）に示したのは第１の発明の記憶回
路、及び図３（ｂ）に示したのは第２の発明の半導体の
価電キャリアガス上に作製した記憶回路の詳細平面図で
ある。これらの図面を参照して本発明の実施例を詳細に
説明する。

【００２５】図１（ａ）の記憶回路について説明する。
情報の保持には、記憶部０２を用いる。情報は、グラン
ド線に接続された２つの直列接続のトンネル接合２１、
２２、書き込み線１３に接続されたコンデンサー３１、
そして、読み出し回路０３に接続されたコンデンサー３
２が、それぞれ並列に接続された電極０１に、電子を蓄
えることによって保持される。電極０１は電気的に独立
した電極であるから、整数個の電子が電極に蓄えられる
ことになる。書き込み線１３の電位を増加させると２つ
の直列に接続されたトンネル接合２１、２２を介して電
子が電極０１に蓄えられたり、取り出されたりする。電
極０１に蓄えられる電子数を書き込み線１３の電圧に対
して表すと、図１（ｂ）のようになり、ある電圧領域で
は電子数に双安定な領域が存在することがわかる。これ
は、直列に接続された２つのトンネル接合２１、２２の
それぞれに対して、単一電子帯電効果のためトンネルが
抑制されていることによっている。

【００２６】記憶部において、２つのトンネル接合２
１、２２の静電容量をそれぞれＣ、２つのコンデンサー
３１、３２の静電容量をそれぞれＣ′、書き込み電圧Ｖ
_w、電極０１に蓄えられる電子数Ｎとする。このとき、
単一電子帯電効果によって、書き込み電圧Ｖ_wと電子数
Ｎとの関係は、

【００２７】

【式１】

【００２８】と表すことができる。図１（ｂ）はＣ′＝
５／１６Ｃのときの様子を表したものである。情報の書
き込み時、または、スタンバイ時での書き込み電圧は、
表１のような値に設定すればよい。

【００２９】

【表１】

【００３０】また、それぞれの値に対しては、余裕ΔＶ
_wが設けられている。特に、スタンバイ状態での電圧に
対しては大きな余裕を設けており、情報を読み出す際に
おこるわずかな電圧の変動や、長期間の情報保持に優れ
た特性を持つようにしている。表１の括弧内の数字はト
ンネル接合の静電容量が１ａＦの場合を示している。読
みだしについて説明する。読みだしには従来の技術で述
べた単一電子ロッジク回路を用いる情報はコンデンサー
における電荷を読み出す形なので、電極０１の電荷を変
化させることなく非破壊読み出しができる。コンデンサ
ー３２において、Ｎ＝１の場合にはＱ＝５／１８ｅの電
荷が蓄えられ、Ｎ＝０ではＱ＝０である。この電荷の変
化に対して単一電子トランジスターをスイッチさせ読み
出すことが可能となる。読み出し回路に加えられる電源
電圧Ｅは、電位の変化の影響が記憶部に及ばないよう
に、ｅ／Ｃに比べて十分小さい必要がある。例えばＣ＝
１ａＦの場合ではＥ＝１ｍＶ以下に設定すれば十分であ
る。

【００３１】動作速度については、原理的にはトンネル
時間で律則される。トンネル接合２１、２２の抵抗Ｒ₁
を１００ｋΩ、静電容量１ａＦとすると、書き込みに要
する時間τ＝ＣＲ_t＝１０^{- 1 3}ｓである。これはこれ
まで用いられてきた素子に比べ数桁早い動作速度を達成
することができる。

【００３２】さらに、消費電力Ｐは、１秒間に１０^{1 2}
回の書き込みを行った場合、Ｐ＝ｅＶｘ１０^{1 2}＝２．
６ｘ１０^{- 8}Ｗときわめて少ない。情報に利用する単位
が、これまで用いられてきた記憶素子では数千個を単位
であるのに対して、本発明の記憶回路は単一電子を利用
しているので、電子を移動させるのに要する電力が少な
くてすむことから、消費電力は格段に少なくて済む。

【００３３】次に、動作温度について述べる。単一電子
帯電効果が現れるためには、単一電子帯電エネルギーが
熱擾乱エネルギーを上回ることが必要である。帯電エネ
ルギーはトンネル接合の静電容量を小さくすることによ
って大きくすることができる。静電容量を小さくするに
は、トンネル接合の接合面積をできるだけ小さくするこ
とが必要である。表２は、トンネル接合の大きさ、接合
容量、動作温度、書き込み電圧、消費電圧の関係を示し
たものである。本実施例で述べたような静電容量が１ａ
Ｆのものだと、その動作温度は３０Ｋ程度であり、さら
に、０．１ａＦまで小さい接合を作製すれば室温での動
作が可能となる。

【００３４】

【表２】

【００３５】第２の発明は第１の発明の記憶回路を作り
込む基板として、価電キャリアガスを形成する高移動度
ＡｌＧａＡｓ／ＧａＡｓ基板または、ｎ⁺ＧａＡｓ／Ｇ
ａＡｓ基板を用いることを特徴とする。図２（ａ）、
（ｂ）は代表的な高移動度ＡｌＧａＡｓ／ＧａＡｓ基
板、ｎ⁺ＧａＡｓ／ＧａＡｓ基板の断面を示したもので
ある。荷電キャリアの存在する領域を限定する為のメサ
エッチングを図３（ａ）に示した様に行なう。ここで、
接合における静電容量の大きさは、接合の面積に比例す
るから、静電容量を下げるために接合面積を小さくする
必要がある。そこで、伝導領域にエッチングにより切り
込みを作り、接合の面積を下げる工夫を行う。現在の微
細加工技術では、接合面積は、表２のように１００ｘ１
００ｎｍ程度まで加工が可能となっている。今後の、技
術の進歩によりさらに微細な加工が可能となるであろ
う。

【００３６】メサエッチングの後に、本発明の中の第３
の発明の製造方法を用いて、図３（ｂ）の様にショット
キー電極４１〜４７を基板上部に被着する。この電極に
よりその下方の荷電キャリアを空乏化し、トンネル接合
２１〜２６、及び、コンデンサー３１を作製する。トン
ネル接合とコンデンサーは役割によって名称は異なる
が、作製方法はまったく同じである。コンデンサーは絶
縁体であり、そこを電子がトンネルする確率は０であ
る。一方、トンネル接合は有限のトンネル確率をもって
いて、あるトンネル電流が流れる。このトンネル確率は
接合間の空乏層、あるいは絶縁層の距離を変えることで
制御できる。トンネル確率は、電子波長に対するトンネ
ル障壁の厚さ−ここでは接合の空乏層幅−で決定され
る。空乏層幅が電子の波長より大きいとき、トンネル確
率は０となり、コンデンサーを形成することができる。
一方、空乏層幅が電子の波長程度であればトンネル確率
が有限の値を持つ。ガリウムひ素における電子の波長は
５０ｎｍ程度、であるから、トンネル接合を形成するに
は、空乏層幅を３０〜７０ｎｍ程度、コンデンサーを形
成するには１００〜４００ｎｍ程度の幅の空乏層をゲー
ト電圧で作製すればよい。

【００３７】コンデンサー３２、３３はメサエッチング
の段階で１００〜４００ｎｍ程度まで伝導領域を接近さ
せることによって作製する。

【００３８】

【発明の効果】本発明を用いれば、従来提案されている
回路と比べ大幅に素子面積を削減した記憶回路を実現す
ることができる。これにより、さらなる集積度の向上や
配線遅延の減少が可能となる。

【図面の簡単な説明】

【図１】（ａ）は本発明の記憶回路の模式図で、（ｂ）
は独立した電極に蓄えらえる電子数を書き込み電圧に対
して示した図である。

【図２】（ａ）は本発明で用いる素子の電荷キャリアを
生じさせるのに用いるＧａＡｓ／ＡｌＧａＡｓヘテロ界
面を示す図であり、（ｂ）はＧａＡｓ／ｎ₊ＧａＡｓ基
板の断面図を示している。

【図３】本発明の記憶回路を本発明の製造方法により、
作製した素子の一実施例であり、（ａ）はエッチングを
行う領域を表す図であり、（ｂ）はショットキー電極の
領域を表す図である。

【図４】（ａ）は１つのトンネル接合を電流源によって
バイアスされている様子を示す図で、（ｂ）はその電流
電圧特性図である。

【図５】（ａ）は、トンネル接合とコンデンサーを直列
に接続し、電圧源によってバイアスされている様子を示
す図で、（ｂ）はトンネル接合とコンデンサーによって
囲まれた独立した電極に蓄えられる電子の数を印加電圧
に対して示した図である。

【図６】（ａ）は２つの直列に接続したトンネル接合と
コンデンサーが電圧源によってバイアスされている様子
を示す図で、（ｂ）はトンネル接合をコンデンサーによ
って囲まれた独立した電極に蓄えられる電子数を印加電
圧に対して示した図である。

【図７】（ａ）はリカレフらが提案した単一電子トラン
ジスターを示す図であり、（ｂ）ゲート電圧に対する電
流電圧特性の変化を示した図である。

【図８】単一電子ロジックのＮＯＴ回路の図である。

【図９】（ａ）はゲーリングらが単一移送の実験に用い
た素子の図と、（ｂ）その実験結果のＩ−Ｖ特性の図で
ある。

【符号の説明】

０１独立した電極０２記憶部０３読みだし部１１、１２電源ライン１３書き込み線１４出力１５タイミング線２１〜２６トンネル接合３１〜３３コンデンサー４１〜４７ショットキー電極

Claims

(57)【特許請求の範囲】

【請求項１】２つのトンネル接合が直列接続されたも
のの一端がグランドに接続され、コンデンサーの一端に
書き込み線が接続され、両者の他端が電気的に独立した
電極に接続された記憶部と、２つのトンネル接合を直列
接続しその接続部にコンデンサーが接続されたトランジ
スターが２つ直列に接続され、それぞれのトランジスタ
ーのコンデンサーが記憶部の前記電極、及び、タイミン
グ線に接続され、しかも２つのトランジスターの前記接
続部を出力とした読み出し部を有することを特徴とする
記憶回路。
【請求項２】記憶回路を形成する基板として、荷電キ
ャリアガスを有する半導体を用いる請求項１に記載の記
憶回路。
【請求項３】荷電キャリアガスを有する基板に対し、
メサエッチングを施して素子領域のみ前記荷電キャリア
ガスを残し、トランジスター及びコンデンサーとする部
分にショットキー金属を被着し、この金属の下に存在す
る荷電キャリアを空乏化させ、ショットキー金属に加え
る電圧により、トランジスターとする部分は空乏層の幅
を電子の波長程度とし、コンデンサーとする部分は空乏
層の幅を電子の波長程度より大きくすることを特徴とす
る請求項２に記載の記憶回路の製造方法。