CN113823636B - 一种铁电畴工程调制的二维同质结的存储单元及调控方法 - Google Patents
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Abstract
本发明公开了一种铁电畴工程调制的二维同质结的存储单元及调控方法，属于信息存储技术领域，由下至上依次设置衬底、过渡层、下电极、第一绝缘层、铁电层、二维材料层、第二绝缘层、第三绝缘层和上电极；还包括：源极、漏极和纳米导线；所述源极和所述漏极分别位于所述二维材料层的两侧；所述纳米导线嵌于所述第二绝缘层中。同时公开了其具体调控方法。本发明提供的铁电畴工程调制的二维同质结的存储单元能够提高存储密度，降低存储单元的能耗，还能够实现小型化，并应用于柔性铁电存储器件。
Description
技术领域
本发明涉及信息存储技术领域，更具体的说是涉及一种铁电畴工程调制 的二维同质结的存储单元及调控方法。
背景技术
铁电畴指的是铁电体中自发极化方向相同的区域。凡呈现自发极化，并 且自发极化的方向能随外电场方向改变的晶体介质，简称为铁电体。
传统的铁电存储器利用铁电材料的自发极化特性来进行数据存储，具有 抗辐射、耐疲劳、保持性好等优点，在航天器、飞机黑匣子、高铁等方面具 有重要的应用。但是，传统的铁电存储器在数据读取的过程中，器件单元的 体积较大且电路复杂，不利于器件的小型化、高密度存储，也限制了存储、 读取速度的提高。
现有技术中，一种新型的铁电场效应晶体管能够克服传统铁电存储器破 坏性读取、密度存储低、读写速率慢的缺陷。该新型铁电场效应晶体管利用 铁电材料中自发极化对晶体管中沟道层载流子的类型或者浓度的调控，以控 制晶体管中源漏电流的大小，从而实现数据的存储。在读取新型的铁电场效 应晶体管中的数据时，在源极、漏极间施加电压并不会影响到铁电材料中的极化状态，因此不会影响到晶体管中数据的存储，能够实现非破坏性的读取， 克服传统铁电存储器的缺陷，但是该器件还无法实现大规模应用，在实现高 密度存储方面仍具有一定的局限性。
因此，如何提供一种能够大规模推广，同时能够实现高密度存储的铁电 存储单元是本领域技术人员亟需解决的问题。
发明内容
有鉴于此，本发明提供了一种能够提高存储密度，降低能耗，还能够实 现小型化，并应用于柔性铁电存储器件的铁电畴工程调制的二维同质结的存 储单元及调控方法。
为了实现上述目的，本发明采用如下技术方案：
一种铁电畴工程调制的二维同质结的存储单元，由下至上依次设置的衬 底、过渡层、下电极、第一绝缘层、铁电层、二维材料层、第二绝缘层、第 三绝缘层和上电极；
还包括：源极、漏极和纳米导线；
所述源极和所述漏极分别位于所述二维材料层的两侧；
所述纳米导线嵌于所述第二绝缘层中。
优选的，所述过渡层与所述下电极为外延生长，且所述过渡层的厚度小 于所述下电极的厚度；
和/或，所述下电极与所述第一绝缘层为外延生长，且所述第一绝缘层的 厚度小于所述下电极的厚度；
和/或，若所述第一绝缘层和所述铁电层在相同测试条件下，则垂直所述 衬底方向的电流密度小于所述二维材料层垂直所述衬底方向和平行于所述衬 底方向的电流密度，且，所述二维材料层的厚度小于所述铁电层的厚度；
和/或，所述源极和漏极厚度均大于所述二维材料层厚度。
有益效果：本发明中的过渡层为SrTiO3，上电极为TiN，下电极为SrRuO3或La0.3Sr0.7MnO3。本发明中的过渡层与下电极为外延生长，通过控制过渡层 的厚度可以控制下电极的应变，提高下电极的电导性能。将过渡层的厚度控 制在下电极之下，可以控制过渡层的起伏，保障下电极的平整度，提高下电 极的质量。
其次，本发明中第一绝缘层为SrTiO3。下电极与第一绝缘层为外延生长， 通过控制下电极中的应变可以调控第一绝缘层中的应变，进而提高第一绝缘 层的绝缘性能。第一绝缘层的厚度控制在下电极厚度以下，可以减少第一绝 缘层中的应变随厚度的释放，同时降低因增加第一绝缘层而引起的薄膜表面起伏增加。
另外，本发明中的第一绝缘层可以减小铁电层的漏电，提高铁电层的极 化、畴结构的保持性。并且，本发明中的二维材料层为SnS2、WS2、SeS2、MoS2；二维材料层的厚度小于铁电层的厚度，可以提高铁电层对二维材料层 中载流子类型、浓度、分布的状态的调控能力。
此外，本发明在第一绝缘层和铁电层在相同测试条件下，垂直所述衬底 方向的电流密度小于二维材料层垂直，衬底方向和平行于衬底方向的电流密 度，进而，第一绝缘层可以减小铁电层的漏电，提高铁电层的极化、畴结构 的保持性。二维材料层的厚度小于铁电层的厚度，可以提高铁电层对二维材 料层中载流子类型、浓度、分布的状态的调控能力。
本发明中的源极与漏极均为Pt，所述纳米导线为碳纳米管；第二绝缘层 和第三绝缘层均为HfO2，第二绝缘层和第三绝缘层可以减小纳米导线与源极、 纳米导线与漏极之间的漏电，避免漏电对器件单元性能产生影响。
优选的，所述纳米导线直径小于所述源极和所述漏极间距的二分之一， 所述纳米导线的长度大于所述二维材料层；
和/或，所述第二绝缘层和所述第三绝缘层的厚度均小于所述第一绝缘层 的厚度。
优选的，所述第二绝缘层和所述第三绝缘层的可见光透过率均小于所述 第一绝缘层的可见光透过率。
有益效果：本发明对于纳米导线的直径限定便于通过控制在纳米导线上 施加的脉冲电压控制铁电层中的极化分布，实现对铁电层中畴结构的调控。 对纳米导线的长度限定可以使二维材料层下的铁电层中畴结构中的畴壁长度 大于二维材料层的宽度，易于在二维材料层中形成同质结。
同时，在对本发明中纳米导线的直径进行了限定的前提下，还限定第二 绝缘层和第三绝缘层的厚度小于第一绝缘层厚度，能够起到绝缘的作用，减 小纳米导线碳纳米管与源极和漏极之间的漏电，避免漏电对器件单元性能的 影响，同时避免材料的浪费，且能够保证器件单元表面的平整程度，也能降 低纳米导线在铁电层上施加电压脉冲时的能耗。
此外，第二绝缘层和第三绝缘层较小的可见光透过率可以减小可见光对 源极和漏极之间的读取电流大小的影响。
优选的，所述铁电畴工程调制的二维同质结的存储单元每层材料厚度为：
过渡层：0.4nm～150nm；
下电极：3.2nm～300nm；
第一绝缘层：0.4nm～100nm；
铁电层：0.4nm～200nm；
二维材料层厚度：0.4nm～15nm；
源极、漏极间距：1.6nm～180nm；
纳米导线直径：0.3nm～90nm；
第二绝缘层：0.4nm～100nm；
第三绝缘层：0.4nm～100nm；
上电极：0.2nm～100nm。
优选的，所述铁电层为钛酸钡、钛酸铅、钛酸锆铅、铁酸铋、钛酸铋钠、 铁酸镥、氧化铪、掺杂氧化铪、CuInP2S6或In2Se3中的一种。
有益效果：本发明中的铁电层材料与第一绝缘层可以通过外延生长或范 德华力结合的方式，降低铁电层中的原子缺陷或铁电层表面的缺陷，避免铁 电层中的原子缺陷或铁电层表面的缺陷影响电畴结构的稳定性，同时易于实 现纳米导线对铁电层中电畴结构的调控。
一种铁电畴工程调制的二维同质结的存储单元的调控方法，包括以下步 骤：
(1)确定铁电层的畴结构变化；
(2)确定二维材料层中载流子类型、浓度、分布的状态；
(3)确定二维材料层中同质结的结构状态；
(4)确定源极和漏极之间电流的大小；
(5)根据所述铁电层的畴结构变化和所述二维材料层中载流子类型、浓 度、分布的状态，确定所述二维材料层中同质结的结构状态，进而确定所述 源极和所述漏极之间所述二维材料层的势垒的分布情况；
(6)根据所述势垒的高度和所述势垒的宽度，确定逻辑态。
优选的，步骤(1)中所述确定铁电层的畴结构变化情况具体包括以下步 骤：
(11)在所述下电极和所述上电极之间施加电压；
根据所述下电极和所述上电极之间施加电压的电场强度方向，确定所述 铁电层中形成的单畴的极化方向；
(12)在所述下电极和所述纳米导线之间施加电压；
根据所述下电极和所述纳米导线之间的电场持续的时间、强度、方向， 确定所述铁电层中形成的畴结构的变化情况。
优选的，步骤(2)中所述确定二维材料层中载流子类型、浓度、分布的 状态具体包括以下步骤：
根据所述二维材料层n、p型特征，以及所述铁电层中形成的畴结构的变 化情况，确定二维材料层中载流子类型、浓度、分布的状态。
优选的，步骤(3)中所述确定二维材料层中同质结的结构状态具体包括 以下步骤：
根据所述二维材料层n、p型特征，以及二维材料层中载流子类型、浓度、 分布的状态，确定二维材料层中同质结的结构状态，进而确定所述源极和所 述漏极之间所述二维材料层的势垒的分布情况。
优选的，步骤(4)中所述确定源极和漏极之间电流的大小，识别存储的 逻辑态具体包括以下步骤：
在所述源极和所述漏极之间施加定电压；
根据所述定电压，确定所述源极和所述漏极之间的电流，通过电流的大 小识别存储的逻辑态。
有益效果：在下电极和上电极之间施加电场方向向下的电压；铁电层中 形成极化方向向下的单畴；二维材料层中的载流子屏蔽铁电层上界面的负电 荷时，二维材料层内部呈现n型半导体的特性。
在下电极和上电极之间施加电场方向向上的电压，铁电层中形成极化方 向向上的单畴；二维材料层中的载流子屏蔽铁电层上界面的正电荷时，二维 材料层内部呈现p型半导体的特性。
当二维材料层呈现出n型半导体的特性的状态时，在纳米导线碳纳米管 和下电极之间施加电场方向向上的脉冲电压，那么在铁电层极化向下的畴中 将产生一个极化方向向上的畴。此时，极化向上区域处二维材料层内部呈现p 型半导体的特性，而极化向下的区域处呈现出n型半导体的特性，二维材料 层就形成了一个n-p-n结。
当二维材料层呈现出p型半导体的特性的状态时，在纳米导线碳纳米管 和下电极之间施加电场方向向下的脉冲电压，那么在铁电层极化向上的畴中 将产生一个极化方向向下的畴。此时，极化向上区域处二维材料层内部呈现p 型半导体的特性，而极化向下的区域处呈现出n型半导体的特性，二维材料层就形成了一个p-n-p结。
当二维材料层呈现出n-p-n的状态时，在纳米导线碳纳米管和下电极之间 施加一个时间更短的电场方向向下的脉冲电压，那么在铁电层极化向上的畴 中将产生一个极化方向向下的畴。此时，极化向上区域处二维材料层内部呈 现p型半导体的特性，而极化向下的区域处呈现出n型半导体的特性，二维 材料层就形成了一个n-p-n-p-n结。
当二维材料层呈现出p-n-p结的状态时，在纳米导线碳纳米管和下电极之 间施加一个时间更短的电场方向向上的脉冲电压，那么在铁电层极化向上的 畴中将产生一个极化方向向上的畴。此时，极化向上区域处二维材料层内部 呈现p型半导体的特性，而极化向下的区域处呈现出n型半导体的特性，二 维材料层就形成了一个p-n-p-n-p结。
当二维材料层呈现出n态、p态、n-p-n结、p-n-p结、n-p-n-p-n结、p-n-p-n-p 结时，二维材料层将具有不同的电导特性，在源极Pt和漏极Pt之间施加读取 电压，可以读取到不同的电流状态，那么整个存储单元可以存储3个及以上 的逻辑存储状态。
一种铁电畴工程调制的二维同质结的存储单元的制备方法，其特征在于， 包括以下步骤：
a)利用原子层沉积法在衬底上制备过渡层；
b)利用原子层沉积法在过渡层制备下电极；
c)利用原子层沉积法在下电极上制备第一绝缘层；
d)利用原子层沉积法在第一绝缘层制备铁电层；
e)利用化学气相沉积法在铁电层制备二维材料层；
f)利用磁控溅射法在二维材料层制备源极、漏极，并掩膜、刻蚀；
g)利用原子层沉积法在源极、漏极上制备第二绝缘层，并刻蚀沟槽；
h)利用碳纳米管转移平台将碳纳米管转移至刻蚀沟槽处；
i)利用原子层沉积法在纳米导线碳纳米管制备第三绝缘层。
经由上述的技术方案可知，与现有技术相比，本发明公开提供了一种铁 电存储器及其调控方法，以新型的铁电存储机理和结构，在同一个铁电存储 器单元中可以实现3个及以上的逻辑存储状态，克服破坏性读取的缺陷，提 高的存储密度，降低铁电存储器的能耗，还能够应用于柔性铁电存储器件。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实 施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面 描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不 付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
图1为本发明实施例中提供的铁电畴工程调制的二维同质结的存储单元 的结构图；
图2为本发明实施例中提供的铁电畴工程调制的二维同质结的存储单元 施加电压，铁电层极化向下，二维材料层呈现n型的原理简图；
图3为本发明实施例中提供的铁电畴工程调制的二维同质结的存储单元 施加电压，铁电层极化向上，二维材料层呈现p型的原理简图；
图4为本发明实施例中提供的铁电畴工程调制的二维同质结的存储单元 施加脉冲电压，铁电层呈现多畴状态，二维材料层呈现n-p-n型同质结的原理 简图；
图5为本发明实施例中提供的铁电畴工程调制的二维同质结的存储单元 施加脉冲电压，铁电层呈现多畴状态，二维材料层呈现p-n-p型同质结的原理 简图；
图6为本发明实施例中提供的铁电畴工程调制的二维同质结的存储单元 施加脉冲电压，铁电层呈现多畴状态，二维材料层呈现n-p-n-p-n型同质结的 原理简图；
图7为本发明实施例中提供的铁电畴工程调制的二维同质结的存储单元 施加脉冲电压，铁电层呈现多畴状态，二维材料层呈现p-n-p-n-p型同质结的 原理简图。
其中，图中所示标记为：1-衬底，2-过渡层，3-下电极，4-第一绝缘层， 5-铁电层，6-二维材料层，7-源极，8-漏极，9-第二绝缘层，10-纳米导线，11- 第三绝缘层，12-上电极，黑色箭头所示为极化方向。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行 清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而 不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做 出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
实施例1
一种铁电畴工程调制的二维同质结的存储单元，如图1所示，包括：衬 底1、过渡层2、下电极3、第一绝缘层4、铁电层5、二维材料层6、源极7、 漏极8、第二绝缘层9、纳米导线10、第三绝缘层11和上电极12，能够存储 的逻辑态至少为3个。
其中，衬底1为Si、过渡层2为2nm厚的SrTiO3、下电极3为30nm厚 的SrRuO3、第一绝缘层4为25nm厚的SrTiO3、铁电层5为100nm厚的BaTiO3、 二维材料层6为5nm厚的MoS2、源极7为Pt、漏极8为Pt、源极7和漏极8 间的间距为100nm、第二绝缘层9为10nm厚的HfO2、纳米导线10为直径是 5nm的碳纳米管、第三绝缘层11为10nm厚的HfO2和上电极12为10nm厚 的TiN。
进一步的，衬底、过渡层、下电极、第一绝缘层和铁电层由下到上依次 层叠；
二维材料层的一侧包括源极，另一侧包括漏极，且源极、二维材料层和 漏极铺设于铁电层上方；
源极、二维材料层和漏极上方依次铺设第二绝缘层、第三绝缘层和上电 极；
纳米导线位于漏极和源极之间，且嵌于第二绝缘层中。
其中，
过渡层2与下电极3为外延生长，且过渡层2的厚度小于下电极3的厚 度。
下电极3与第一绝缘层4为外延生长，第一绝缘层4的厚度小于下电极3 的厚度。
纳米导线10的宽度或者直径小于源极7和漏极8间距的二分之一，纳米 导线10的长度大于二维材料层6的宽度。第二绝缘层9和第三绝缘层12的 厚度在小于第一绝缘层4的厚度。
第二绝缘层9和第三绝缘层12的可见光透过率均小于第一绝缘层4的可 见光透过率，为降低第二绝缘层9和第三绝缘层12的可见光透过率，可以对 第二绝缘层9和第三绝缘层12进行La、Si等元素的掺杂。
工作原理：
如图2所示，在下电极3和上电极12之间施加电场方向向下的电压，见 图2(a)；铁电层5中形成极化方向向下的单畴，见图2(b)；二维材料层6中的 载流子屏蔽铁电层5上界面的负电荷时，二维材料层6内部呈现n型半导体 的特性，见图2(c)。
如图3所示，在下电极3和上电极12之间施加电场方向向上的电压，见 图3(a)；铁电层5中形成极化方向向上的单畴，见图3(b)；二维材料层6中的 载流子屏蔽铁电层5上界面的正电荷时，二维材料层6内部呈现p型半导体 的特性，见图3(c)。
当二维材料层6分别呈现出图2(c)和图3(c)的状态时，二维材料层6分别 具有不同的电导特性，测试施加读取电压在源极7和漏极6之间，可以读取到两个不同的电流状态。
如图4所示，当二维材料层6呈现出图2(c)的状态时，在纳米导线10和 下电极3之间施加一个时间较短的电场方向向上的脉冲电压，那么在铁电层5 极化向下的畴中将产生一个极化方向向上的畴，见图4(a)。此时，极化向上区 域处二维材料层6内部呈现p型半导体的特性，而极化向下的区域处呈现出n 型半导体的特性，二维材料层6就形成了一个n-p-n结，见图4(b)。
如图5所示，当二维材料层6呈现出图3(c)的状态时，在纳米导线10和 下电极3之间施加一个时间较短的电场方向向下的脉冲电压，那么在铁电层5 极化向上的畴中将产生一个极化方向向下的畴，见图5(a)。此时，极化向上区 域处二维材料层6内部呈现p型半导体的特性，而极化向下的区域处呈现出n 型半导体的特性，二维材料层6就形成了一个p-n-p结，见图5(b)。
当二维材料层6分别呈现出图4(b)和图5(b)的状态时，二维材料层6分别 具有不同的电导特性，施加读取电压在源极7和漏极6之间，可以读取到两个不同的电流状态。
如图6所示，当二维材料层6呈现出图4(b)的状态时，在纳米导线10和 下电极3之间施加一个时间更短的电场方向向下的脉冲电压，那么在铁电层5 极化向上的畴中将产生一个极化方向向下的畴，见图6(a)。此时，极化向上区 域处二维材料层6内部呈现p型半导体的特性，而极化向下的区域处呈现出n 型半导体的特性，二维材料层6就形成了一个n-p-n-p-n结，见图6(b)。
如图7所示，当二维材料层6呈现出图5(b)的状态时，在纳米导线10和 下电极3之间施加一个时间更短的电场方向向上的脉冲电压，那么在铁电层5 极化向上的畴中将产生一个极化方向向上的畴，见图7(a)。此时，极化向上区 域处二维材料层6内部呈现p型半导体的特性，而极化向下的区域处呈现出n 型半导体的特性，二维材料层6就形成了一个p-n-p-n-p结，见图7(b)。
当二维材料层6呈现出n态、p态、n-p-n结、p-n-p结、n-p-n-p-n结、p-n-p-n-p 结时，二维材料层6将具有不同的电导特性，在源极7和漏极6之间施加读 取电压，可以读取到不同的电流状态，那么整个存储单元可以存储3个及以上的逻辑存储状态。
一种铁电畴工程调制的二维同质结的存储单元的制备方法，其实现的主 要流程包括以下步骤：
a)使用原子层沉积法在Si衬底1上制备过渡层2SrTiO3。
b)使用原子层沉积法在过渡层2SrTiO3制备下电极3SrRuO3。
c)使用原子层沉积法在下电极3SrRuO3上制备第一绝缘层4SrTiO3。
d)使用原子层沉积法在第一绝缘层4SrTiO3制备铁电层5BaTiO3。
e)使用化学气相沉积法在铁电层5BaTiO3制备二维材料层6MoS2。
f)使用磁控溅射法在二维材料层6MoS2制备源极7Pt、漏极8Pt，并掩 膜、刻蚀。
g)使用原子层沉积法在MoS2、源极7Pt、漏极8Pt上制备第二绝缘层9 HfO2，并刻蚀沟槽。
h)使用碳纳米管转移平台将碳纳米管转移至刻蚀沟槽处。
i)使用原子层沉积法在纳米导线10碳纳米管制备第三绝缘层11HfO2。
一种铁电畴工程调制的二维同质结的存储单元的调控方法，如图4所示， 包括以下步骤：
(1)确定铁电层的畴结构变化情况，具体包括：
在下电极和上电极之间施加电压；
根据下电极和上电极之间施加电压的电场强度方向，确定铁电层中形成 的单畴的极化方向；
在下电极和纳米导线之间施加脉冲电压；
根据下电极和纳米导线之间的电场持续的时间、强度、方向，确定铁电 层中形成的畴结构的变化情况；
(2)确定二维材料层中载流子类型、浓度、分布的状态，具体包括：
根据二维材料层n、p型特征，以及铁电层中形成的畴结构的变化情况， 确定二维材料层中载流子类型、浓度、分布的状态；
(3)确定二维材料层中同质结的结构状态，具体包括：
根据二维材料层n、p型特征，以及二维材料层中载流子类型、浓度、分 布的状态，确定二维材料层中同质结的结构状态；
(4)确定源极和漏极之间电流的大小，识别存储的逻辑态，具体包括：
在源极和漏极之间施加定电压；
根据定电压，确定源极和漏极之间的电流，通过电流的大小识别存储的 逻辑态。
铁电层的电畴结构在成为单畴时，有极化向上和极化向下两个方向，通 过在纳米导线和下电极之间施加脉冲电压，可以改变铁电层中的电畴结构， 控制脉冲电压作用的时间可以调控铁电层中电畴的尺寸，铁电层与二维材料 层之间接触，由于二维材料层对铁电层极化的屏蔽作用，使得二维材料层中 的电子、空穴等出现非均匀的分布，促进了二维材料层中n态、p态、n-p-n 结、p-n-p结、n-p-n-p-n结、p-n-p-n-p结等状态的形成，二维材料层与源极、漏极之间相互接触，在源极和漏极处施加读取电压时，电子需要跨越不同的 结构势垒，使整个存储单元呈现出不同的电导特性，进而可以用于表示不同 的逻辑状态。
实施例2
一种铁电畴工程调制的二维同质结的存储单元，与实施例1不同的是：
衬底1为SiO2。
衬底采用稳定的SiO2衬底可以避免在过渡层2SrTiO3制备过程中Si衬底 氧化形成不可控SiO2界面对过渡层2SrTiO3质量的影响。
实施例3
一种铁电畴工程调制的二维同质结的存储单元，与实施例1不同的是：
下电极3为35nm厚的La0.3Sr0.7MnO3。
采用35nm厚的La0.3Sr0.7MnO3为下电极，可以调控第一绝缘层和铁电层 的应变状态，进而调控铁电层中的畴结构调控所用电压值的大小。
实施例4
一种铁电畴工程调制的二维同质结的存储单元，与实施例1不同的是：
铁电层5为100nm厚的PbTiO3。
采用100nm厚的PbTiO3为铁电层，可以降低铁电层中的畴结构调控所用 的电压值。
实施例5
一种铁电畴工程调制的二维同质结的存储单元，与实施例1不同的是：
铁电层5为100nm厚的PbTiO3、二维材料层6为3nm厚的SeS2。
采用100nm厚的PbTiO3为铁电层，3nm厚的SeS2为二维材料层，可以 降低铁电层中的畴结构调控所用的电压值，提高电畴结构对二维材料层中载 流子的调控能力，使获得的逻辑状态更加稳定。
实施例6
一种铁电畴工程调制的二维同质结的存储单元，与实施例1不同的是：
铁电层5为100nm厚的PbTiO3、二维材料层6为10nm厚的WS2。
采用100nm厚的PbTiO3为铁电层，10nm厚的WS2为二维材料层，可以 降低铁电层中的畴结构调控所用的电压值，提高电畴结构对二维材料层中载 流子的调控能力，降低可见光对单元性能的影响，使获得的逻辑状态更加稳 定，也能够降低源漏极之间的读取电压。
实施例7
一种铁电畴工程调制的二维同质结的存储单元，与实施例1不同的是：
铁电层5为80nm厚的PbZr0.2Ti0.8O3、二维材料层6为20nm厚的SnS2。
采用80nm厚的PbZr0.2Ti0.8O3为铁电层，20nm厚的SnS2为二维材料层， 可以提高铁电层中的铁电极化的值，进而提高电畴结构对二维材料层中载流 子的调控能力，使获得的逻辑状态更加稳定，也能够降低源漏极之间的读取 电压。
实施例8
一种铁电畴工程调制的二维同质结的存储单元，与实施例1不同的是：
下电极3为30nm厚的La0.3Sr0.7MnO3、铁电层5为20nm厚的Hf0.5Zr0.5O2、 二维材料层6为5nm厚的SnS2。
采用30nm厚的La0.3Sr0.7MnO3为下电极，20nm厚的Hf0.5Zr0.5O2为铁电 层，5nm厚的SnS2为二维材料层，可以提高器件单元制备与现有微电子工艺 的兼容性，也能够降低源漏极之间的读取电压。
实施例9
一种铁电畴工程调制的二维同质结的存储单元，与实施例1不同的是：
铁电层5为80nm厚的铁酸铋。
采用80nm厚的铁酸铋为铁电层可以提高铁电层中的铁电极化的值，进 而提高电畴结构对二维材料层中载流子的调控能力，使获得的逻辑状态更加 稳定。
实施例10
一种铁电畴工程调制的二维同质结的存储单元，与实施例1不同的是：
铁电层5为120nm厚的钛酸铋钠。
采用120nm厚的钛酸铋钠为铁电层可以提高铁电层中的铁电极化的保持 性能，进而提高电畴结构对二维材料层中载流子调控能力的保持性能，使获 得的逻辑状态更加稳定，也可以提高器件单元制备与现有微电子工艺的兼容 性。
实施例11
一种铁电畴工程调制的二维同质结的存储单元，与实施例1不同的是：
铁电层5为60nm厚的铁酸镥。
采用60nm厚的铁酸镥为铁电层可以提高器件单元制备与现有微电子工 艺的兼容性，避免铁电层制备对微电子制备工艺线的元素污染，有益于实现 大规模应用。
实施例12
一种铁电畴工程调制的二维同质结的存储单元，与实施例1不同的是：
铁电层5为10nm厚的CuInP2S6。
采用10nm厚的CuInP2S6为铁电层可以提高器件单元制备与现有微电子 工艺的兼容性，避免工艺线的元素污染，有益于实现大规模应用，同时使得 存储单元的整体厚度更薄，尺寸更小。
实施例13
一种铁电畴工程调制的二维同质结的存储单元，与实施例1不同的是：
铁电层5为4nm厚的In2Se3。
采用4nm厚的In2Se3为铁电层可以提高器件单元制备与现有微电子工艺 的兼容性，避免工艺线的元素污染，有益于实现大规模应用，同时使得存储 单元的整体厚度更薄，尺寸更小。
实施例14
一种铁电畴工程调制的二维同质结的存储单元，与实施例1不同的是：
衬底1为SiO2、铁电层5为PbTiO3、二维材料层6为WS2。
衬底采用稳定的SiO2衬底可以避免在过渡层SrTiO3制备过程中Si衬底氧 化形成不可控SiO2界面对过渡层SrTiO3质量的影响，采用PbTiO3为铁电层， 可以降低铁电层中的畴结构调控所用的电压值，提高电畴结构对二维材料层 中载流子的调控能力，降低可见光对单元性能的影响，使获得的逻辑状态更 加稳定，WS2为二维材料层也能够降低源漏极之间的读取电压。
本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都 是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。 对于实施例公开的装置而言，由于其与实施例公开的方法相对应，所以描述 的比较简单，相关之处参见方法部分说明即可。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用 本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易 见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下， 在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例， 而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。
Claims (3)
1.一种铁电畴工程调制的二维同质结的存储单元，其特征在于，包括：由下至上依次设置衬底、过渡层、下电极、第一绝缘层、铁电层、二维材料层、第二绝缘层、第三绝缘层和上电极；还包括：源极、漏极和纳米导线；
所述源极和所述漏极分别位于所述二维材料层的两侧；所述纳米导线嵌于所述第二绝缘层中；所述过渡层与所述下电极为外延生长，且所述过渡层的厚度小于所述下电极的厚度；所述下电极与所述第一绝缘层为外延生长，且所述第一绝缘层的厚度小于所述下电极的厚度；若所述第一绝缘层和所述铁电层在相同测试条件下，则垂直所述衬底方向的电流密度小于所述二维材料层垂直所述衬底方向和平行于所述衬底方向的电流密度，且所述二维材料层的厚度小于所述铁电层的厚度；所述铁电层为钛酸钡、钛酸铅、钛酸锆铅、铁酸铋、钛酸铋钠、铁酸镥、氧化铪、掺杂氧化铪、CuInP2S6或In2Se3中任意一种；
所述铁电畴工程调制的二维同质结的存储单元的调控方法为：
(1)确定铁电层的畴结构变化；具体包括以下步骤：
(11)在所述下电极和所述上电极之间施加电压；根据所述下电极和所述上电极之间施加电压的电场强度方向，确定所述铁电层中形成的单畴的极化方向；
(12)在所述下电极和所述纳米导线之间施加电压；根据所述下电极和所述纳米导线之间的电场持续的时间、强度、方向，确定所述铁电层中形成的畴结构的变化情况；
(2)确定二维材料层中载流子类型、浓度、分布的状态；具体包括以下步骤：根据所述二维材料层n、p型特征，以及所述铁电层中形成的畴结构的变化情况，确定二维材料层中载流子类型、浓度、分布的状态；
(3)确定二维材料层中同质结的结构状态；具体包括以下步骤：根据所述二维材料层n、p型特征，以及二维材料层中载流子类型、浓度、分布的状态，确定二维材料层中同质结的结构状态，进而确定所述源极和所述漏极之间所述二维材料层的势垒的分布情况；
(4)确定源极和漏极之间电流的大小；具体包括以下步骤：在所述源极和所述漏极之间施加定电压；根据所述定电压，确定所述源极和所述漏极之间的电流，通过电流的大小识别存储的逻辑态；
(5)根据所述铁电层的畴结构变化和所述二维材料层中载流子类型、浓度、分布的状态，确定所述二维材料层中同质结的结构状态，进而确定所述源极和所述漏极之间所述二维材料层的势垒的分布情况；
(6)根据所述势垒的高度和所述势垒的宽度，确定逻辑态。
2.根据权利要求1所述的一种铁电畴工程调制的二维同质结的存储单元，其特征在于，所述纳米导线直径小于所述源极和所述漏极间距的二分之一，所述纳米导线的长度大于所述二维材料层；
和/或，所述第二绝缘层和所述第三绝缘层的厚度均小于所述第一绝缘层的厚度；
和/或，所述源极和漏极厚度均大于所述二维材料层厚度。
3.根据权利要求1所述的一种铁电畴工程调制的二维同质结的存储单元，其特征在于，所述第二绝缘层和所述第三绝缘层的可见光透过率均小于所述第一绝缘层的可见光透过率。
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