JP3600072B2 - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP3600072B2 JP3600072B2 JP19949699A JP19949699A JP3600072B2 JP 3600072 B2 JP3600072 B2 JP 3600072B2 JP 19949699 A JP19949699 A JP 19949699A JP 19949699 A JP19949699 A JP 19949699A JP 3600072 B2 JP3600072 B2 JP 3600072B2
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- region
- electrode
- low
- resistance
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Junction Field-Effect Transistors (AREA)
- Waveguide Switches, Polarizers, And Phase Shifters (AREA)
- Electronic Switches (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、マルチゲート型の電界効果型トランジスタ（ＦＥＴ）からなるスイッチ回路装置を構成するのに適した半導体装置に関する。
【０００２】
【従来の技術】
例えば、マイクロ波通信システムの送受信装置には、高速なスイッチング動作が可能なＧａＡｓ系のスイッチ回路装置が用いられる。図１２はＭＥＳＦＥＴ（金属−半導体電界効果トランジスタ；以下、ＦＥＴと略記する）からなるスイッチ回路を用いた送受信装置の一例を示す図である。
【０００３】
図１４において、１００は送受信アンテナ、１１０は送信回路、１２０は受信回路である。送受信アンテナ１００と送信回路１１０とはＦＥＴからなるスイッチ回路１３０を介して接続され、送受信アンテナ１００と受信回路１２０とはＦＥＴからなるスイッチ回路１４０を介して接続されている。スイッチ回路１３０、１４０を構成するＦＥＴのゲート電極Ｇ１、Ｇ２には夫々、制御電圧Ｖ１、Ｖ２が印加される。
【０００４】
このような送受信装置では、例えば、制御電圧Ｖ１が０Ｖになり、制御電圧Ｖ２が−１０Ｖになると、スイッチ回路１３０がオンし、スイッチ回路１４０がオフする。それにより、送信回路１１０からの送信信号がアンテナ１００より送信される。一方、制御電圧Ｖ１が−１０Ｖになり、制御電圧Ｖ２が０Ｖになると、スイッチ回路１３０がオフし、スイッチ回路１４０がオンする。それにより、アンテナ１００で受信された受信信号は受信回路１２０に伝送される。
【０００５】
マイクロ波通信における通信機器の小型化及び高性能化を図るためには、低電圧動作が可能で且つ高出力伝送が可能なスイッチ回路装置が必要となる。上述の送受信装置においては、スイッチ回路１３０、１４０は、図１３に示すように複数のＦＥＴ１３１、１３２、１３３、１３４、ＦＥＴ１４１、１４２、１４３、１４４を直列に接続することにより構成されており、これにより大きな電力を低い制御電圧Ｖ１、Ｖ２でオン、オフすることが出来る。即ち、低電圧動作で且つ高出力伝送が可能となる。尚、図１５において、ＲＨは各ＦＥＴ間の段間電位を一定に保つための段間抵抗である。
【０００６】
しかしながら、上述のようにスイッチ回路を構成するＦＥＴの段数を増加させると、ＦＥＴの占める面積が大きくなり、スイッチ回路装置のサイズが大きくなるという欠点がある。
【０００７】
上述の欠点を解消するものとして、特開平９−２３８０５９号公報には、ドレイン電極・ソース電極間（一組のオーミック電極間）に複数のゲート電極を有するマルチゲート型のＦＥＴを用いたスイッチ回路装置が提案されている。
【０００８】
しかしながら、上記公報に示されているスイッチ回路装置では、チップサイズは小さくすることが出来るが、各ゲート電極間の段間電位を一定にすることは出来ず、各ゲート電極間の段間電位が不安定になるため、オフ時において、ドレイン電極・ソース電極間を完全なオフ状態にすることが出来ないという問題が起こる。
【０００９】
【発明が解決しようとする課題】
本発明は、上記従来例の欠点に鑑み為されたものであり、小さなサイズで大きな電力をオンオフ制御することが出来、しかも各ゲート電極間の電位を安定にし、スイッチオフ時においてオーミック電極間の信号漏れを抑えたマルチゲート型のＦＥＴを用いたスイッチ回路装置を構成するのに適した半導体装置を提供することを目的とするものである。
【００１１】
【課題を解決するための手段】
本発明の第１のスイッチ回路装置は、第１オーミック電極と第２オーミック電極との間に第１ゲート電極と第２ゲート電極とを有するマルチゲート型の電界効果型トランジスタからなるスイッチ回路装置において、前記第１ゲート電極と前記第２ゲート電極との間に低抵抗の一端が接続され、該低抵抗の他端と前記第１、第２オーミック電極の少なくとも一方との間に前記低抵抗よりも抵抗値が大きい高抵抗が接続されていることを特徴とする。
【００１２】
このような第１のスイッチ回路では、第１ゲート電極と第２ゲート電極との間の段間電位が、前記高抵抗により第１、第２オーミック電極の少なくとも一方の電位と等しくなり、安定する。
【００１３】
本発明の第２のスイッチ回路装置は、第１オーミック電極と第２オーミック電極との間に第１ゲート電極と第２ゲート電極とを有するマルチゲート型の電界効果型トランジスタからなるスイッチ回路装置において、前記第１ゲート電極と前記第２ゲート電極との間に低抵抗の一端が接続され、該低抵抗の他端と前記第１オーミック電極との間に前記低抵抗よりも抵抗値が大きい第１高抵抗が接続され、前記低抵抗の他端と前記第２オーミック電極との間に前記低抵抗よりも抵抗値が大きい第２高抵抗が接続されていることを特徴とする。
【００１４】
このような第２のスイッチ回路装置では、第１ゲート電極と第２ゲート電極との間の段間電位が、前記第１、第２高抵抗により第１オーミック電極の電位及び第２オーミック電極の電位と等しくなり、安定する。
【００１５】
また、本発明の第３のスイッチ回路装置は、第１オーミック電極と第２オーミック電極との間に第１ゲート電極と第２ゲート電極と第３ゲート電極とを有するマルチゲート型の電界効果型トランジスタからなるスイッチ回路装置において、前記第１ゲート電極と前記第２ゲート電極との間に第１低抵抗の一端が接続され、前記第２ゲート電極と前記第３ゲート電極との間に第２低抵抗の一端が接続され、前記第１低抵抗の他端と前記第２低抵抗の他端との間に前記第１、第２低抵抗よりも抵抗値が大きい高抵抗が接続されていることを特徴とする。
【００１６】
このような第３のスイッチ回路装置では、第１ゲート電極と第２ゲート電極との間の段間電位と、第２ゲート電極と第３ゲート電極との間の段間電位とが、前記高抵抗により等しくなり、両段間電位が安定する。
【００１７】
また、本発明の第４のスイッチ回路装置では、第１オーミック電極と第２オーミック電極との間に第１ゲート電極と第２ゲート電極と第３ゲート電極とを有するマルチゲート型の電界効果型トランジスタからなるスイッチ回路装置において、前記第１ゲート電極と前記第２ゲート電極との間に第１低抵抗の一端が接続され、前記第２ゲート電極と前記第３ゲート電極との間に第２低抵抗の一端が接続され、前記第１低抵抗の他端と前記第１オーミック電極との間に前記第１、第２低抵抗よりも抵抗値が大きい第１高抵抗が接続され、前記第２低抵抗の他端と前記第２オーミック電極との間に前記第１、第２低抵抗よりも抵抗値が大きい第２高抵抗が接続されていることを特徴とする。
【００１８】
このような第４のスイッチ回路装置では、第１ゲート電極と第２ゲート電極との間の段間電位が、前記第１高抵抗により第１オーミック電極の電位に等しくなり、第２ゲート電極と第３ゲート電極との間の段間電位が、前記第２高抵抗により第２オーミック電極の電位に等しくなり、両段間電位が安定する。
【００１９】
また、本発明の第５のスイッチ回路装置は、第１オーミック電極と第２オーミック電極との間に第１ゲート電極と第２ゲート電極と第３ゲート電極とを有するマルチゲート型の電界効果型トランジスタからなるスイッチ回路装置において、前記第１ゲート電極と前記第２ゲート電極との間に第１低抵抗の一端が接続され、前記第２ゲート電極と前記第３ゲート電極との間に第２低抵抗の一端が接続され、前記第１低抵抗の他端と前記第１オーミック電極との間に前記第１、第２低抵抗よりも抵抗値が大きい第１高抵抗が接続され、前記第２低抵抗の他端と前記第２オーミック電極との間に前記第１、第２低抵抗よりも抵抗値が大きい第２高抵抗が接続され、前記第１低抵抗の他端と前記第２低抵抗の他端との間に前記第１、第２低抵抗よりも抵抗値が大きい第３高抵抗が接続されていることを特徴とする。
【００２０】
このような第５のスイッチ回路装置では、第１ゲート電極と第２ゲート電極との間の段間電位と、第２ゲート電極と第３ゲート電極との間の段間電位とが、前記第１、第２、第３高抵抗により第１オーミック電極の電位と第２オーミック電極の電位とに等しくなり、両段間電位が安定する。
【００２１】
更に、本発明の第１、第２、第３、第４又は第５のスイッチ回路装置では、前記第１、第２、第３高抵抗のうちの何れかにバイアス電圧印加用の端子が接続されていることを特徴とする。
【００２２】
この場合、前記バイアス電圧印加用の端子より、ゲート電極間に所望のバイアス電圧を印加することが出来る。
【００２３】
また、本発明のスイッチ回路装置は、上述の第１、第２、第３、第４又は第５のスイッチ回路装置が複数個並列接続されていることを特徴とする。
【００２４】
この場合、スイッチ回路装置によりオンオフ制御出来る電流量を増加させることが出来る。
【００２５】
また、本発明の第１の半導体装置は、半導体基板上に第１オーミック電極と第２オーミック電極とが形成され、前記半導体基板中には、前記第１オーミック電極の下方に第１イオン注入領域が形成され、前記第２オーミック電極の下方に第２イオン注入領域が形成され、前記第１、第２イオン注入領域の間に動作層が形成され、前記半導体基板上には、前記動作層上の部分に第１ゲート電極と第２ゲート電極とが形成された半導体装置において、前記半導体基板中には、前記第１ゲート電極と前記第２ゲート電極との間の部分に低抵抗領域が形成され、前記動作層の側方の部分に前記低抵抗領域と前記第１、第２イオン注入領域との少なくとも一方とを結ぶ高抵抗領域が形成されていることを特徴とする。
【００２６】
このような第１の半導体装置では、上述の第１のスイッチ回路装置を構成することが出来る。
【００２７】
また、本発明の第２の半導体装置では、半導体基板上に第１オーミック電極と第２オーミック電極とが形成され、前記半導体基板中には、前記第１オーミック電極の下方に第１イオン注入領域が形成され、前記第２オーミック電極の下方に第２イオン注入領域が形成され、前記第１、第２イオン注入領域の間に動作層が形成され、前記半導体基板上には、前記動作層上の部分に第１ゲート電極と第２ゲート電極とが形成された半導体装置において、前記半導体基板中には、前記第１ゲート電極と前記第２ゲート電極との間の部分に低抵抗領域が形成され、前記動作層の側方の部分に前記低抵抗領域と前記第１イオン注入領域とを結ぶ第１高抵抗領域と、前記低抵抗領域と前記第２イオン注入領域とを結ぶ第２高抵抗領域とが形成されていることを特徴とする。
【００２８】
このような第２の半導体装置では、上述の第２のスイッチ回路装置を構成することが出来る。
【００２９】
また、本発明の第３の半導体装置では、半導体基板上に第１オーミック電極と第２オーミック電極とが形成され、前記半導体基板中には、前記第１オーミック電極の下方に第１イオン注入領域が形成され、前記第２オーミック電極の下方に第２イオン注入領域が形成され、前記第１、第２イオン注入領域の間に動作層が形成され、前記半導体基板上には、前記動作層上の部分に第１ゲート電極と第２ゲート電極と第３ゲート電極とが形成された半導体装置において、前記半導体基板中には、前記第１ゲート電極と前記第２ゲート電極との間の部分に第１低抵抗領域が形成され、前記第２ゲート電極と前記第３ゲート電極との間の部分に第２低抵抗領域が形成され、前記動作層の側方の部分に前記第１低抵抗領域と前記第２低抵抗領域とを結ぶ高抵抗領域が形成されていることを特徴とする。
【００３０】
このような第３の半導体装置では、上述した第３のスイッチ回路装置を構成することが出来る。
【００３１】
また、本発明の第４の半導体装置は、半導体基板上に第１オーミック電極と第２オーミック電極とが形成され、前記半導体基板中には、前記第１オーミック電極の下方に第１イオン注入領域が形成され、前記第２オーミック電極の下方に第２イオン注入領域が形成され、前記第１、第２イオン注入領域の間に動作層が形成され、前記半導体基板上には、前記動作層上の部分に第１ゲート電極と第２ゲート電極とが形成された半導体装置において、前記半導体基板中には、前記第１ゲート電極と前記第２ゲート電極との間の部分に低抵抗領域が形成され、前記動作層の側方の部分に前記低抵抗領域と前記第１イオン注入領域とを結ぶ第１高抵抗領域と、前記低抵抗領域と前記第２イオン注入領域とを結ぶ第２高抵抗領域とが形成されていることを特徴とする。
【００３２】
このような第４の半導体装置では、上述した第４のスイッチ回路装置を構成することが出来る。
【００３３】
また、本発明の第５の半導体装置は、半導体基板上に第１オーミック電極と第２オーミック電極とが形成され、前記半導体基板中には、前記第１オーミック電極の下方に第１イオン注入領域が形成され、前記第２オーミック電極の下方に第２イオン注入領域が形成され、前記第１、第２イオン注入領域の間に動作層が形成され、前記半導体基板上には、前記動作層上の部分に第１ゲート電極と第２ゲート電極と第３ゲート電極とが形成された半導体装置において、前記半導体基板中には、前記第１ゲート電極と前記第２ゲート電極との間の部分に第１低抵抗領域が形成され、前記第２ゲート電極と前記第３ゲート電極との間の部分に第２低抵抗領域が形成され、前記動作層の側方の部分に前記第１低抵抗領域と前記第１イオン注入領域とを結ぶ第１高抵抗領域と、前記第２低抵抗領域と前記第２イオン注入領域とを結ぶ第２高抵抗領域と、前記第１低抵抗領域と前記第２低抵抗領域とを結ぶ第３高抵抗領域とが形成されていることを特徴とする。
【００３４】
このような第５の半導体装置では、上述した第５のスイッチ回路装置を構成することが出来る。
【００３５】
更に、本発明の第１、第２、第３又は第４の半導体装置は、前記第１、第２オーミック電極の間には、前記高抵抗領域が複数形成され、隣合う前記高抵抗領域のうち一方の高抵抗領域は前記動作層の一方の側方に形成され、他方の高抵抗領域は前記動作層の他方の側方に形成されていることを特徴とする。
【００３６】
この場合、低抵抗領域の両端に隣合う高抵抗領域が接続されるため、１つの低抵抗領域の幅を細くすることが出来、第１、第２オーミック電極間の距離を小さくすることが出来る。
【００３７】
また、本発明の第１、第２、第３又は第４の半導体装置では、前記低抵抗領域をイオン注入により形成することにより、該低抵抗領域を小さくすることが出来る。
【００３８】
また、本発明の第１、第２、第３又は第４の半導体装置では、前記高抵抗領域をイオン注入により形成することにより、該高抵抗領域を小さくすることが出来る。
【００３９】
【発明の実施の形態】
以下、図面に従い本発明の実施の形態について説明する。
【００４０】
図１は本発明の実施の形態である第１実施例のスイッチ回路装置の構成を示す回路図、図２は第１実施例のスイッチ回路装置を構成する半導体装置の平面パターンを示す図、図３は図２のイ−イ’断面図である。
【００４１】
この第１実施例のスイッチ回路装置は、入力端子Ｐ１と出力端子Ｐ２との間に接続された４個のゲート電極を有するマルチゲート型のＦＥＴから構成されている。このマルチゲート型のＦＥＴは、ドレイン電極（第１オーミック電極）Ｄ側からソース電極（第２オーミック電極）Ｓ側に順に第１、第２、第３、第４ゲート電極Ｇ１、Ｇ２、Ｇ３、Ｇ４を有し、各ゲート電極Ｇ１、Ｇ２、Ｇ３、Ｇ４に印加される制御電圧Ｖｃにより、スイッチ回路装置はＯＮ／ＯＦＦ制御される。
【００４２】
ドレイン電極Ｄとソース電極Ｓとの間には、ドレイン電極Ｄ側から順に、第１高抵抗Ｒ１、第２高抵抗Ｒ２、第３高抵抗Ｒ３、第４高抵抗Ｒ４が直列に接続されている。また、第１、第２、第３、第４ゲート電極Ｇ１、Ｇ２、Ｇ３、Ｇ４と、第１高抵抗Ｒ１、第２高抵抗Ｒ２、第３高抵抗Ｒ３、第４高抵抗Ｒ４が直列に接続されている線路との間には、第１、第２、第３低抵抗ｒ１、ｒ２、ｒ３が夫々並列に接続されている。
【００４３】
具体的には、第１低抵抗ｒ１は、一端が第１ゲート電極Ｇ１と第２ゲート電極Ｇ２との間に接続され、他端が第１高抵抗Ｒ１と第２高抵抗Ｒ２との間に接続されている。第２低抵抗ｒ２は、一端が第２ゲート電極Ｇ２と第３ゲート電極Ｇ３との間に接続され、他端が第２高抵抗Ｒ２と第３高抵抗Ｒ３との間に接続されている。第３低抵抗ｒ３は、一端が第３ゲート電極Ｇ３と第４ゲート電極Ｇ４との間に接続され、他端が第３高抵抗Ｒ３と第４高抵抗Ｒ４との間に接続されている。
【００４４】
即ち、第１ゲート電極Ｇ１と第２ゲート電極Ｇ２との間には、第１低抵抗ｒ１の一端が接続されている。第１低抵抗ｒ１の他端とドレイン電極Ｄとの間には、第１高抵抗Ｒ１が接続され、第１低抵抗ｒ１の他端とソース電極Ｓとの間には、第２、第３、第４高抵抗Ｒ２、Ｒ３、Ｒ４が接続されている。また、第２ゲート電極Ｇ２と第３ゲート電極Ｇ３との間には、第２低抵抗ｒ２の一端が接続されている。第２低抵抗ｒ２の他端とドレイン電極Ｄとの間には、第１、第２高抵抗Ｒ１、Ｒ２が接続され、第２低抵抗ｒ２の他端とソース電極Ｓとの間には、第３、第４高抵抗Ｒ３、Ｒ４が接続されている。また、第３ゲート電極Ｇ３と第４ゲート電極Ｇ４との間には、第３低抵抗ｒ３の一端が接続されている。第３低抵抗ｒ１の他端とドレイン電極Ｄとの間には、第１、第２、第３高抵抗Ｒ１、Ｒ２、Ｒ３が接続され、第３低抵抗ｒ３の他端とソース電極Ｓとの間には、第４高抵抗Ｒ４が接続されている。
【００４５】
また、第１低抵抗ｒ１の他端、第２低抵抗ｒ２の他端、第３低抵抗ｒ３の他端は夫々、第２、第３高抵抗Ｒ２、Ｒ３を介して接続されている。
【００４６】
尚、この第１実施例では、第１、第２、第３、第４高抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４の抵抗値Ｒは、ＦＥＴのオフ容量をＣＯｆｆ、入出力信号の周波数をｆとした場合、Ｒ≧１／（２π・ｆ・Ｃｏｆｆ）の条件、好ましくはＲ＞＞１／（２π・ｆ・Ｃｏｆｆ）の条件を満足するように設定されている。即ち、ここでは、第１、第２、第３、第４ゲート電極Ｇ１、Ｇ２、Ｇ３、Ｇ４のゲート電極幅が２００μｍであり、オフ容量Ｃｏｆｆが０．０６ｐＦであるマルチゲート型のＦＥＴを用いており、この場合、周波数０．９ＧＨｚでは、１／（２π・ｆ・Ｃｏｆｆ）＝３ｋΩとなるため、第１、第２、第３、第４高抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４の抵抗値Ｒは、これよりも１０倍程度大きい３０ｋΩとした。また、第１、第２、第３低抵抗ｒ１、ｒ２、ｒ３の抵抗値ｒは０．２〜０．３Ωとした。
【００４７】
第１実施例のスイッチ回路装置を構成する半導体装置は、図２及び図３に示すように、ドレイン電極Ｄの下方には第１イオン注入層１が形成され、ソース電極Ｓの下方には第２イオン注入層２が形成されている。第１、第２イオン注入層１，２の間にはチャネル層として働く動作層３が形成されており、動作層３上には、ドレイン電極Ｄ側から順に、第１ゲート電極Ｇ１、第２ゲート電極Ｇ２、第３ゲート電極Ｇ３、第４ゲート電極Ｇ４が形成されている。第１ゲート電極Ｇ１と第２ゲート電極Ｇ２との間には第１低抵抗領域ｒｎ１が形成されており、第２ゲート電極Ｇ２と第３ゲート電極Ｇ３との間には第２低抵抗領域ｒｎ２が形成されており、第３ゲート電極Ｇ３と第４ゲート電極Ｇ４との間には第３低抵抗領域ｒｎ３が形成されている。
【００４８】
動作層３の一方の側方（図２の紙面上において、動作層３の下側）には、第１イオン注入層１と第１低抵抗領域ｒｎ１とを結ぶ第１高抵抗領域ＲＮ１、第１低抵抗領域ｒｎ１と第２低抵抗領域ｒｎ２とを結ぶ第２高抵抗領域ＲＮ２、第２低抵抗領域ｒｎ２と第３低抵抗領域ｒｎ３とを結ぶ第３高抵抗領域ＲＮ３、第３低抵抗領域ｒｎ３と第４低抵抗領域ｒｎ４とを結ぶ第４高抵抗領域ＲＮ４が夫々形成されている。
【００４９】
また、動作層３の他方の側方（図２の紙面上において、動作層３の上側）には、第１、第２、第３、第４ゲート電極Ｇ１、Ｇ２、Ｇ３、Ｇ４の幅広の電圧印加部４が夫々形成されている。
【００５０】
第１、第２、第３、第４低抵抗領域ｒｎ１、ｒｎ２、ｒｎ３、ｒｎ４は夫々、図１の回路図における第１、第２、第３、第４低抵抗ｒ１、ｒ２、ｒ３、ｒ４となり、第１、第２、第３、第４高抵抗領域ＲＮ１、ＲＮ２、ＲＮ３、ＲＮ４は夫々、図１の回路図における第１、第２、第３、第４高抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４となる。
【００５１】
尚、このスイッチ回路装置を構成する半導体装置は、半絶縁性のＧａＡｓ基板上に所定領域にＳｉイオンを４０ｅＶで注入することにより動作層３を形成し、その後、所定領域にＳｉイオンを１００ｅＶで注入することにより第１、第２、第３、第４高抵抗領域ＲＮ１、ＲＮ２、ＲＮ３、ＲＮ４を形成し、次いで、動作層３の所定領域にＳｉイオンを１５０ｅＶで注入することにより第１、第２イオン注入層１、２及び第１、第２、第３、第４低抵抗領域ｒｎ１、ｒｎ２、ｒｎ３、ｒｎ４をＳｉイオンを同時に形成している。動作層３のＳｉイオンのドーピング濃度が２×１０17ｃｍ-2であり、半導体基板の表面より８０ｎｍ程度の深さまで形成されている。
また、第１、第２、第３、第４高抵抗領域ＲＮ１、ＲＮ２、ＲＮ３、ＲＮ４はＳｉイオンのドーピング濃度が１×１０17ｃｍ-2であり、半導体基板の表面より２００ｎｍ程度の深さまで形成されている。また、第１、第２イオン注入層１、２及び第１、第２、第３、第４低抵抗領域ｒｎ１、ｒｎ２、ｒｎ３、ｒｎ４はＳｉイオンのドーピング濃度が５×１０17ｃｍ-2であり、半導体基板の表面より３００ｎｍ程度の深さまで形成されている。尚、図３において、５はＳｉＮよりなる２０ｎｍ厚の保護膜である。
【００５２】
このような第１実施例のスイッチ回路装置は、ドレイン電極Ｄとソース電極Ｓとの間に４つのゲート電極を有するマルチゲート型のＦＥＴで構成されているため、４個のＦＥＴを直列に接続したスイッチ回路装置に比べて使用面積を小さくすることが出来る。
【００５３】
また、各ゲート電極Ｇ１、Ｇ２、Ｇ３、Ｇ４の間の接続部分が、第１、第２、第３低抵抗ｒ１、ｒ２、ｒ３、第１、第２、第３、第４高抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４を介してドレイン電極Ｄ及びソース電極Ｓに接続されるため、各ゲート電極間Ｇ１、Ｇ２、Ｇ３、Ｇ４の段間電位をドレイン電極Ｄの電位及びソース電極Ｓの電位と等しくなり、安定する。このため、この第１実施例のスイッチ回路装置では、スイッチＯＦＦ時において完全なＯＦＦ状態にすることが出来る。尚、図４は第１実施例のスイッチ回路のＯＦＦ時における等価回路である。
【００５４】
しかも、第１、第２、第３低抵抗領域ｒｎ１、ｒｎ２、ｒｎ３及び第１、第２、第３、第４高抵抗領域ＲＮ１、ＲＮ２、ＲＮ３、ＲＮ４は、イオン注入層により形成されているため、寸法が小さく、新たに抵抗を設けたことによる面積の増加は殆ど無い。
【００５５】
図５は本発明の第２実施例のスイッチ回路の平面パターン図であり、図２と同一部分には同一符号を付してある。この第２実施例のスイッチ回路装置は、回路接続は第１実施例の図１に示した場合と同じであるが、平面パターンが以下の点で異なる。
【００５６】
この第２実施例のスイッチ回路装置では、第１高抵抗領域ＲＮ１、第３高抵抗領域ＲＮ３は動作層３の一方の側方に形成され、第２の高抵抗領域ＲＮ２、第４の高抵抗領域ＲＮ４は動作層３の他方の側方に形成されている。即ち、第１、第２、第３、第４の高抵抗領域ＲＮ１、ＲＮ２、ＲＮ３、ＲＮ４は、動作層３に一方の側方と他方の側方とに交互に形成されている。
【００５７】
また、第２、第４ゲート電極Ｇ２、Ｇ４の電圧印加部５は動作層３の一方の側方に形成され、第１、第３ゲート電極Ｇ１、Ｇ３の電圧印加部４は動作層３の他方の側方に形成されている。即ち、４個の電圧印加部４は、動作層の一方の側方と他方の側方とに交互に形成されている。
【００５８】
このような第２実施例のスイッチ回路装置では、第１低抵抗領域ｒｎ１は一端に第１高抵抗領域ＲＮ１が接続され、他端に第２高抵抗領域ＲＮ２が接続されているため、幅細にすることが出来る。また、第２低抵抗領域ｒｎ２についても、一端に第３高抵抗領域ＲＮ３が接続され、他端に第２高抵抗領域ＲＮ２が接続されているため、幅細にすることが出来る。また、第３低抵抗領域ｒｎ３についても、一端に第３高抵抗領域ＲＮ３が接続され、他端に第４高抵抗領域ＲＮ４が接続されているため、幅細にすることが出来る。即ち、第１、第２、第３の低抵抗領域ｒｎ１、ｒｎ２、ｒｎ３は共にその両端が高抵抗領域との接続に利用されるため、幅細にすることが出来る。従って、ドレイン電極Ｄとソース電極Ｓとの距離を小さくすることが出来、更に小面積化に適している。
【００５９】
また、上述の第１実施例或いは第２実施例のスイッチ回路装置では、図６に示すように、第１高抵抗Ｒ１のドレイン電極Ｄ側に抵抗Ｒを介して入力端子Ｐ１とは別にバイアス電圧を印加するためのバイアス端子Ｐ３を設けてもよい。この場合、１個のバイアス端子Ｐ３でドレイン電極Ｄ及び各ゲート電極Ｇ１、Ｇ２、Ｇ３、Ｇ４間に所望のバイアス電圧を印加できる。
【００６０】
尚、バイアス端子Ｐ３は、第１高抵抗Ｒ１と第２高抵抗Ｒ２の間、第２高抵抗Ｒ２と第３高抵抗Ｒ３の間、第３高抵抗Ｒ３と第４高抵抗Ｒ４の間、或いは第４高抵抗Ｒ４とソース電極Ｓとの間に抵抗Ｒを介して接続してもよい。
【００６１】
図７は本発明の第３実施例のスイッチ回路装置の構成を示す回路図、図８は第３実施例のスイッチ回路装置の平面パターンを示す図である。
【００６２】
この第３実施例のスイッチ回路装置は、入力端子Ｐ１と出力端子Ｐ２との間に、各々が上記第２実施例のスイッチ回路装置と同じ構成である３個の第１、第２、第３のスイッチ回路部Ａ、Ｂ、Ｃを夫々並列に接続したものである。
【００６３】
図７、図８において、Ｄ１、Ｄ２、Ｄ３は夫々、第１、第２、第３スイッチ回路部のドレイン電極であり、Ｓ１、Ｓ２、Ｓ３は夫々、第１、第２、第３スイッチ回路部のソース電極である。図８の平面パターン図に示すように、第１スイッチ回路部Ａのソース電極Ｓ１と第２スイッチ回路部Ｂのソース電極Ｓ２とは共通の電極層により形成されており、第２スイッチ回路部Ｂのドレイン電極Ｄ２と第３スイッチ回路部Ｃのドレイン電極Ｄ３とは共通の電極層により形成されている。
【００６４】
この第３実施例のスイッチ回路装置では、第１、第２、第３スイッチ回路部Ａ、Ｂ、Ｃと３個のスイッチ回路部が並列に接続されているため、入力端子Ｐ１と出力端子Ｐ２との間を流れる電流量を増加させることが出来る。そして、このような回路においても、各スイッチ回路部におけるゲート電極間の段間電位を安定させることが出来、スイッチＯＦＦ時において完全なＯＦＦ状態にすることが出来る。尚、図９は第３実施例のスイッチ回路装置のＯＦＦ時における等価回路である。
【００６５】
次に、入出力端子間に第１実施例に示すスイッチ回路装置を１０個並列に接続した本発明のスイッチ回路装置と、従来のスイッチ回路装置を１０個並列に接続した従来のスイッチ回路装置とについて夫々、入出力特性を測定した。その結果、線形出力電力の最大値に関しては、従来のスイッチ回路装置では、１．６Ｗ（３２．１ｄＢｍ）であるのに対して、本発明のスイッチ回路装置では、２．３Ｗ（３３．６ｄＢｍ）と大幅に大きくなった。即ち、本発明のスイッチ回路装置では、従来のスイッチ回路装置に対して、オフ側端子での漏れ電力が小さくなり、線形出力電力の最大値が小さくなり、線形出力電力の最大値が大きくなることが判る。尚、図１０は上記本発明のスイッチ回路と、従来のスイッチ回路における入出力特性を示す図である。
【００６６】
また、本発明は、図１１の示す第４実施例のスイッチ回路装置や、図１２に示す第５実施例のスイッチ回路装置や、図１３に示す第６実施例のスイッチ回路装置にも適用される。
【００６７】
図１１の第４実施例のスイッチ回路装置は、入力端子Ｐ１と出力端子Ｐ２との間には、第１、第２ゲート電極Ｇ１、Ｇ２を有するマルチゲート型のＦＥＴが接続されている。第１ゲート電極Ｇ１と第２ゲート電極Ｇ２との間には、第１低抵抗ｒ１の一端が接続されている。第１低抵抗ｒ１の他端とドレイン電極Ｄとの間には、第１高抵抗Ｒ１が接続されており、第１低抵抗ｒ１の他端とソース電極Ｓとの間には、第２高抵抗Ｒ２が接続されている。
【００６８】
この第４実施例のスイッチ回路装置では、第１、第２ゲート電極Ｇ１、Ｇ２の間の接続部分が、第１低抵抗ｒ１、第１、第２高抵抗Ｒ１、Ｒ２を介してドレイン電極Ｄ及びソース電極Ｓに接続される。このため、第１、第２ゲート電極Ｇ１、Ｇ２の段間電位はドレイン電極Ｄの電位及びソース電極Ｓの電位と等しくなり、安定し、スイッチＯＦＦ時における信号漏れを抑制することが出来る。尚、この実施例では、第１高抵抗Ｒ１、第２高抵抗Ｒ２の両方が設けられているが、どちらか一方だけが設けられても、上述の信号漏れを減少させることが出来る。
【００６９】
図１２の第５実施例のスイッチ回路装置は、入力端子Ｐ１と出力端子Ｐ２との間には、第１、第２、第３ゲート電極Ｇ１、Ｇ２、Ｇ３を有するマルチゲート型のＦＥＴが接続されている。第１ゲート電極Ｇ１と第２ゲート電極Ｇ２との間には、第１低抵抗ｒ１の一端が接続されている。また、第２ゲート電極Ｇ２と第３ゲート電極Ｇ３との間には、第２低抵抗ｒ２の一端が接続されている。第１低抵抗ｒ１の他端と第２低抵抗ｒ２の他端とは、第１高抵抗Ｒを介して接続されている。
【００７０】
この第５実施例のスイッチ回路装置では、第１、第２ゲート電極Ｇ１、Ｇ２の間の接続部分と、第２、第３ゲート電極Ｇ２、Ｇ３の間の接続部分とが、第１、第２低抵抗ｒ１、ｒ２、及び第１高抵抗Ｒ１を介して接続されている。このため、第１、第２ゲート電極Ｇ１、Ｇ２の段間電位と、第２、第３ゲート電極Ｇ２、Ｇ３の段間電位とは等しくなり、安定し、この部分におけるスイッチＯＦＦ時における信号漏れを減少させることが出来る。
【００７１】
図１３の第６実施例のスイッチ回路装置は、入力端子Ｐ１と出力端子Ｐ２との間には、第１、第２、第３ゲート電極Ｇ１、Ｇ２、Ｇ３を有するマルチゲート型のＦＥＴが接続されている。第１ゲート電極Ｇ１と第２ゲート電極Ｇ２との間には、第１低抵抗ｒ１の一端が接続されている。また、第２ゲート電極Ｇ２と第３ゲート電極Ｇ３との間には、第２低抵抗ｒ２の一端が接続されている。第１低抵抗ｒ１の他端とドレイン電極Ｄとは、第１高抵抗Ｒを介して接続されており、第２抵抗の他端とソース電極Ｓとは第２高抵抗Ｒ２を介して接続されている。
【００７２】
この第６実施例のスイッチ回路装置では、第１、第２ゲート電極Ｇ１、Ｇ２の間の接続部分が、第１低抵抗ｒ１及び第１高抵抗Ｒ１を介してドレイン電極Ｄに接続されており、また、第２、第３ゲート電極Ｇ２、Ｇ３の間の接続部分が、第２低抵抗ｒ２及び第２高抵抗Ｒ２を介してソース電極Ｓに接続されている。このため、第１、第２ゲート電極Ｇ１、Ｇ２の段間電位はドレイン電極Ｄの電位と等しくなり、安定し、また、第２、第３ゲート電極Ｇ２、Ｇ３の段間電位はソース電極Ｓの電位と等しくなり、安定する。従って、これらの部分におけるスイッチＯＦＦ時における信号漏れを減少させることが出来る。
【００７３】
尚、上述の実施例では、ゲート電極が４個の構造のものについて説明したが、ゲート電極の数がそれ以上のもの、また、第１オーミック電極をソース電極、第２オーミック電極をドレイン電極としたものにおいても、本発明は適用可能である。
【００７４】
【発明の効果】
本発明に依れば、小さなサイズで大きな電力をオンオフ制御出来、しかもスイッチオフ時におけるオーミック電極間の信号漏れを抑えたスイッチ回路装置を構成することが出来る半導体装置を提供し得る。
【００７５】
また、本発明に依れば、上記本発明のスイッチ回路装置を構成することが出来る半導体装置を提供し得る。
【００７６】
更に、本発明に依れば、上記のスイッチ回路装置を小面積で形成することが出来る半導体装置を提供し得る。
【図面の簡単な説明】
【図１】本発明の第１実施例のスイッチ回路装置の回路構成を示す図である。
【図２】本発明の第１実施例のスイッチ回路装置を構成する半導体装置の平面パターンを示す図である。
【図３】本発明の第１実施例のスイッチ回路装置を構成する半導体装置の要部断面図である。
【図４】本発明の第１実施例のスイッチ回路装置のスイッチＯＦＦ時における等価回路を示す図である。
【図５】本発明の第２実施例のスイッチ回路装置を構成する半導体装置の平面パターンを示す図である。
【図６】本発明の第１、第２実施例のスイッチ回路の他の例の回路構成を示す図である。
【図７】本発明の第３実施例のスイッチ回路装置の回路構成を示す図である。
【図８】本発明の第３実施例のスイッチ回路装置を構成する半導体装置の平面パターンを示す図である。
【図９】本発明の第３実施例のスイッチ回路装置のスイッチＯＦＦ時における等価回路を示す図である。
【図１０】本発明のスイッチ回路と従来のスイッチ回路の入出力特性を示す図である。
【図１１】本発明の第４実施例のスイッチ回路装置の回路構成を示す図である。
【図１２】本発明の第５実施例のスイッチ回路装置の回路構成を示す図である。
【図１３】本発明の第６実施例のスイッチ回路装置の回路構成を示す図である。
【図１４】スイッチ回路装置を用いた送受信装置の構成を示す図である。
【図１５】従来のスイッチ回路装置の構成を示す図である。
【符号の説明】
Ｄ ドレイン電極（第１オーミック電極）
Ｓ ソース電極（第２オーミック電）
Ｇ１ 第１ゲート電極
Ｇ２ 第２ゲート電極
Ｇ３ 第３ゲート電極
Ｇ４ 第４ゲート電極
ｒ１ 第１低抵抗
ｒ２ 第２低抵抗
ｒ３ 第３低抵抗
Ｒ１ 第１高抵抗
Ｒ２ 第２高抵抗
Ｒ３ 第３高抵抗
Ｒ４ 第４高抵抗
ｒｎ１ 第１低抵抗領域
ｒｎ２ 第２低抵抗領域
ｒｎ３ 第３低抵抗領域
ＲＮ１ 第１高抵抗領域
ＲＮ２ 第２高抵抗領域
ＲＮ３ 第３高抵抗領域
ＲＮ４ 第４高抵抗領域
１ 第１イオン注入層（第１イオン注入領域）
２ 第２イオン注入層（第２イオン注入領域）
３ 動作層
【発明の属する技術分野】
本発明は、マルチゲート型の電界効果型トランジスタ（ＦＥＴ）からなるスイッチ回路装置を構成するのに適した半導体装置に関する。
【０００２】
【従来の技術】
例えば、マイクロ波通信システムの送受信装置には、高速なスイッチング動作が可能なＧａＡｓ系のスイッチ回路装置が用いられる。図１２はＭＥＳＦＥＴ（金属−半導体電界効果トランジスタ；以下、ＦＥＴと略記する）からなるスイッチ回路を用いた送受信装置の一例を示す図である。
【０００３】
図１４において、１００は送受信アンテナ、１１０は送信回路、１２０は受信回路である。送受信アンテナ１００と送信回路１１０とはＦＥＴからなるスイッチ回路１３０を介して接続され、送受信アンテナ１００と受信回路１２０とはＦＥＴからなるスイッチ回路１４０を介して接続されている。スイッチ回路１３０、１４０を構成するＦＥＴのゲート電極Ｇ１、Ｇ２には夫々、制御電圧Ｖ１、Ｖ２が印加される。
【０００４】
このような送受信装置では、例えば、制御電圧Ｖ１が０Ｖになり、制御電圧Ｖ２が−１０Ｖになると、スイッチ回路１３０がオンし、スイッチ回路１４０がオフする。それにより、送信回路１１０からの送信信号がアンテナ１００より送信される。一方、制御電圧Ｖ１が−１０Ｖになり、制御電圧Ｖ２が０Ｖになると、スイッチ回路１３０がオフし、スイッチ回路１４０がオンする。それにより、アンテナ１００で受信された受信信号は受信回路１２０に伝送される。
【０００５】
マイクロ波通信における通信機器の小型化及び高性能化を図るためには、低電圧動作が可能で且つ高出力伝送が可能なスイッチ回路装置が必要となる。上述の送受信装置においては、スイッチ回路１３０、１４０は、図１３に示すように複数のＦＥＴ１３１、１３２、１３３、１３４、ＦＥＴ１４１、１４２、１４３、１４４を直列に接続することにより構成されており、これにより大きな電力を低い制御電圧Ｖ１、Ｖ２でオン、オフすることが出来る。即ち、低電圧動作で且つ高出力伝送が可能となる。尚、図１５において、ＲＨは各ＦＥＴ間の段間電位を一定に保つための段間抵抗である。
【０００６】
しかしながら、上述のようにスイッチ回路を構成するＦＥＴの段数を増加させると、ＦＥＴの占める面積が大きくなり、スイッチ回路装置のサイズが大きくなるという欠点がある。
【０００７】
上述の欠点を解消するものとして、特開平９−２３８０５９号公報には、ドレイン電極・ソース電極間（一組のオーミック電極間）に複数のゲート電極を有するマルチゲート型のＦＥＴを用いたスイッチ回路装置が提案されている。
【０００８】
しかしながら、上記公報に示されているスイッチ回路装置では、チップサイズは小さくすることが出来るが、各ゲート電極間の段間電位を一定にすることは出来ず、各ゲート電極間の段間電位が不安定になるため、オフ時において、ドレイン電極・ソース電極間を完全なオフ状態にすることが出来ないという問題が起こる。
【０００９】
【発明が解決しようとする課題】
本発明は、上記従来例の欠点に鑑み為されたものであり、小さなサイズで大きな電力をオンオフ制御することが出来、しかも各ゲート電極間の電位を安定にし、スイッチオフ時においてオーミック電極間の信号漏れを抑えたマルチゲート型のＦＥＴを用いたスイッチ回路装置を構成するのに適した半導体装置を提供することを目的とするものである。
【００１１】
【課題を解決するための手段】
本発明の第１のスイッチ回路装置は、第１オーミック電極と第２オーミック電極との間に第１ゲート電極と第２ゲート電極とを有するマルチゲート型の電界効果型トランジスタからなるスイッチ回路装置において、前記第１ゲート電極と前記第２ゲート電極との間に低抵抗の一端が接続され、該低抵抗の他端と前記第１、第２オーミック電極の少なくとも一方との間に前記低抵抗よりも抵抗値が大きい高抵抗が接続されていることを特徴とする。
【００１２】
このような第１のスイッチ回路では、第１ゲート電極と第２ゲート電極との間の段間電位が、前記高抵抗により第１、第２オーミック電極の少なくとも一方の電位と等しくなり、安定する。
【００１３】
本発明の第２のスイッチ回路装置は、第１オーミック電極と第２オーミック電極との間に第１ゲート電極と第２ゲート電極とを有するマルチゲート型の電界効果型トランジスタからなるスイッチ回路装置において、前記第１ゲート電極と前記第２ゲート電極との間に低抵抗の一端が接続され、該低抵抗の他端と前記第１オーミック電極との間に前記低抵抗よりも抵抗値が大きい第１高抵抗が接続され、前記低抵抗の他端と前記第２オーミック電極との間に前記低抵抗よりも抵抗値が大きい第２高抵抗が接続されていることを特徴とする。
【００１４】
このような第２のスイッチ回路装置では、第１ゲート電極と第２ゲート電極との間の段間電位が、前記第１、第２高抵抗により第１オーミック電極の電位及び第２オーミック電極の電位と等しくなり、安定する。
【００１５】
また、本発明の第３のスイッチ回路装置は、第１オーミック電極と第２オーミック電極との間に第１ゲート電極と第２ゲート電極と第３ゲート電極とを有するマルチゲート型の電界効果型トランジスタからなるスイッチ回路装置において、前記第１ゲート電極と前記第２ゲート電極との間に第１低抵抗の一端が接続され、前記第２ゲート電極と前記第３ゲート電極との間に第２低抵抗の一端が接続され、前記第１低抵抗の他端と前記第２低抵抗の他端との間に前記第１、第２低抵抗よりも抵抗値が大きい高抵抗が接続されていることを特徴とする。
【００１６】
このような第３のスイッチ回路装置では、第１ゲート電極と第２ゲート電極との間の段間電位と、第２ゲート電極と第３ゲート電極との間の段間電位とが、前記高抵抗により等しくなり、両段間電位が安定する。
【００１７】
また、本発明の第４のスイッチ回路装置では、第１オーミック電極と第２オーミック電極との間に第１ゲート電極と第２ゲート電極と第３ゲート電極とを有するマルチゲート型の電界効果型トランジスタからなるスイッチ回路装置において、前記第１ゲート電極と前記第２ゲート電極との間に第１低抵抗の一端が接続され、前記第２ゲート電極と前記第３ゲート電極との間に第２低抵抗の一端が接続され、前記第１低抵抗の他端と前記第１オーミック電極との間に前記第１、第２低抵抗よりも抵抗値が大きい第１高抵抗が接続され、前記第２低抵抗の他端と前記第２オーミック電極との間に前記第１、第２低抵抗よりも抵抗値が大きい第２高抵抗が接続されていることを特徴とする。
【００１８】
このような第４のスイッチ回路装置では、第１ゲート電極と第２ゲート電極との間の段間電位が、前記第１高抵抗により第１オーミック電極の電位に等しくなり、第２ゲート電極と第３ゲート電極との間の段間電位が、前記第２高抵抗により第２オーミック電極の電位に等しくなり、両段間電位が安定する。
【００１９】
また、本発明の第５のスイッチ回路装置は、第１オーミック電極と第２オーミック電極との間に第１ゲート電極と第２ゲート電極と第３ゲート電極とを有するマルチゲート型の電界効果型トランジスタからなるスイッチ回路装置において、前記第１ゲート電極と前記第２ゲート電極との間に第１低抵抗の一端が接続され、前記第２ゲート電極と前記第３ゲート電極との間に第２低抵抗の一端が接続され、前記第１低抵抗の他端と前記第１オーミック電極との間に前記第１、第２低抵抗よりも抵抗値が大きい第１高抵抗が接続され、前記第２低抵抗の他端と前記第２オーミック電極との間に前記第１、第２低抵抗よりも抵抗値が大きい第２高抵抗が接続され、前記第１低抵抗の他端と前記第２低抵抗の他端との間に前記第１、第２低抵抗よりも抵抗値が大きい第３高抵抗が接続されていることを特徴とする。
【００２０】
このような第５のスイッチ回路装置では、第１ゲート電極と第２ゲート電極との間の段間電位と、第２ゲート電極と第３ゲート電極との間の段間電位とが、前記第１、第２、第３高抵抗により第１オーミック電極の電位と第２オーミック電極の電位とに等しくなり、両段間電位が安定する。
【００２１】
更に、本発明の第１、第２、第３、第４又は第５のスイッチ回路装置では、前記第１、第２、第３高抵抗のうちの何れかにバイアス電圧印加用の端子が接続されていることを特徴とする。
【００２２】
この場合、前記バイアス電圧印加用の端子より、ゲート電極間に所望のバイアス電圧を印加することが出来る。
【００２３】
また、本発明のスイッチ回路装置は、上述の第１、第２、第３、第４又は第５のスイッチ回路装置が複数個並列接続されていることを特徴とする。
【００２４】
この場合、スイッチ回路装置によりオンオフ制御出来る電流量を増加させることが出来る。
【００２５】
また、本発明の第１の半導体装置は、半導体基板上に第１オーミック電極と第２オーミック電極とが形成され、前記半導体基板中には、前記第１オーミック電極の下方に第１イオン注入領域が形成され、前記第２オーミック電極の下方に第２イオン注入領域が形成され、前記第１、第２イオン注入領域の間に動作層が形成され、前記半導体基板上には、前記動作層上の部分に第１ゲート電極と第２ゲート電極とが形成された半導体装置において、前記半導体基板中には、前記第１ゲート電極と前記第２ゲート電極との間の部分に低抵抗領域が形成され、前記動作層の側方の部分に前記低抵抗領域と前記第１、第２イオン注入領域との少なくとも一方とを結ぶ高抵抗領域が形成されていることを特徴とする。
【００２６】
このような第１の半導体装置では、上述の第１のスイッチ回路装置を構成することが出来る。
【００２７】
また、本発明の第２の半導体装置では、半導体基板上に第１オーミック電極と第２オーミック電極とが形成され、前記半導体基板中には、前記第１オーミック電極の下方に第１イオン注入領域が形成され、前記第２オーミック電極の下方に第２イオン注入領域が形成され、前記第１、第２イオン注入領域の間に動作層が形成され、前記半導体基板上には、前記動作層上の部分に第１ゲート電極と第２ゲート電極とが形成された半導体装置において、前記半導体基板中には、前記第１ゲート電極と前記第２ゲート電極との間の部分に低抵抗領域が形成され、前記動作層の側方の部分に前記低抵抗領域と前記第１イオン注入領域とを結ぶ第１高抵抗領域と、前記低抵抗領域と前記第２イオン注入領域とを結ぶ第２高抵抗領域とが形成されていることを特徴とする。
【００２８】
このような第２の半導体装置では、上述の第２のスイッチ回路装置を構成することが出来る。
【００２９】
また、本発明の第３の半導体装置では、半導体基板上に第１オーミック電極と第２オーミック電極とが形成され、前記半導体基板中には、前記第１オーミック電極の下方に第１イオン注入領域が形成され、前記第２オーミック電極の下方に第２イオン注入領域が形成され、前記第１、第２イオン注入領域の間に動作層が形成され、前記半導体基板上には、前記動作層上の部分に第１ゲート電極と第２ゲート電極と第３ゲート電極とが形成された半導体装置において、前記半導体基板中には、前記第１ゲート電極と前記第２ゲート電極との間の部分に第１低抵抗領域が形成され、前記第２ゲート電極と前記第３ゲート電極との間の部分に第２低抵抗領域が形成され、前記動作層の側方の部分に前記第１低抵抗領域と前記第２低抵抗領域とを結ぶ高抵抗領域が形成されていることを特徴とする。
【００３０】
このような第３の半導体装置では、上述した第３のスイッチ回路装置を構成することが出来る。
【００３１】
また、本発明の第４の半導体装置は、半導体基板上に第１オーミック電極と第２オーミック電極とが形成され、前記半導体基板中には、前記第１オーミック電極の下方に第１イオン注入領域が形成され、前記第２オーミック電極の下方に第２イオン注入領域が形成され、前記第１、第２イオン注入領域の間に動作層が形成され、前記半導体基板上には、前記動作層上の部分に第１ゲート電極と第２ゲート電極とが形成された半導体装置において、前記半導体基板中には、前記第１ゲート電極と前記第２ゲート電極との間の部分に低抵抗領域が形成され、前記動作層の側方の部分に前記低抵抗領域と前記第１イオン注入領域とを結ぶ第１高抵抗領域と、前記低抵抗領域と前記第２イオン注入領域とを結ぶ第２高抵抗領域とが形成されていることを特徴とする。
【００３２】
このような第４の半導体装置では、上述した第４のスイッチ回路装置を構成することが出来る。
【００３３】
また、本発明の第５の半導体装置は、半導体基板上に第１オーミック電極と第２オーミック電極とが形成され、前記半導体基板中には、前記第１オーミック電極の下方に第１イオン注入領域が形成され、前記第２オーミック電極の下方に第２イオン注入領域が形成され、前記第１、第２イオン注入領域の間に動作層が形成され、前記半導体基板上には、前記動作層上の部分に第１ゲート電極と第２ゲート電極と第３ゲート電極とが形成された半導体装置において、前記半導体基板中には、前記第１ゲート電極と前記第２ゲート電極との間の部分に第１低抵抗領域が形成され、前記第２ゲート電極と前記第３ゲート電極との間の部分に第２低抵抗領域が形成され、前記動作層の側方の部分に前記第１低抵抗領域と前記第１イオン注入領域とを結ぶ第１高抵抗領域と、前記第２低抵抗領域と前記第２イオン注入領域とを結ぶ第２高抵抗領域と、前記第１低抵抗領域と前記第２低抵抗領域とを結ぶ第３高抵抗領域とが形成されていることを特徴とする。
【００３４】
このような第５の半導体装置では、上述した第５のスイッチ回路装置を構成することが出来る。
【００３５】
更に、本発明の第１、第２、第３又は第４の半導体装置は、前記第１、第２オーミック電極の間には、前記高抵抗領域が複数形成され、隣合う前記高抵抗領域のうち一方の高抵抗領域は前記動作層の一方の側方に形成され、他方の高抵抗領域は前記動作層の他方の側方に形成されていることを特徴とする。
【００３６】
この場合、低抵抗領域の両端に隣合う高抵抗領域が接続されるため、１つの低抵抗領域の幅を細くすることが出来、第１、第２オーミック電極間の距離を小さくすることが出来る。
【００３７】
また、本発明の第１、第２、第３又は第４の半導体装置では、前記低抵抗領域をイオン注入により形成することにより、該低抵抗領域を小さくすることが出来る。
【００３８】
また、本発明の第１、第２、第３又は第４の半導体装置では、前記高抵抗領域をイオン注入により形成することにより、該高抵抗領域を小さくすることが出来る。
【００３９】
【発明の実施の形態】
以下、図面に従い本発明の実施の形態について説明する。
【００４０】
図１は本発明の実施の形態である第１実施例のスイッチ回路装置の構成を示す回路図、図２は第１実施例のスイッチ回路装置を構成する半導体装置の平面パターンを示す図、図３は図２のイ−イ’断面図である。
【００４１】
この第１実施例のスイッチ回路装置は、入力端子Ｐ１と出力端子Ｐ２との間に接続された４個のゲート電極を有するマルチゲート型のＦＥＴから構成されている。このマルチゲート型のＦＥＴは、ドレイン電極（第１オーミック電極）Ｄ側からソース電極（第２オーミック電極）Ｓ側に順に第１、第２、第３、第４ゲート電極Ｇ１、Ｇ２、Ｇ３、Ｇ４を有し、各ゲート電極Ｇ１、Ｇ２、Ｇ３、Ｇ４に印加される制御電圧Ｖｃにより、スイッチ回路装置はＯＮ／ＯＦＦ制御される。
【００４２】
ドレイン電極Ｄとソース電極Ｓとの間には、ドレイン電極Ｄ側から順に、第１高抵抗Ｒ１、第２高抵抗Ｒ２、第３高抵抗Ｒ３、第４高抵抗Ｒ４が直列に接続されている。また、第１、第２、第３、第４ゲート電極Ｇ１、Ｇ２、Ｇ３、Ｇ４と、第１高抵抗Ｒ１、第２高抵抗Ｒ２、第３高抵抗Ｒ３、第４高抵抗Ｒ４が直列に接続されている線路との間には、第１、第２、第３低抵抗ｒ１、ｒ２、ｒ３が夫々並列に接続されている。
【００４３】
具体的には、第１低抵抗ｒ１は、一端が第１ゲート電極Ｇ１と第２ゲート電極Ｇ２との間に接続され、他端が第１高抵抗Ｒ１と第２高抵抗Ｒ２との間に接続されている。第２低抵抗ｒ２は、一端が第２ゲート電極Ｇ２と第３ゲート電極Ｇ３との間に接続され、他端が第２高抵抗Ｒ２と第３高抵抗Ｒ３との間に接続されている。第３低抵抗ｒ３は、一端が第３ゲート電極Ｇ３と第４ゲート電極Ｇ４との間に接続され、他端が第３高抵抗Ｒ３と第４高抵抗Ｒ４との間に接続されている。
【００４４】
即ち、第１ゲート電極Ｇ１と第２ゲート電極Ｇ２との間には、第１低抵抗ｒ１の一端が接続されている。第１低抵抗ｒ１の他端とドレイン電極Ｄとの間には、第１高抵抗Ｒ１が接続され、第１低抵抗ｒ１の他端とソース電極Ｓとの間には、第２、第３、第４高抵抗Ｒ２、Ｒ３、Ｒ４が接続されている。また、第２ゲート電極Ｇ２と第３ゲート電極Ｇ３との間には、第２低抵抗ｒ２の一端が接続されている。第２低抵抗ｒ２の他端とドレイン電極Ｄとの間には、第１、第２高抵抗Ｒ１、Ｒ２が接続され、第２低抵抗ｒ２の他端とソース電極Ｓとの間には、第３、第４高抵抗Ｒ３、Ｒ４が接続されている。また、第３ゲート電極Ｇ３と第４ゲート電極Ｇ４との間には、第３低抵抗ｒ３の一端が接続されている。第３低抵抗ｒ１の他端とドレイン電極Ｄとの間には、第１、第２、第３高抵抗Ｒ１、Ｒ２、Ｒ３が接続され、第３低抵抗ｒ３の他端とソース電極Ｓとの間には、第４高抵抗Ｒ４が接続されている。
【００４５】
また、第１低抵抗ｒ１の他端、第２低抵抗ｒ２の他端、第３低抵抗ｒ３の他端は夫々、第２、第３高抵抗Ｒ２、Ｒ３を介して接続されている。
【００４６】
尚、この第１実施例では、第１、第２、第３、第４高抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４の抵抗値Ｒは、ＦＥＴのオフ容量をＣＯｆｆ、入出力信号の周波数をｆとした場合、Ｒ≧１／（２π・ｆ・Ｃｏｆｆ）の条件、好ましくはＲ＞＞１／（２π・ｆ・Ｃｏｆｆ）の条件を満足するように設定されている。即ち、ここでは、第１、第２、第３、第４ゲート電極Ｇ１、Ｇ２、Ｇ３、Ｇ４のゲート電極幅が２００μｍであり、オフ容量Ｃｏｆｆが０．０６ｐＦであるマルチゲート型のＦＥＴを用いており、この場合、周波数０．９ＧＨｚでは、１／（２π・ｆ・Ｃｏｆｆ）＝３ｋΩとなるため、第１、第２、第３、第４高抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４の抵抗値Ｒは、これよりも１０倍程度大きい３０ｋΩとした。また、第１、第２、第３低抵抗ｒ１、ｒ２、ｒ３の抵抗値ｒは０．２〜０．３Ωとした。
【００４７】
第１実施例のスイッチ回路装置を構成する半導体装置は、図２及び図３に示すように、ドレイン電極Ｄの下方には第１イオン注入層１が形成され、ソース電極Ｓの下方には第２イオン注入層２が形成されている。第１、第２イオン注入層１，２の間にはチャネル層として働く動作層３が形成されており、動作層３上には、ドレイン電極Ｄ側から順に、第１ゲート電極Ｇ１、第２ゲート電極Ｇ２、第３ゲート電極Ｇ３、第４ゲート電極Ｇ４が形成されている。第１ゲート電極Ｇ１と第２ゲート電極Ｇ２との間には第１低抵抗領域ｒｎ１が形成されており、第２ゲート電極Ｇ２と第３ゲート電極Ｇ３との間には第２低抵抗領域ｒｎ２が形成されており、第３ゲート電極Ｇ３と第４ゲート電極Ｇ４との間には第３低抵抗領域ｒｎ３が形成されている。
【００４８】
動作層３の一方の側方（図２の紙面上において、動作層３の下側）には、第１イオン注入層１と第１低抵抗領域ｒｎ１とを結ぶ第１高抵抗領域ＲＮ１、第１低抵抗領域ｒｎ１と第２低抵抗領域ｒｎ２とを結ぶ第２高抵抗領域ＲＮ２、第２低抵抗領域ｒｎ２と第３低抵抗領域ｒｎ３とを結ぶ第３高抵抗領域ＲＮ３、第３低抵抗領域ｒｎ３と第４低抵抗領域ｒｎ４とを結ぶ第４高抵抗領域ＲＮ４が夫々形成されている。
【００４９】
また、動作層３の他方の側方（図２の紙面上において、動作層３の上側）には、第１、第２、第３、第４ゲート電極Ｇ１、Ｇ２、Ｇ３、Ｇ４の幅広の電圧印加部４が夫々形成されている。
【００５０】
第１、第２、第３、第４低抵抗領域ｒｎ１、ｒｎ２、ｒｎ３、ｒｎ４は夫々、図１の回路図における第１、第２、第３、第４低抵抗ｒ１、ｒ２、ｒ３、ｒ４となり、第１、第２、第３、第４高抵抗領域ＲＮ１、ＲＮ２、ＲＮ３、ＲＮ４は夫々、図１の回路図における第１、第２、第３、第４高抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４となる。
【００５１】
尚、このスイッチ回路装置を構成する半導体装置は、半絶縁性のＧａＡｓ基板上に所定領域にＳｉイオンを４０ｅＶで注入することにより動作層３を形成し、その後、所定領域にＳｉイオンを１００ｅＶで注入することにより第１、第２、第３、第４高抵抗領域ＲＮ１、ＲＮ２、ＲＮ３、ＲＮ４を形成し、次いで、動作層３の所定領域にＳｉイオンを１５０ｅＶで注入することにより第１、第２イオン注入層１、２及び第１、第２、第３、第４低抵抗領域ｒｎ１、ｒｎ２、ｒｎ３、ｒｎ４をＳｉイオンを同時に形成している。動作層３のＳｉイオンのドーピング濃度が２×１０17ｃｍ-2であり、半導体基板の表面より８０ｎｍ程度の深さまで形成されている。
また、第１、第２、第３、第４高抵抗領域ＲＮ１、ＲＮ２、ＲＮ３、ＲＮ４はＳｉイオンのドーピング濃度が１×１０17ｃｍ-2であり、半導体基板の表面より２００ｎｍ程度の深さまで形成されている。また、第１、第２イオン注入層１、２及び第１、第２、第３、第４低抵抗領域ｒｎ１、ｒｎ２、ｒｎ３、ｒｎ４はＳｉイオンのドーピング濃度が５×１０17ｃｍ-2であり、半導体基板の表面より３００ｎｍ程度の深さまで形成されている。尚、図３において、５はＳｉＮよりなる２０ｎｍ厚の保護膜である。
【００５２】
このような第１実施例のスイッチ回路装置は、ドレイン電極Ｄとソース電極Ｓとの間に４つのゲート電極を有するマルチゲート型のＦＥＴで構成されているため、４個のＦＥＴを直列に接続したスイッチ回路装置に比べて使用面積を小さくすることが出来る。
【００５３】
また、各ゲート電極Ｇ１、Ｇ２、Ｇ３、Ｇ４の間の接続部分が、第１、第２、第３低抵抗ｒ１、ｒ２、ｒ３、第１、第２、第３、第４高抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４を介してドレイン電極Ｄ及びソース電極Ｓに接続されるため、各ゲート電極間Ｇ１、Ｇ２、Ｇ３、Ｇ４の段間電位をドレイン電極Ｄの電位及びソース電極Ｓの電位と等しくなり、安定する。このため、この第１実施例のスイッチ回路装置では、スイッチＯＦＦ時において完全なＯＦＦ状態にすることが出来る。尚、図４は第１実施例のスイッチ回路のＯＦＦ時における等価回路である。
【００５４】
しかも、第１、第２、第３低抵抗領域ｒｎ１、ｒｎ２、ｒｎ３及び第１、第２、第３、第４高抵抗領域ＲＮ１、ＲＮ２、ＲＮ３、ＲＮ４は、イオン注入層により形成されているため、寸法が小さく、新たに抵抗を設けたことによる面積の増加は殆ど無い。
【００５５】
図５は本発明の第２実施例のスイッチ回路の平面パターン図であり、図２と同一部分には同一符号を付してある。この第２実施例のスイッチ回路装置は、回路接続は第１実施例の図１に示した場合と同じであるが、平面パターンが以下の点で異なる。
【００５６】
この第２実施例のスイッチ回路装置では、第１高抵抗領域ＲＮ１、第３高抵抗領域ＲＮ３は動作層３の一方の側方に形成され、第２の高抵抗領域ＲＮ２、第４の高抵抗領域ＲＮ４は動作層３の他方の側方に形成されている。即ち、第１、第２、第３、第４の高抵抗領域ＲＮ１、ＲＮ２、ＲＮ３、ＲＮ４は、動作層３に一方の側方と他方の側方とに交互に形成されている。
【００５７】
また、第２、第４ゲート電極Ｇ２、Ｇ４の電圧印加部５は動作層３の一方の側方に形成され、第１、第３ゲート電極Ｇ１、Ｇ３の電圧印加部４は動作層３の他方の側方に形成されている。即ち、４個の電圧印加部４は、動作層の一方の側方と他方の側方とに交互に形成されている。
【００５８】
このような第２実施例のスイッチ回路装置では、第１低抵抗領域ｒｎ１は一端に第１高抵抗領域ＲＮ１が接続され、他端に第２高抵抗領域ＲＮ２が接続されているため、幅細にすることが出来る。また、第２低抵抗領域ｒｎ２についても、一端に第３高抵抗領域ＲＮ３が接続され、他端に第２高抵抗領域ＲＮ２が接続されているため、幅細にすることが出来る。また、第３低抵抗領域ｒｎ３についても、一端に第３高抵抗領域ＲＮ３が接続され、他端に第４高抵抗領域ＲＮ４が接続されているため、幅細にすることが出来る。即ち、第１、第２、第３の低抵抗領域ｒｎ１、ｒｎ２、ｒｎ３は共にその両端が高抵抗領域との接続に利用されるため、幅細にすることが出来る。従って、ドレイン電極Ｄとソース電極Ｓとの距離を小さくすることが出来、更に小面積化に適している。
【００５９】
また、上述の第１実施例或いは第２実施例のスイッチ回路装置では、図６に示すように、第１高抵抗Ｒ１のドレイン電極Ｄ側に抵抗Ｒを介して入力端子Ｐ１とは別にバイアス電圧を印加するためのバイアス端子Ｐ３を設けてもよい。この場合、１個のバイアス端子Ｐ３でドレイン電極Ｄ及び各ゲート電極Ｇ１、Ｇ２、Ｇ３、Ｇ４間に所望のバイアス電圧を印加できる。
【００６０】
尚、バイアス端子Ｐ３は、第１高抵抗Ｒ１と第２高抵抗Ｒ２の間、第２高抵抗Ｒ２と第３高抵抗Ｒ３の間、第３高抵抗Ｒ３と第４高抵抗Ｒ４の間、或いは第４高抵抗Ｒ４とソース電極Ｓとの間に抵抗Ｒを介して接続してもよい。
【００６１】
図７は本発明の第３実施例のスイッチ回路装置の構成を示す回路図、図８は第３実施例のスイッチ回路装置の平面パターンを示す図である。
【００６２】
この第３実施例のスイッチ回路装置は、入力端子Ｐ１と出力端子Ｐ２との間に、各々が上記第２実施例のスイッチ回路装置と同じ構成である３個の第１、第２、第３のスイッチ回路部Ａ、Ｂ、Ｃを夫々並列に接続したものである。
【００６３】
図７、図８において、Ｄ１、Ｄ２、Ｄ３は夫々、第１、第２、第３スイッチ回路部のドレイン電極であり、Ｓ１、Ｓ２、Ｓ３は夫々、第１、第２、第３スイッチ回路部のソース電極である。図８の平面パターン図に示すように、第１スイッチ回路部Ａのソース電極Ｓ１と第２スイッチ回路部Ｂのソース電極Ｓ２とは共通の電極層により形成されており、第２スイッチ回路部Ｂのドレイン電極Ｄ２と第３スイッチ回路部Ｃのドレイン電極Ｄ３とは共通の電極層により形成されている。
【００６４】
この第３実施例のスイッチ回路装置では、第１、第２、第３スイッチ回路部Ａ、Ｂ、Ｃと３個のスイッチ回路部が並列に接続されているため、入力端子Ｐ１と出力端子Ｐ２との間を流れる電流量を増加させることが出来る。そして、このような回路においても、各スイッチ回路部におけるゲート電極間の段間電位を安定させることが出来、スイッチＯＦＦ時において完全なＯＦＦ状態にすることが出来る。尚、図９は第３実施例のスイッチ回路装置のＯＦＦ時における等価回路である。
【００６５】
次に、入出力端子間に第１実施例に示すスイッチ回路装置を１０個並列に接続した本発明のスイッチ回路装置と、従来のスイッチ回路装置を１０個並列に接続した従来のスイッチ回路装置とについて夫々、入出力特性を測定した。その結果、線形出力電力の最大値に関しては、従来のスイッチ回路装置では、１．６Ｗ（３２．１ｄＢｍ）であるのに対して、本発明のスイッチ回路装置では、２．３Ｗ（３３．６ｄＢｍ）と大幅に大きくなった。即ち、本発明のスイッチ回路装置では、従来のスイッチ回路装置に対して、オフ側端子での漏れ電力が小さくなり、線形出力電力の最大値が小さくなり、線形出力電力の最大値が大きくなることが判る。尚、図１０は上記本発明のスイッチ回路と、従来のスイッチ回路における入出力特性を示す図である。
【００６６】
また、本発明は、図１１の示す第４実施例のスイッチ回路装置や、図１２に示す第５実施例のスイッチ回路装置や、図１３に示す第６実施例のスイッチ回路装置にも適用される。
【００６７】
図１１の第４実施例のスイッチ回路装置は、入力端子Ｐ１と出力端子Ｐ２との間には、第１、第２ゲート電極Ｇ１、Ｇ２を有するマルチゲート型のＦＥＴが接続されている。第１ゲート電極Ｇ１と第２ゲート電極Ｇ２との間には、第１低抵抗ｒ１の一端が接続されている。第１低抵抗ｒ１の他端とドレイン電極Ｄとの間には、第１高抵抗Ｒ１が接続されており、第１低抵抗ｒ１の他端とソース電極Ｓとの間には、第２高抵抗Ｒ２が接続されている。
【００６８】
この第４実施例のスイッチ回路装置では、第１、第２ゲート電極Ｇ１、Ｇ２の間の接続部分が、第１低抵抗ｒ１、第１、第２高抵抗Ｒ１、Ｒ２を介してドレイン電極Ｄ及びソース電極Ｓに接続される。このため、第１、第２ゲート電極Ｇ１、Ｇ２の段間電位はドレイン電極Ｄの電位及びソース電極Ｓの電位と等しくなり、安定し、スイッチＯＦＦ時における信号漏れを抑制することが出来る。尚、この実施例では、第１高抵抗Ｒ１、第２高抵抗Ｒ２の両方が設けられているが、どちらか一方だけが設けられても、上述の信号漏れを減少させることが出来る。
【００６９】
図１２の第５実施例のスイッチ回路装置は、入力端子Ｐ１と出力端子Ｐ２との間には、第１、第２、第３ゲート電極Ｇ１、Ｇ２、Ｇ３を有するマルチゲート型のＦＥＴが接続されている。第１ゲート電極Ｇ１と第２ゲート電極Ｇ２との間には、第１低抵抗ｒ１の一端が接続されている。また、第２ゲート電極Ｇ２と第３ゲート電極Ｇ３との間には、第２低抵抗ｒ２の一端が接続されている。第１低抵抗ｒ１の他端と第２低抵抗ｒ２の他端とは、第１高抵抗Ｒを介して接続されている。
【００７０】
この第５実施例のスイッチ回路装置では、第１、第２ゲート電極Ｇ１、Ｇ２の間の接続部分と、第２、第３ゲート電極Ｇ２、Ｇ３の間の接続部分とが、第１、第２低抵抗ｒ１、ｒ２、及び第１高抵抗Ｒ１を介して接続されている。このため、第１、第２ゲート電極Ｇ１、Ｇ２の段間電位と、第２、第３ゲート電極Ｇ２、Ｇ３の段間電位とは等しくなり、安定し、この部分におけるスイッチＯＦＦ時における信号漏れを減少させることが出来る。
【００７１】
図１３の第６実施例のスイッチ回路装置は、入力端子Ｐ１と出力端子Ｐ２との間には、第１、第２、第３ゲート電極Ｇ１、Ｇ２、Ｇ３を有するマルチゲート型のＦＥＴが接続されている。第１ゲート電極Ｇ１と第２ゲート電極Ｇ２との間には、第１低抵抗ｒ１の一端が接続されている。また、第２ゲート電極Ｇ２と第３ゲート電極Ｇ３との間には、第２低抵抗ｒ２の一端が接続されている。第１低抵抗ｒ１の他端とドレイン電極Ｄとは、第１高抵抗Ｒを介して接続されており、第２抵抗の他端とソース電極Ｓとは第２高抵抗Ｒ２を介して接続されている。
【００７２】
この第６実施例のスイッチ回路装置では、第１、第２ゲート電極Ｇ１、Ｇ２の間の接続部分が、第１低抵抗ｒ１及び第１高抵抗Ｒ１を介してドレイン電極Ｄに接続されており、また、第２、第３ゲート電極Ｇ２、Ｇ３の間の接続部分が、第２低抵抗ｒ２及び第２高抵抗Ｒ２を介してソース電極Ｓに接続されている。このため、第１、第２ゲート電極Ｇ１、Ｇ２の段間電位はドレイン電極Ｄの電位と等しくなり、安定し、また、第２、第３ゲート電極Ｇ２、Ｇ３の段間電位はソース電極Ｓの電位と等しくなり、安定する。従って、これらの部分におけるスイッチＯＦＦ時における信号漏れを減少させることが出来る。
【００７３】
尚、上述の実施例では、ゲート電極が４個の構造のものについて説明したが、ゲート電極の数がそれ以上のもの、また、第１オーミック電極をソース電極、第２オーミック電極をドレイン電極としたものにおいても、本発明は適用可能である。
【００７４】
【発明の効果】
本発明に依れば、小さなサイズで大きな電力をオンオフ制御出来、しかもスイッチオフ時におけるオーミック電極間の信号漏れを抑えたスイッチ回路装置を構成することが出来る半導体装置を提供し得る。
【００７５】
また、本発明に依れば、上記本発明のスイッチ回路装置を構成することが出来る半導体装置を提供し得る。
【００７６】
更に、本発明に依れば、上記のスイッチ回路装置を小面積で形成することが出来る半導体装置を提供し得る。
【図面の簡単な説明】
【図１】本発明の第１実施例のスイッチ回路装置の回路構成を示す図である。
【図２】本発明の第１実施例のスイッチ回路装置を構成する半導体装置の平面パターンを示す図である。
【図３】本発明の第１実施例のスイッチ回路装置を構成する半導体装置の要部断面図である。
【図４】本発明の第１実施例のスイッチ回路装置のスイッチＯＦＦ時における等価回路を示す図である。
【図５】本発明の第２実施例のスイッチ回路装置を構成する半導体装置の平面パターンを示す図である。
【図６】本発明の第１、第２実施例のスイッチ回路の他の例の回路構成を示す図である。
【図７】本発明の第３実施例のスイッチ回路装置の回路構成を示す図である。
【図８】本発明の第３実施例のスイッチ回路装置を構成する半導体装置の平面パターンを示す図である。
【図９】本発明の第３実施例のスイッチ回路装置のスイッチＯＦＦ時における等価回路を示す図である。
【図１０】本発明のスイッチ回路と従来のスイッチ回路の入出力特性を示す図である。
【図１１】本発明の第４実施例のスイッチ回路装置の回路構成を示す図である。
【図１２】本発明の第５実施例のスイッチ回路装置の回路構成を示す図である。
【図１３】本発明の第６実施例のスイッチ回路装置の回路構成を示す図である。
【図１４】スイッチ回路装置を用いた送受信装置の構成を示す図である。
【図１５】従来のスイッチ回路装置の構成を示す図である。
【符号の説明】
Ｄ ドレイン電極（第１オーミック電極）
Ｓ ソース電極（第２オーミック電）
Ｇ１ 第１ゲート電極
Ｇ２ 第２ゲート電極
Ｇ３ 第３ゲート電極
Ｇ４ 第４ゲート電極
ｒ１ 第１低抵抗
ｒ２ 第２低抵抗
ｒ３ 第３低抵抗
Ｒ１ 第１高抵抗
Ｒ２ 第２高抵抗
Ｒ３ 第３高抵抗
Ｒ４ 第４高抵抗
ｒｎ１ 第１低抵抗領域
ｒｎ２ 第２低抵抗領域
ｒｎ３ 第３低抵抗領域
ＲＮ１ 第１高抵抗領域
ＲＮ２ 第２高抵抗領域
ＲＮ３ 第３高抵抗領域
ＲＮ４ 第４高抵抗領域
１ 第１イオン注入層（第１イオン注入領域）
２ 第２イオン注入層（第２イオン注入領域）
３ 動作層
Claims (8)
- 半導体基板上に第１オーミック電極と第２オーミック電極とが形成され、前記半導体基板中には、前記第１オーミック電極の下方に第１イオン注入領域が形成され、前記第２オーミック電極の下方に第２イオン注入領域が形成され、前記第１、第２イオン注入領域の間に動作層が形成され、前記半導体基板上には、前記動作層上の部分に第１ゲート電極と第２ゲート電極とが形成された半導体装置において、前記半導体基板中には、前記第１ゲート電極と前記第２ゲート電極との間の部分に低抵抗領域が形成され、前記動作層の側方の部分に前記低抵抗領域と前記第１、第２イオン注入領域との少なくとも一方とを結ぶ高抵抗領域が形成されていることを特徴とする半導体装置。
- 半導体基板上に第１オーミック電極と第２オーミック電極とが形成され、前記半導体基板中には、前記第１オーミック電極の下方に第１イオン注入領域が形成され、前記第２オーミック電極の下方に第２イオン注入領域が形成され、前記第１、第２イオン注入領域の間に動作層が形成され、前記半導体基板上には、前記動作層上の部分に第１ゲート電極と第２ゲート電極とが形成された半導体装置において、前記半導体基板中には、前記第１ゲート電極と前記第２ゲート電極との間の部分に低抵抗領域が形成され、前記動作層の側方の部分に前記低抵抗領域と前記第１イオン注入領域とを結ぶ第１高抵抗領域と、前記低抵抗領域と前記第２イオン注入領域とを結ぶ第２高抵抗領域とが形成されていることを特徴とする半導体装置。
- 半導体基板上に第１オーミック電極と第２オーミック電極とが形成され、前記半導体基板中には、前記第１オーミック電極の下方に第１イオン注入領域が形成され、前記第２オーミック電極の下方に第２イオン注入領域が形成され、前記第１、第２イオン注入領域の間に動作層が形成され、前記半導体基板上には、前記動作層上の部分に第１ゲート電極と第２ゲート電極と第３ゲート電極とが形成された半導体装置において、前記半導体基板中には、前記第１ゲート電極と前記第２ゲート電極との間の部分に第１低抵抗領域が形成され、前記第２ゲート電極と前記第３ゲート電極との間の部分に第２低抵抗領域が形成され、前記動作層の側方の部分に前記第１低抵抗領域と前記第２低抵抗領域とを結ぶ高抵抗領域が形成されていることを特徴とする半導体装置。
- 半導体基板上に第１オーミック電極と第２オーミック電極とが形成され、前記半導体基板中には、前記第１オーミック電極の下方に第１イオン注入領域が形成され、前記第２オーミック電極の下方に第２イオン注入領域が形成され、前記第１、第２イオン注入領域の間に動作層が形成され、前記半導体基板上には、前記動作層上の部分に第１ゲート電極と第２ゲート電極と第３ゲート電極とが形成された半導体装置において、前記半導体基板中には、前記第１ゲート電極と前記第２ゲート電極との間の部分に第１低抵抗領域が形成され、前記第２ゲート電極と前記第３ゲート電極との間の部分に第２低抵抗領域が形成され、前記動作層の側方の部分に前記第１低抵抗領域と前記第１イオン注入領域とを結ぶ第１高抵抗領域と、前記第２低抵抗領域と前記第２イオン注入領域とを結ぶ第２高抵抗領域とが形成されていることを特徴とする半導体装置。
- 半導体基板上に第１オーミック電極と第２オーミック電極とが形成され、前記半導体基板中には、前記第１オーミック電極の下方に第１イオン注入領域が形成され、前記第２オーミック電極の下方に第２イオン注入領域が形成され、前記第１、第２イオン注入領域の間に動作層が形成され、前記半導体基板上には、前記動作層上の部分に第１ゲート電極と第２ゲート電極と第３ゲート電極とが形成された半導体装置において、前記半導体基板中には、前記第１ゲート電極と前記第２ゲート電極との間の部分に第１低抵抗領域が形成され、前記第２ゲート電極と前記第３ゲート電極との間の部分に第２低抵抗領域が形成され、前記動作層の側方の部分に前記第１低抵抗領域と前記第１イオン注入領域とを結ぶ第１高抵抗領域と、前記第２低抵抗領域と前記第２イオン注入領域とを結ぶ第２高抵抗領域と、前記第１低抵抗領域と前記第２低抵抗領域とを結ぶ第３高抵抗領域とが形成されていることを特徴とする半導体装置。
- 前記第１、第２オーミック電極の間には、前記高抵抗領域が複数形成され、隣合う前記高抵抗領域のうち一方の高抵抗領域は前記動作層の一方の側方に形成され、他方の高抵抗領域は前記動作層の他方の側方に形成されていることを特徴とする請求項１，２，３，４又は５記載の半導体装置。
- 前記低抵抗領域がイオン注入により形成されていることを特徴とする請求項１，２，３，４、５又は６記載の半導体装置。
- 前記高抵抗領域がイオン注入により形成されていることを特徴とする請求項１，２，３，４，５，６又は７記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19949699A JP3600072B2 (ja) | 1998-07-14 | 1999-07-13 | 半導体装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10-198913 | 1998-07-14 | ||
| JP19891398 | 1998-07-14 | ||
| JP19949699A JP3600072B2 (ja) | 1998-07-14 | 1999-07-13 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000101032A JP2000101032A (ja) | 2000-04-07 |
| JP3600072B2 true JP3600072B2 (ja) | 2004-12-08 |
Family
ID=26511245
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19949699A Expired - Fee Related JP3600072B2 (ja) | 1998-07-14 | 1999-07-13 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3600072B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4272142B2 (ja) | 2004-12-07 | 2009-06-03 | 株式会社ルネサステクノロジ | スイッチング素子並びにそれを用いたアンテナスイッチ回路及び高周波モジュール |
| US7326976B2 (en) | 2005-11-15 | 2008-02-05 | International Business Machines Corporation | Corner dominated trigate field effect transistor |
| US8200167B2 (en) | 2006-11-09 | 2012-06-12 | Renesas Electronics Corporation | Semiconductor integrated circuit, RF module using the same, and radio communication terminal device using the same |
| JP2008218461A (ja) * | 2007-02-28 | 2008-09-18 | Sony Corp | 電界効果トランジスタの製造方法及び電界効果トランジスタ、この電界効果トランジスタを備える半導体装置及び通信機器 |
| US8492796B2 (en) | 2007-03-13 | 2013-07-23 | Infineon Technologies Ag | MuGFET switch |
| JP5127430B2 (ja) * | 2007-12-25 | 2013-01-23 | キヤノン株式会社 | レーザ素子 |
| JP2009141379A (ja) * | 2009-01-21 | 2009-06-25 | Renesas Technology Corp | スイッチング素子並びにそれを用いたアンテナスイッチ回路及び高周波モジュール |
-
1999
- 1999-07-13 JP JP19949699A patent/JP3600072B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000101032A (ja) | 2000-04-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6218890B1 (en) | Switching circuit device and semiconductor device | |
| US5313083A (en) | R.F. switching circuits | |
| US9129836B2 (en) | High-frequency switching transistor and high-frequency circuit | |
| US7161197B2 (en) | RF switching circuit for use in mobile communication systems | |
| US7547939B2 (en) | Semiconductor device and circuit having multiple voltage controlled capacitors | |
| JP2008263523A (ja) | 高周波スイッチ回路 | |
| US6320476B1 (en) | Millimeter-band semiconductor switching circuit | |
| JP2006165224A (ja) | スイッチング素子並びにそれを用いたアンテナスイッチ回路及び高周波モジュール | |
| US7339210B2 (en) | Compound semiconductor switching circuit device | |
| JP3600072B2 (ja) | 半導体装置 | |
| KR100644980B1 (ko) | 화합물 반도체 스위치 회로 장치 | |
| US20030075765A1 (en) | Semiconductor integrated circuit | |
| EP0373803A2 (en) | R. F. switching circuits | |
| US7667499B2 (en) | MuGFET circuit for increasing output resistance | |
| JP2002368194A (ja) | 化合物半導体スイッチ回路装置 | |
| US7112867B2 (en) | Resistive isolation between a body and a body contact | |
| US20070085576A1 (en) | Output driver circuit with multiple gate devices | |
| US7206552B2 (en) | Semiconductor switching device | |
| Koudymov et al. | Monolithically integrated high-power broad-band RF switch based on III-N insulated gate transistors | |
| EP0481113B1 (en) | Digitally controlled field effect attenuator devices | |
| JP3625694B2 (ja) | モノリシックマイクロ波集積回路装置 | |
| JPH0680802B2 (ja) | 半導体装置 | |
| JPH0799210A (ja) | 電界効果トランジスタ | |
| JPH10242387A (ja) | マイクロ波集積回路 | |
| JPH0691461B2 (ja) | ダイナミック型分周器 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040122 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040309 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040422 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040518 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040914 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040915 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070924 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080924 Year of fee payment: 4 |
|
| LAPS | Cancellation because of no payment of annual fees |