KR20050107924A - 반도체 소자의 정전방전 보호회로 - Google Patents

Abstract

본 발명은 반도체 설계 기술에 관한 것으로, 특히 반도체 소자의 정전방전(ElectroStatic Discharge: ESD) 보호회로에 관한 것이다. 본 발명은 테스트 시 각 칩 내의 ESD 저항의 병렬 연결에 의한 테스트 입력 신호 전송 문제를 해결할 수 있는 반도체 소자의 정전방전 보호회로를 제공하는데 그 목적이 있다. 테스트 시 각 칩 내의 ESD 저항의 병렬 연결에 의한 테스트 입력 신호 전송시 유발되는 문제점은 입력 신호와 ESD 저항에 연결된 파워 소오스가 동일한 것에 기인한다. 본 발명에서는 입력 신호와 ESD 저항에 연결된 파워 소오스를 분리하였다. 본 발명의 일 측면에 따르면, 소오스가 전원전압 라인에 접속되고 드레인 및 게이트가 접지전압 라인에 접속된 NMOS 트랜지스터; 패드와 상기 접지전압 라인 사이에 접속된 정전방전 트랜지스터; 및 상기 전원전압 라인과 물리적 논리적으로 분리된 정전방전 저항 전용 전원전압 라인과 상기 패드 사이에 접속된 정전방전 저항을 구비하는 반도체 소자의 정전방전 보호회로가 제공된다.

Description

반도체 소자의 정전방전 보호회로{ESD PROTECTION CIRCUIT IN SEMICONDUCTOR DEVICE}

본 발명은 반도체 설계 기술에 관한 것으로, 특히 반도체 소자의 정전방전(ElectroStatic Discharge: ESD) 보호회로에 관한 것이다.

정전방전 현상은 반도체 칩의 신뢰성을 좌우하는 요소 중의 하나로서, 반도체 칩의 취급시 또는 시스템에 장착하는 경우 발생되어 칩을 손상시키는 요인이 되고 있다.

일반적으로, 반도체 메모리를 비롯한 각종 반도체 집적 회로에는, 정전방전에 따른 내부 회로의 절연막 파괴나 접합 파괴 등을 방지하기 위해서, 칩의 입/출력 인터페이스 부분에 과전압을 흡수하는 ESD 보호회로를 내장시키고 있다.

도 1은 종래기술에 따른 반도체 소자의 정전방전 보호회로의 구성도이다.

도 1에 도시된 바와 같이 오픈-드레인형(Open-Drain Type) 출력 드라이버를 채택한 칩에서는 패드(PAD)에 풀-업 드라이버 대신 ESD 저항(Resd)을 연결하여 사용하고 있다.

보다 자세히 살펴보면, 종래기술에 따른 반도체 소자의 정전방전 보호회로는, 소오스가 전원전압단(VDD)에 접속되고 드레인 및 게이트가 접지전압단(VSS)에 접속된 NMOS 트랜지스터(M1)와, 소오스가 패드(PAD)에 접속되고 드레인이 접지전압단(VSS)에 접속되며, 게이트가 저항(R)을 매개로 접지전압단(VSS)에 접속된 ESD 트랜지스터(M2)와, 전원전압단(VDD)과 패드(PAD) 사이에 접속된 ESD 저항(Resd)을 구비한다.

이런 형태의 패드(PAD)는 실제 칩 동작시에는 출력전용으로만 사용되지만, 칩 설계 및 제작 후 정상동작을 테스트하기 위한 웨이퍼 번인 테스트에서는 출력패드로서만이 아니라 입력패드로도 사용된다.

그러나, 테스트 시 이 패드를 입력패드로 사용할 경우에는, 도 2에 도시된 바와 같이 다수개의 DRAM 칩을 동시에 테스트하기 위하여 병렬 구조로 배치해야 한다.

이에 따라 각 DRAM 칩 내의 ESD 저항(Resd)이 서로 병렬 연결이 되고, 테스트 입력 신호를 보내는 드라이버(Driver)에서 바라볼 때 매우 작은 입력 저항값을 갖게 되어 입력 신호가 제대로 입력되지 않는 현상이 발생한다.

본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 테스트 시 각 칩 내의 ESD 저항의 병렬 연결에 의한 테스트 입력 신호 전송 문제를 해결할 수 있는 반도체 소자의 정전방전 보호회로를 제공하는데 그 목적이 있다.

상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 소오스가 전원전압 라인에 접속되고 드레인 및 게이트가 접지전압 라인에 접속된 NMOS 트랜지스터; 패드와 상기 접지전압 라인 사이에 접속된 정전방전 트랜지스터; 및 상기 전원전압 라인과 물리적 논리적으로 분리된 정전방전 저항 전용 전원전압 라인과 상기 패드 사이에 접속된 정전방전 저항을 구비하는 반도체 소자의 정전방전 보호회로가 제공된다.

바람직하게, 상기 전원전압 라인은 각 패드마다 분리해서 연결하고, 상기 정전방전 저항 전용 전원전압 라인은 각 패드마다 공유한다.

바람직하게, 테스트시 상기 정전방전 저항 전용 전원전압 라인은 플로팅되도록 한다.

테스트 시 각 칩 내의 ESD 저항의 병렬 연결에 의한 테스트 입력 신호 전송시 유발되는 문제점은 입력 신호와 ESD 저항에 연결된 파워 소오스가 동일한 것에 기인한다. 본 발명에서는 입력 신호와 ESD 저항에 연결된 파워 소오스를 분리하였다.

이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.

도 3은 본 발명의 일 실시예에 따른 반도체 소자의 정전방전 보호회로의 구성도이다.

도 3을 참조하면, 본 실시예에 따른 반도체 소자의 정전방전 보호회로는, 소오스가 전원전압단(VDD)에 접속되고 드레인 및 게이트가 접지전압단(VSS)에 접속된 NMOS 트랜지스터(M1)와, 소오스가 패드(PAD)에 접속되고 드레인이 접지전압단(VSS)에 접속되며, 게이트가 저항(R)을 매개로 접지전압단(VSS)에 접속된 ESD 트랜지스터(M2)와, ESD 저항 전용 전원전압단(VDD)과 패드(PAD) 사이에 접속된 ESD 저항(Resd)을 구비한다.

즉, 본 실시예에서는 ESD 저항(Resd)에 연결된 파워 소오스를 별도로 분리하였다.

도 4는 VDD 라인과 VDDT 라인의 레이아웃도이다.

도 4를 참조하면, 전원전압(VDD) 라인과 분리된 ESD 저항 전용 전원전압(VDDT) 라인은 패키지 레벨에서도 별도의 핀을 배치하여 입력을 제어할 수 있도록 한다. 즉, 테스트 시에는 ESD 저항 전용 전원전압(VDDT) 라인을 플로팅 시켜서 테스트 신호 입력을 위한 드라이버 쪽에서 볼 때 ESD 저항(Resd)이 보이지 않도록 한다. 실제 레이아웃에서도 VDD 라인과 VDDT 라인을 분리하며, VDD는 패드(PAD) 마다 분리(A 부분)하고 VDDT는 패드(PAD) 끼리 공유하도록 한다.

이상에서 살펴본 바와 같이 입력 신호와 ESD 저항에 연결된 파워 소오스를 분리하는 경우, 오픈-드레인 방식의 출력전용 패드를 입력 패드로도 활용할 수 있게 되어 테스트 비용과 레이아웃 면적을 절감할 수 있게 된다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

예컨대, 전술한 실시예에서는 반도체 메모리 칩에 ESD 회로를 적용하는 경우를 일례로 들어 설명하였으나, 본 발명은 비메모리 반도체에도 적용할 수 있다.

전술한 본 발명은 테스트 신뢰도를 확보하는 효과가 있으며, 패드의 활용도를 높여 테스트 비용 및 레이아웃 면적을 절감하는 효과를 기대할 수 있다.

도 1은 종래기술에 따른 반도체 소자의 정전방전 보호회로의 구성도.

도 2는 웨이퍼 번인 테스트시 연결 상태도.

도 3은 본 발명의 일 실시예에 따른 반도체 소자의 정전방전 보호회로의 구성도.

도 4는 VDD 라인과 VDDT 라인의 레이아웃도.

* 도면의 주요 부분에 대한 부호의 설명

M1 : NMOS 트랜지스터

M2 : ESD 트랜지스터

Resd : ESD 저항

VDD : 전원전압

VDDT : ESD 저항 전용 전원전압

Claims (3)

1. 소오스가 전원전압 라인에 접속되고 드레인 및 게이트가 접지전압 라인에 접속된 NMOS 트랜지스터;

   패드와 상기 접지전압 라인 사이에 접속된 정전방전 트랜지스터; 및

   상기 전원전압 라인과 물리적 논리적으로 분리된 정전방전 저항 전용 전원전압 라인과 상기 패드 사이에 접속된 정전방전 저항을 구비하는 반도체 소자의 정전방전 보호회로.
2. 제1항에 있어서,

   상기 전원전압 라인은 각 패드마다 분리해서 연결하고, 상기 정전방전 저항 전용 전원전압 라인은 각 패드마다 공유하는 것을 특징으로 하는 반도체 소자의 정전방전 보호회로.
3. 제1항 또는 제2항에 있어서,

   테스트시 상기 정전방전 저항 전용 전원전압 라인은 플로팅되는 것을 특징으로 하는 반도체 소자의 정전방전 보호회로.