KR100896464B1 - 패드 사이의 메탈 라인을 공유하는 반도체 장치 - Google Patents

패드 사이의 메탈 라인을 공유하는 반도체 장치 Download PDF

Info

Publication number
KR100896464B1
KR100896464B1 KR1020070135569A KR20070135569A KR100896464B1 KR 100896464 B1 KR100896464 B1 KR 100896464B1 KR 1020070135569 A KR1020070135569 A KR 1020070135569A KR 20070135569 A KR20070135569 A KR 20070135569A KR 100896464 B1 KR100896464 B1 KR 100896464B1
Authority
KR
South Korea
Prior art keywords
power clamp
line
voltage line
pads
power
Prior art date
Application number
KR1020070135569A
Other languages
English (en)
Inventor
최현승
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020070135569A priority Critical patent/KR100896464B1/ko
Priority to US12/042,486 priority patent/US8039965B2/en
Application granted granted Critical
Publication of KR100896464B1 publication Critical patent/KR100896464B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/18—Bit line organisation; Bit line lay-out
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/14—Word line organisation; Word line lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/60—Protection against electrostatic charges or discharges, e.g. Faraday shields
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/10—Aspects relating to interfaces of memory device to external buses
    • G11C2207/105—Aspects related to pads, pins or terminals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

본 발명은 레이아웃 면적을 줄일 수 있는 반도체 장치의 레이아웃에 관한 것으로서, 본 발명에 따른 반도체 장치는 제 1 전압 라인과 제 2 전압 라인 사이에 이격되어 배치되는 패드들, 상기 각각의 패드들의 상부 또는 하부에 서로 이웃하게 배치되는 제 1 및 제 2 파워 클램프부, 및 상기 패드들 사이에 배치되어 상기 제 1 및 제 2 파워 클램프부에 공통으로 전원을 공급하는 메탈 라인을 포함한다.

Description

패드 사이의 메탈 라인을 공유하는 반도체 장치{Semiconductor Device Holing Metal Line between pads In Common}
본 발명은 반도체 장치에 관한 것으로서, 특히 레이아웃 면적을 줄일 수 있는 반도체 장치의 레이아웃에 관한 것이다.
반도체 기술이 발전함에 따라 메모리의 용량이 증가하고 처리 속도는 급속히 발전하고 있다.
통상적으로, 반도체 장치를 형성하는 입의 주변 영역에는 칩 외부와의 전기적 접속을 가능하게 하기 위한 패드(pad)들이 놓여진다. 상기 패드들은 통하여 어드레스, 커맨드 입력, 데이터 리드 및 데이터 라이트 동작에 관련된 신호들이 칩 내부로 입력되거나 칩 외부로 출력된다. 이러한 칩 내부 회로와 연결되는 패드는 와이어 본딩을 통하여 패키지 핀과 연결된다.
이러한 패드들 각각에는 패드에 인접하여 상기 패드에 직접 연결되기 위한 회로들이 배치되기 위한 인접회로 여역이 구비된다. 상기 인접 회로영역은 상기 패드에 직접 연결되는 회로들이 배치되는 영역으로 패드와 연결되는 정전기 방전부, 데이터 출력 드라이버 회로, ODT 회로 등이 배치되는 영역이다. 상기 인접회로 영 역에 구비되는 회로와 상기 패드와 연결됨에 의하여 상기 패드들은 그 용도가 결정되고 사용자가 요구하는 패키징 형태에 맞도록 패키징 되게 된다.
도 1은 상기 패드 주위에 형성되는 정전기 방전부와 그 회로의 레이아웃을 나타낸 것이다.
도 1 (a)를 참고하면, 반도체 장치는 패드(10)와 내부 회로(40) 사이에 정전기 방전부(20)가 형성되어 있고, 전원 전압 VDD 라인(1)과 접지 전압 VSS 라인(2) 사이에 파워 클램프부(30) 형성되어 있다.
상기 정전기 방전부(20)는 전원 전압 VDD 라인에 연결된 P 타입 다이오드(21)와 접지 전압 VSS 라인에 연결된 N 타입 다이오드(22)가 시리즈로 연결되어 있으며, 패드에 정전기가 입력되는 경우 상기 전원 전압 VDD 라인이나 접지 전압 VSS 라인으로 방전한다.
그리고 상기 파워 클램프부(30)는 전원 전압 VDD 라인과 접지 전압 VSS 라인 사이에 형성되어 정전기가 입력되어 전압 변화가 급격히 변화할 때 턴 온 되어 파워를 보호해준다.
도 1 (b)는 상기 (a)의 레이아웃을 나타낸 것이다.
다만, 상기 정전기 방전부(20)와 파워 클램프(30)의 레이아웃은 이 기술 분야에서 통상의 지식을 가진 자라면 자명하게 알 수 있을 것이므로 본 발명의 요지를 흐르지 않기 위해서 상세 레이아웃은 생략하고 파워 공급에 관련된 메탈 라인과 콘택만을 개념적으로 도시하였다.
도 1(b)를 참조하면, 종래 기술에 따른 정전기 방전부(21, 22, 23, 24)와 파 워 클램프부(31, 32, 33, 34)는 패드(10, 11)의 상하부에 배치되고, 상기 파워 클램프부에 바이어스를 인가하기 위한 메탈 라인(41, 42, 43, 44)이 배치된다.
상기 정전기 방전부(20)의 다이오드(21, 22)는 패드(10)와 오버 랩 되게 형성되고, 콘택을 통해 전원 전압 VDD 라인(1)이나 접지 전압 VSS 라인(2)으로 연결된다. 보다 상세하게 살펴보면, 제 1 다이오드(21)의 일측은 전원 전압 VDD 라인(1)에 연결되고 다른 일측은 접지 전압 VSS 라인(2)에 연결된다. 즉, 제 1 다이오드(21)의 N형 불순물 영역은 콘택을 통해 하부의 VDD 라인(1)과 연결되고 P형 물순물 영역은 메탈 옵션(미도시)을 통해 패드(10)와 연결된다. 따라서 상기 제 1 다이오드(21)는 패드(10)에 인가되는 정전기를 상기 전원 전압 VDD 라인(1)으로 방전시킴으로써 회로를 보호할 수 있다. 마찬가지로, 제 2 다이오드(22) N 형 불순물 영역은 콘택을 통해 접지 전압 VSS 라인(1)과 연결되고 N형 불순물 영역은 메탈 옵션(미도시)를 통해 패드(10)에 연결된다.
다음으로, 파워 클램프부(30)를 살펴보면, 도 1(a)의 파워 클램프부(30)는 도 1(b)의 파워 클램프부(31, 32)에 대응된다. 제 1 파워 클램프부(31)는 전원 전압 VDD 라인(1)이나 접지 전압 라인(2)과 오버랩되는 부분에 콘택이 형성되어 전원 전압 VDD 또는 접지 전압 VSS 를 공급받는다. 그리고 메탈 라인(41)을 통해 전원 전압 또는 접지 전압 VSS 라인(1)과 연결된다. 마찬가지로 제 2 파워 클램프부(32)는 접지 전압 VSS 라인과 오버랩되는 부분에 콘택이 형성되어 접지 전압이 공급되고 메탈 라인(42)를 통해 전원 전압 VDD가 공급된다.
상기 제 1 파워 클램프부(31)의 드레인단은 전원 전압 VDD 라인(1)과 오버랩 된 부분에 형성된 콘택을 통해 전원 전압 VDD가 공급되고 소스단은 메탈 라인(41)을 통해 접지 전압 VSS가 공급된다. 그리고 제 2 파워 클램프부(32)의 드레인단은 메탈 라인(42)를 통해 전원 전압 VDD가 인가되고 소스단에는 접지 전압 VSS 라인과 오버랩 된 부분에 형성된 콘택을 통해 접지 전압 VSS가 인가된다.
그리고 패드(11)의 주변에도 정전기 방전부(23, 24)와 파워 클램프부(33, 34)가 배치되고, 상기 파워 클램프부(33, 34)에 바이어스를 인가하기 위해서 메탈 라인(43, 44)이 형성된다.
상기 메탈 라인들(41, 42, 43, 44)은 일반적으로 6um이상의 배선이 사용되는데, 반도체 소자가 점점 소형화 되고 고속화되면서 신호라인들이 점점 늘어나면서 상기와 같이 파워 공급을 위한 메탈 라인을 배치하기 위한 공간을 확보하는데 많은 어려움이 있는 실정이다.
특히, 종래 기술에 의하면 패드와 패드 사이의 피치(pitch)내에 파워 라인이 2개가 존재하기 때문에 신호 라인을 배치하는 공간을 확보하는데 많은 어려움이 있는 실정이다.
본 발명은 패드와 패드 사이에 파워 라인을 하나만 배치하여 파워 라인이 차지하는 공간을 줄이고 셀 효율을 높일 수 있는 반도체 장치를 제공하는 것을 목적으로 한다.
본 발명에 따른 반도체 장치는 제 1 전압 라인과 제 2 전압 라인 사이에 이격되어 배치되는 패드들; 상기 각각의 패드들의 상부 또는 하부에 서로 이웃하게 배치되는 제 1 및 제 2 파워 클램프부; 및 상기 패드들 사이에 배치되어 상기 제 1 및 제 2 파워 클램프부에 공통으로 전원을 공급하는 메탈 라인; 을 포함하는 것을 특징으로 한다.
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제
본 발명에 의하면, 패드와 패드 사이에 파워 라인을 하나만 배치함으로써 파워 라인이 차지하는 공간을 줄일 수 있다.
또한, 본 발명에 의하면 파워 라인이 차지하는 공간이 줄어들므로 인해 패드와 패드 사이의 간격을 줄일 수 있고 셀 효율을 높이고 소형화를 도모할 수 있다.
본 발명은 패드와 패드 사이에 상부 또는 하부에 배치된 회로에 파워를 공급하기 위해 존재하는 파워 라인을 하나만 형성하고 이를 양쪽 패드에서 이를 공유할 수 있도록 하는 레이아웃에 대해 기술한다.
이하에서는 첨부된 도면을 참조하여 상세히 살펴보도록 한다.
도 2는 본 발명의 실시예에 따른 반도체 장치의 배치를 개략적으로 나타낸 것이다.
도시된 것과 같이 본 발명에 따른 반도체 장치는 전원 전압 VDD 라인(1)과 접지 전압 VSS 라인(2) 사이에 다수의 패드들(10, 11)이 배치되고, 상기 패드들 사이에 접지 전압 VSS 라인(2)과 콘택 MC2를 통해 연결된 메탈 라인(41)이 형성되어 있다.
그리고 상기 패드들 주위에는 정전기 방전부(21, 22, 23, 24)와 파워 클램프부(31, 32, 33, 34)가 배치되어 있고, 상기 파워 클램프(31, 33)은 메탈 라인(41)을 공유한다.
보다 상세하게 살펴보면, 제 1 패드(10)의 상부에는 제 1 정전기 방전부(21)와 제 1 파워 클램프부(31)가 형성되어 있고, 하부에는 제 2 정전기 방전기 방전 부(22)와 제 2 파워 클램프부(32)가 형성되어 있다.
상기 정전기 방전부(21, 22)들과 파워 클램프부들(31, 32)은 도시된 것과 같이 각각 대각선 방향으로 배치되는 것이 바람직하다.
상기 제 1 정전기 방전부(21)는 전원 접압 VDD 라인과 오버랩되는 부분에 제 1 콘택(C1)이 형성되어 전원 전압 VDD가 인가된다. 그리고 패드(10)와 오버랩되는 부분에는 제 2 콘택(C2)이 형성되어 패드와 연결된다. 상기 제 1 콘택(C1)은 다이오드의 N 형 불순물 영역 상에 형성되고 상기 제 2 콘택(C2)는 다이오드의 P형 불순물 영역 상에 형성되는 것이 바람직하다. 상기 제 2 콘택(C2)은 메탈 옵션(미도시)을 통해 패드(10)와 연결될 수 있다.
그리고 상기 제 2 정전기 방전부(22)는 접지 전압 VSS 라인(2)과 오버랩되는 부분에 제 5 콘택(C5)이 형성되어 접지 전압 VSS를 공급받고 패드(10)와 오버랩 되는 부분에 제 6 콘택(C6)이 형성되어 있어 패드와 연결된다. 제 5 콘택(C5)은 다이오드의 P형 불순물 영역 상에 형성되고 상기 제 6 콘택(C6)은 다이오드의 N형 불순물 영역 상에 형성되는 것이 바람직하다.
상기와 같은 구성에 의해 제 1 정전기 방전부(21)의 N형 영역은 전원 전압 VDD 라인(1)에 연결되고 P형 영역은 패드(10)에 연결된다. 따라서 외부에서 패드(10)로 정전기가 인가되어 갑작스런 전류가 흐르는 경우 전원 전압 VDD 라인(1)으로 정전기 전압을 방전되게 된다.
파워 클램프부(31, 32)들도 전압 라인들과 오버랩되는 부분에 콘택(C3, C4)이 형성되어 전원 전압 VDD 또는 접지 전압 VSS이 상기 파워 클램프부들에 인가된다.
제 1 파워 클램프부(31)는 전원 전압 VDD 라인(1)과 오버랩되는 부분에 제 3 콘택(C3)이 형성되어 VDD 전압을 공급받는다. 그리고 접지 전압 VSS 라인과 연결된 메탈 라인(41)을 통해 VSS 전압을 공급받는다.
상기 메탈 라인(41)의 일측은 제 1 메탈 콘택(MC1)을 통해 상기 제 1 파워 클램프부(31)와 연결되어 있고 다른 일측은 제 2 메탈 콘택(MC2)를 통해 접지 전압 VSS 라인(2)과 연결되어 있다. 따라서 접지 전압 VSS는 메탈 라인(41)을 통해 제 1 파워 클램프부(31)에 공급된다.
다음으로 패드(11)의 주위의 회로 및 전압 공급에 대해서 살펴보기로 한다.
상기 패드(11)의 주변에도 앞서 살펴본 것과 마찬가지로 제 3 정전기 방전부(23) 및 제 4 정전기 방전부(24)가 패드(20)의 상하에 대각선 방향으로 배치되어 있다. 그리고 제 3 파워 클램프부(33) 및 제 4 파워 클램프부(34)도 패드(11)의 상하에 대각선 방향으로 배치되어 있다.
이때 제 3 파워 클램프부(33)가 메탈 라인(41)을 통해 접지 전압 VSS을 공급받아야 하므로 상기 메탈 라인(41)과 이웃하게 배치되도록 한다. 즉, 상기 제 3 파워 클램프부(33)는 제 1 파워 클램프부(31)와 이웃하게 배치되어 상기 제 1 파워 클램프부(31)와 메탈 라인(41)을 공유한다.
전원 공급 방법은 패드(10)에서 살펴 본 것과 동일하므로 자세한 설명은 생략하기로 한다.
상기와 같이 패드(10, 11)의 상부에 형성되어 있는 제 1 및 제 3 파워 클램프부(31, 33)는 그 아래에 오버랩되게 배치되어 있는 전원 전압 VDD 라인(1)으로부터 전원 전압 VDD를 공급받고, 메탈 라인(41)을 통해 반대편에 배치되어 있는 접지 전압 VSS 라인(2)과 연결되어 접지 전압을 공급받는다.
그리고 도시되지는 않았지만, 제 2 파워 클램프부(32)는 이웃하는 파워 클램프부와 하나의 메탈 라인을 공유하고, 공유된 메탈 라인을 통해 전원 전압 VDD를 공급받는다. 제 4 파워 클램프부(34) 또한 마찬가지로 공유된 메탈 라인(미도시)을 통해 전원 전압 VDD 을 공급받는다.
본 실시예에서는 파워 클램프부가 패드 사이의 형성된 하나의 메탈 라인을 공유하는 경우를 예로 들었으나 굳이 파워 클램프부로 제한할 필요는 없다. 본 발명은 패드의 상부 또는 하부에 배치되어 전원을 공급받는 반도체 장치의 모든 회로에 적용될 수 있다.
도 3은 정전기 방전부를 생략하고 전원 전압 VDD 라인 및 접지 전압 VSS 라인과 직접 연결을 필요로 하는 파워 클램프부만 도시하여 다수의 패드와 다수의 메탈 라인을 나타낸 것이다.
도 3을 참조하면, 하나의 메탈 라인들이 패드와 패드 사이에 형성되어 있고 메탈 라인의 주위에 파워 클램프부들이 나란히 배치되어 하나의 메탈 라인을 공유하는 것을 확인할 수 있다.
보다 상세하게 살펴보면, 패드들 사이에 제 1 내지 제 5 메탈 라인(410, 420, 430, 440)이 형성되어 있고, 상기 메탈 라인들의 중심으로 패드의 위쪽에는 제 1, 제 3, 제 5 파워 클램프부(210, 230, 250)가 배치되어 있고, 패드의 아래쪽에는 제 2, 제 4 파워 클램프부(220, 240)가 배치되어 있다.
상기 제 1, 제 3, 제 5 메탈 라인(410, 430, 450)의 일측은 파워 클램프부의 반대편에 배치되어 있는 전압 라인(2)과 콘택을 통해 연결되고, 제 2, 제 4 메탈 라인(420, 440)은 파워 클램프부의 반대편에 배치되어 있는 전압 라인(1)과 콘택을 통해 연결된다. 즉, 메탈 라인의 일측은 교번적으로 전원 전압 VDD 라인 또는 접지 전압 VSS 라인에 연결된다.
상기 제 1 내지 제 5 파워 클램프부(210, 220, 230, 240, 250)는 두 개의 파워 클램프부 쌍을 이루고 하나의 메탈 라인을 공유하여 같은 전압을 공급받는 구조이다.
즉, 본 발명에 따르면 2개의 파워 클램프 회로가 한 쌍을 이루어 인접하는 전압 라인을 통해 제 1 전압을 공급받고, 공유하는 메탈 라인으로부터 제 2 전압을 공급받는다.
상기와 같이 2개의 파워 클램프부가 하나의 메탈 라인을 공유하여야 하므로, 도시된 것과 같이 파워 클램프 회로는 패드를 중심으로 서로 대칭적으로 배치된다.
이러한 구조가 계속 반복되므로 종래 기술에 비해 파워 공급을 위한 메탈 라인, 즉 파워 라인이 차지하는 면적을 반으로 줄일 수 있고 그에 따라 패드와 패드 사이의 간격 또한 반으로 줄일 수 있다.
또한, 파워 라인이 차지하는 면적이 줄어들므로 인해 신호 라인을 더 늘려 고속화에도 도움을 줄 수 있다.
도 1은 종래 기술에 따른 반도체 장치의 회로도 및 그 레이아웃
도 2는 본 발명에 따른 반도체 장치의 레이아웃
도 3은 본 발명에 따른 반도체 장치에서 다수의 패드와 다수의 메탈 라인을 도시한 레이아웃

Claims (15)

  1. 제 1 전압 라인과 제 2 전압 라인 사이에 이격되어 배치되는 패드들;
    상기 각각의 패드들의 상부 또는 하부에 서로 이웃하게 배치되는 제 1 및 제 2 파워 클램프부; 및
    상기 패드들 사이에 배치되어 상기 제 1 및 제 2 파워 클램프부에 공통으로 전원을 공급하는 메탈 라인; 을 포함하는 것을 특징으로 하는 반도체 장치.
  2. 제 1항에 있어서,
    상기 메탈 라인의 일측에는 상기 제 1 전압 라인과 전기적으로 연결하는 제 1 메탈 콘택이 형성되어 있고 다른 일측에는 상기 제 1 및 제 2 파워 클램프부와 전기적으로 연결되어 있는 제 2 메탈 콘택이 형성되어 있는 반도체 장치.
  3. 제 1항에 있어서,
    상기 제 1 전압 라인은 전원 전압 라인이고, 제 2 전압 라인은 접지 전압 라인인 것을 특징으로 하는 반도체 장치.
  4. 제 1항에 있어서,
    상기 제 1 전압 라인은 접지전압 라인이고, 제 2 전압 라인은 접원 전압 라인인 것을 특징으로 하는 반도체 장치.
  5. 제 1항에 있어서,
    상기 파워 클램프부는 상기 제 1 전압 라인 또는 제 2 전압 라인에 정전기가 인가될 때 턴 온 되어 전류 패스를 형성하는 것을 특징으로 하는 반도체 장치.
  6. 제 1 전압 라인 및 제 2 전압 라인 사이에 배치된 제 1 패드 및 제 2 패드;
    상기 제 1 패드의 상부에 형성된 제 1 파워 클램프부;
    상기 제 1 패드의 하부에 상기 제 1 파워 클램프부의 대각선 방향으로 배치된 제 2 파워 클램프부;
    상기 제 2 패드의 상부에 상기 제 1 파워 클램프부와 이웃하게 배치된 제 3 파워 클램프부;
    상기 제 2 패드의 하부에 상기 제 3 파워 클램프부와 대각선 방향으로 배치된 제 4 파워 클램프부;
    상기 제 1 패드와 제 2 패드 사이에 배치되어 상기 제 1 파워 클램프부 및 제 3 파워 클램프부에 상기 제 2 전압을 공급하는 메탈 라인;을 포함하는 것을 특징으로 하는 반도체 장치.
  7. 제 6항에 있어서,
    상기 메탈 라인의 일측에는 상기 제 1 파워 클램프부 및 제 3 파워 클램프부와 연결하는 제 1 콘택이 형성되고, 다른 일측에는 상기 제 2 전압 라인과 연결하는 제 2 콘택이 형성되어 있는 반도체 장치.
  8. 제 6항에 있어서,
    상기 제 1 파워 클램프부 및 제 3 파워 클램프부는 제 1 전압 라인과 오버랩되어 배치되고 상기 제 1 전압라인으로부터 전압을 공급받기 위한 콘택이 형성되어 있는 반도체 장치.
  9. 제 6항에 있어서,
    상기 제 2 파워 클램프부 및 제 4 파워 클램프부는 제 2 전압 라인과 오버랩되어 배치되고 상기 제 2 전압 라인으로부터 전압을 공급받기 위한 콘택이 형성되어 있는 반도체 장치.
  10. 제 6항에 있어서,
    상기 제 1 내지 제 4 파워 클램프부는 상기 제 1 전압 라인 또는 제 2 전압 라인에 정전기가 인가될 때 턴 온 되어 전류 패스를 형성하는 것을 특징으로 하는 반도체 장치.
  11. 제 1 전압 라인과 제 2 전압 라인 사이에 이격되어 배치된 패드들;
    상기 패드들 상부에 형성된 다수의 제 1 파워 클램프부;
    상기 패드들 하부에 형성된 다수의 제 2 파워 클램프부;
    상기 패드들 사이에 형성되어 상기 제 1 파워 클램프부에 제 2 전압을 공급하는 제 1 메탈 라인;
    상기 패드들 사이에 형성되어 상기 제 2 파워 클램프부에 제 1 전압을 공급하는 제 2 메탈 라인;을 포함하는 것을 특징으로 하는 반도체 장치.
  12. 제 11항에 있어서,
    상기 다수의 제 1 파워 클램프부 각각은 2개의 파워 클램프부가 쌍을 이루어 상기 제 1 메탈 라인을 공유하여 제 1 메탈 라인으로부터 제 2 전압을 공급받는 반도체 장치.
  13. 제 11항에 있어서,
    상기 다수의 제2 파워 클램프부 각각은 2개의 파워 클램프부가 쌍을 이루어 상기 제 2 메탈 라인을 공유하여 제 2 메탈 라인으로부터 제 1 전압을 공급받는 반도체 장치.
  14. 제 11항에 있어서,
    상기 다수의 제 1 파워 클램프부 각각과 상기 다수의 제 2 파워 클램프부 각각은 서로 대각선 방향으로 배치되는 반도체 장치.
  15. 제 11항에 있어서,
    상기 다수의 제1 파워 클램프부 및 제2 파워 클램프부는 상기 제 1 전압 라인 또는 제 2 전압 라인에 정전기가 인가될 때 턴 온 되어 전류 패스를 형성하는 것을 특징으로 하는 반도체 장치.
KR1020070135569A 2007-12-21 2007-12-21 패드 사이의 메탈 라인을 공유하는 반도체 장치 KR100896464B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020070135569A KR100896464B1 (ko) 2007-12-21 2007-12-21 패드 사이의 메탈 라인을 공유하는 반도체 장치
US12/042,486 US8039965B2 (en) 2007-12-21 2008-03-05 Semiconductor device with reduced layout area having shared metal line between pads

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070135569A KR100896464B1 (ko) 2007-12-21 2007-12-21 패드 사이의 메탈 라인을 공유하는 반도체 장치

Publications (1)

Publication Number Publication Date
KR100896464B1 true KR100896464B1 (ko) 2009-05-14

Family

ID=40787858

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070135569A KR100896464B1 (ko) 2007-12-21 2007-12-21 패드 사이의 메탈 라인을 공유하는 반도체 장치

Country Status (2)

Country Link
US (1) US8039965B2 (ko)
KR (1) KR100896464B1 (ko)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010048211A (ko) * 1999-11-25 2001-06-15 박종섭 반도체 장치의 파워 라인 설계방법
JP2001358223A (ja) 2000-06-16 2001-12-26 Dainippon Printing Co Ltd ハードブロックを用いたｌｓｉ回路設計方法およびｌｓｉ用ハードブロックのセル配置情報復元方法
KR20050022879A (ko) * 2003-08-27 2005-03-08 삼성전자주식회사 정전기 보호 소자와 파워 클램프로 구성된 입출력 정전기방전 보호 셀을 구비하는 집적 회로 장치
KR20070077519A (ko) * 2006-01-24 2007-07-27 주식회사 하이닉스반도체 반도체 메모리 장치

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6249410B1 (en) * 1999-08-23 2001-06-19 Taiwan Semiconductor Manufacturing Company ESD protection circuit without overstress gate-driven effect
US20030235019A1 (en) * 2002-06-19 2003-12-25 Ming-Dou Ker Electrostatic discharge protection scheme for flip-chip packaged integrated circuits
US7411767B2 (en) * 2004-06-02 2008-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-domain ESD protection circuit structure

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010048211A (ko) * 1999-11-25 2001-06-15 박종섭 반도체 장치의 파워 라인 설계방법
JP2001358223A (ja) 2000-06-16 2001-12-26 Dainippon Printing Co Ltd ハードブロックを用いたｌｓｉ回路設計方法およびｌｓｉ用ハードブロックのセル配置情報復元方法
KR20050022879A (ko) * 2003-08-27 2005-03-08 삼성전자주식회사 정전기 보호 소자와 파워 클램프로 구성된 입출력 정전기방전 보호 셀을 구비하는 집적 회로 장치
KR20070077519A (ko) * 2006-01-24 2007-07-27 주식회사 하이닉스반도체 반도체 메모리 장치

Also Published As

Publication number Publication date
US8039965B2 (en) 2011-10-18
US20090160530A1 (en) 2009-06-25

Similar Documents

Publication Publication Date Title
US10692856B2 (en) Semiconductor integrated circuit device
US8400806B2 (en) Semiconductor device
JP3433731B2 (ja) Ｉ／ｏセル配置方法及び半導体装置
CN112771655B (zh) 半导体集成电路装置以及半导体封装件构造
US9478525B2 (en) Semiconductor device
KR101016463B1 (ko) 반도체 집적 회로
JP2007066922A (ja) 半導体集積回路装置
US20060038263A1 (en) Semiconductor chip arrangement
TW201715692A (zh) 半導體晶片模組及包含其之半導體封裝
US7847377B2 (en) Semiconductor device including semiconductor chip with two pad rows
KR100222623B1 (ko) 입력 보호 회로 및 이를 이용한 반도체 장치
KR100896464B1 (ko) 패드 사이의 메탈 라인을 공유하는 반도체 장치
JP2008147376A (ja) 半導体装置
US9679916B2 (en) Semiconductor integrated circuit
WO2010125619A1 (ja) 半導体集積回路チップおよびそのレイアウト方法
KR20060052876A (ko) 반도체장치 및 그 제조방법
JP4754201B2 (ja) 半導体装置
KR960032967A (ko) 반도체 집적회로장치
US9418936B2 (en) Power line structure for semiconductor apparatus
JP4099502B2 (ja) 半導体チップのｉ／ｏアレイ構造
JP4175155B2 (ja) 半導体装置
KR20070077519A (ko) 반도체 메모리 장치
KR100610025B1 (ko) 멀티 패드 레이아웃구조 및 그를 구비하는 반도체 장치
KR101013565B1 (ko) 적층 반도체 패키지
KR101094901B1 (ko) 감소된 면적을 갖는 패드 구조체를 포함하는 반도체 장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120323

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee