KR20050022879A - 정전기 보호 소자와 파워 클램프로 구성된 입출력 정전기방전 보호 셀을 구비하는 집적 회로 장치 - Google Patents

정전기 보호 소자와 파워 클램프로 구성된 입출력 정전기방전 보호 셀을 구비하는 집적 회로 장치 Download PDF

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Abstract

입출력 정전기 방전(I/O ESD) 보호 셀을 구비하는 집적 회로 장치에 대해서 개시한다. 집적 회로 장치는 I/O 패드와 전원 전압(VDD) 라인 사이에 접속된 VDD 정전기방전(ESD) 보호 소자, I/O 패드와 접지 전압(VSS) 라인 사이에 접속된 VSS ESD 보호 소자 및 VDD 라인 및 VSS 라인 사이에 접속된 파워 클램프 소자로 구성된 I/O ESD 보호 셀을 포함한다. I/O ESD 보호 셀에서 VDD ESD 보호 소자, 파워 클램프 소자 및 VSS ESD 보호 소자는 각 소자들이 일직선으로 연결되도록 인접하거나 일부 중첩되어 배치된다.

Description

정전기 보호 소자와 파워 클램프로 구성된 입출력 정전기 방전 보호 셀을 구비하는 집적 회로 장치{Integrated circuit device having I/O electrostatic discharge protection cell with electrostatic discharge protection device and power clamp}
본 발명은 ESD(Electro Static Discharge) 보호 회로를 구비하는 집적 회로 장치에 관한 것으로, 특히, 좁은 면적을 차지면서도 ESD 보호 특성을 충족시킬 수 있는 입출력(I/O) ESD 보호 셀을 구비하는 집적 회로 장치를 제공하고자 하는 것이다.
일반적으로 ESD 보호 레벨(level)은 ESD 보호 회로, ESD 보호 회로를 실제 집적 회로 소자에 구현하기 위한 레이아웃, 및 제조 공정에 의해 결정된다. 그런데, ESD 평가 규격(standard)은 집적 회로 장치의 종류에 관계없이 동일한 반면, 집적 회로 장치의 고집적화에 따라 집적 회로 장치의 크기는 점점 작아지고 제조 공정은 점점 더 복잡해지므로, 제조 공정에 따라 결정되는 기본적인 레이아웃 디자인 룰을 사용하여 적은 면적에 효과적으로 ESD 보호 특성을 구현할 수 있는 ESD 보호 회로의 개발이 필요하다.
현재 대부분의 집적 회로 장치에서는 대전한 사람 또는 금속 기기가 집적 회로 장치에 접촉하였을 때 전하를 집적 회로 장치에 방전함으로써 정전기가 집적 회로 장치 외부에서 내부로 들어가면서 스트레스를 주는HBM(Human Body model)과 MM(Machine Model)에 의하여 소자의 전기적 특성이 변화하거나 열화 또는 파괴되어 비정상적인 동작이 일어나는 것을 방지하기 위한 ESD 보호 회로를 각 패드 옆에 구비한다.
도 1은 종래의 집적 회로 장치에 널리 사용되는 ESD 보호 회로를 도시한다. 집적 회로 장치는 전원 전압(VDD) 패드(1a)에 연결된 VDD 라인(1)과 접지 전압(VSS) 패드(2a)에 연결된 VSS 라인(2)을 포함한다. 입출력(I/O) ESD 보호 셀(3)은 I/O 패드(3a)와 직접 연결된 VDD ESD 보호 소자(3b)와 VSS ESD 보호 소자(3c)로 구성된다. 한편, VDD패드(1a)와 VSS 패드(2a) 사이에도 상호간에 정전기가 흐르는 경로를 만들어 주는 파워 클램프(4)가 연결되어 있다.
VDD ESD 보호 소자(3b)와 VSS ESD 보호 소자(3c)로는 다이오드(D1, D2)가 널리 사용된다. 다이오드(D1, D2)는 순방향(forward) 특성은 매우 우수하지만, 역방향(reverse) 특성은 좋지 않기 때문에 다이오드(D1, D2)를 ESD 보호 소자로 사용하기 위해서는 면적을 충분히 크게 해야 한다. 그런데 집적 회로 장치가 점점 고집적화되고 미세화되면서 I/ O ESD 보호 셀(3)이 형성될 영역의 피치와 면적도 감소하므로 다이오드(D1, D2)가 형성될 면적도 감소하여 주어진 면적 내에서 ESD 보호 특성을 만족시키는 것이 어려워지고 있다.
본 발명이 이루고자 하는 기술적 과제는 좁은 면적을 차지면서도 ESD 보호 특성을 충족시킬 수 있는 I/O ESD 보호 셀을 구비하는 집적 회로 장치를 제공하고자 하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시예들에 따른 집적 회로 장치는 입출력(I/O) 패드와 전원 전압(VDD) 라인 사이에 접속된 VDD정전기방전(ESD) 보호 소자, I/O 패드와 접지 전압(VSS) 라인 사이에 접속된 VSS ESD 보호 소자, 및 VDD 라인 및 상기 VSS 라인 사이에 접속된 파워 클램프 소자로 구성된 I/O ESD 보호 셀을 포함한다. I/O ESD 보호 셀에서 VDD ESD 보호 소자, 파워 클램프 소자 및 VSSESD 보호 소자는 각 소자들이 일직선으로 연결되도록 인접하거나 일부 중첩되어 배치된다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 집적 회로 장치는 제1 도전형의 기판 내에 형성된 제2 도전형의 웰 내에 형성되고, 입출력(I/O) 패드에 연결된 상기 제1 도전형의 액티브 영역과 전원 전압(VDD) 라인에 연결된 상기 제2 도전형의 액티브 영역으로 이루어진 VDD 정전기 방전(ESD) 보호 소자, 상기 제1 도전형의 기판 내에 형성된 제2 도전형의 웰 내에 형성되고, 상기 VDD라인에 연결된 상기 제2 도전형의 액티브 영역과 접지 전압(VSS) 라인에 연결된 상기 제1 도전형의 액티브 영역으로 이루어진 파워 클램프 소자, 및 상기 제1 도전형의 기판 내에 형성된 상기 제1 도전형의 웰 내에 형성되고 상기 VSS 라인에 연결된 상기 제1 도전형의 액티브 영역과 상기 I/O 패드에 연결된 상기 제2 도전형의 액티브 영역으로 이루어진 VSS ESD 보호 소자를 포함하는 I/O ESD 보호 셀을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 집적 회로 장치는 제1 도전형의 기판 내에 형성된 제2 도전형의 웰 내에 형성되고, 입출력(I/O) 패드에 연결된 상기 제1 도전형의 액티브 영역과 전원 전압(VDD) 라인에 연결된 상기 제2 도전형의 액티브 영역으로 이루어진 VDD 정전기 방전(ESD) 보호 소자, 상기 제1 도전형의 기판 내에 형성된 제1 도전형의 웰 내에 형성되고, VDD라인에 연결된 상기 제2 도전형의 액티브 영역과 접지 전압(VSS) 라인에 연결된 상기 제1 도전형의 액티브 영역으로 이루어진 파워 클램프 소자 및 상기 제1 도전형의 기판 내에 형성된 상기 제1 도전형의 웰 내에 형성되고 상기 VSS 라인에 연결된 상기 제1 도전형의 액티브 영역과 상기 I/O 패드에 연결된 상기 제2 도전형의 액티브 영역으로 이루어진 VSS ESD 보호 소자를 포함하는 I/O ESD 보호 셀을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 또 다른 실시예에 따른 집적 회로 장치는 제1 도전형의 기판 내에 형성된 제2 도전형의 웰 내에 형성되고, 제1 채널 영역을 정의하도록 이격되고, 적어도 하나는 입출력(I/O) 패드에 연결되고, 나머지는 전원 전압(VDD) 라인에 연결되는 상기 제1 도전형의 액티브 영역들과 상기 제1 채널 영역 위에 형성된 제1 게이트로 이루어진 VDD 정전기 방전(ESD) 보호 소자, 상기 제1 도전형의 기판 내에 형성된 상기 제1 도전형의 웰 내에 형성되고 제2 채널 영역을 정의하도록 이격되고, 하나는 상기 VDD라인에 연결되고 나머지는 접지 전압(VSS) 라인에 연결되는 상기 제2 도전형의 액티브 영역들 및 상기 제2 채널 영역 위에 형성된 제2 게이트로 이루어지거나, 상기 제1 도전형의 기판 내에 형성된 상기 제2 도전형의 웰 내에 형성되고 상기 제2 채널 영역을 정의하도록 이격되고, 하나는 상기 VDD 라인에 연결되고 나머지는 상기 VSS 라인에 연결되는 상기 제1 도전형의 액티브 영역들 및 상기 제2 채널 영역 위에 형성된 제2 게이트로 이루어지는 파워 클램프 소자 및 상기 제1 도전형의 기판 내에 형성된 상기 제1 도전형의 웰 내에 형성되고 제3 채널 영역을 정의하도록 이격되고, 적어도 하나는 입출력(I/O) 패드에 연결되고, 나머지는 상기 VSS라인에 연결되는 상기 제2 도전형의 액티브 영역들과 상기 제3 채널 영역 위에 형성된 제3 게이트로 이루어진 VSS ESD 보호 소자를 포함하는 I/O ESD 보호 셀을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다. 따라서, 본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 발명에 따른 집적 회로 장치는 I/O 패드에 직접 연결된 VSS ESD 보호 소자와 VDD ESD 보호 소자 및 VSS 라인과 VDD 라인을 연결하는 파워 클램프 소자를 구비하는 I/O ESD 보호 셀(cell)을 포함할 것이다. 각 I/O 패드에 연결되는 ESD 보호 소자가 형성되는 면적은 작지만 I/O ESD 보호 셀에 파워 클램프 소자가 존재하여 정전기를 바이패스시키는 전류 분류(shunt) 패스를 형성하므로 실제로는 매우 큰 면적을 갖는 ESD 보호 소자가 I/O 패드에 연결되어 있는 것처럼 동작을 한다. 또, 복수의 I/O ESD 보호 셀 각각에 구비된 파워 클램프들이 병렬로 연결되기 때문에 특정 I/O 패드에 ESD가 가해졌을 때 복수의 I/O ESD 보호 셀 각각에 구비된 파워 클램프가 병렬로 턴-온되어 이들의 누적 효과로 인해서 매우 큰 ESD 전류를 처리할 수 있다. 따라서, 면적을 효율적으로 사용하면서도 안정적인 ESD 보호 특성을 얻을 수 있을 것이다. 특히 본 발명의 특정 실시예에서는 I/O 패드 하부에 I/O ESD 보호 셀을 구비함으로써 집적 회로 장치의 크기를 최소화할 것이다.
본 발명의 I/O ESD 보호 셀이 적용되는 집적 회로 장치는 고집적 반도체 메모리 장치, 프로세서, MEM's(Micro Electro Mechanical) 장치, 광전자 (optoelectronic) 장치 등의 미세 전자 장치이다. 특히, LDI(LCD Driver IC) 등과 같이 패드 피치가 매우 작고 ESD 보호 소자가 형성될 면적이 작은 장치들에 효과적으로 적용될 수 있다.
도 2는 본 발명에 따른 I/O ESD 보호 셀을 구비하는 집적 회로 장치의 회로도이다.
집적 회로 장치는 VDD패드(60a)에 연결된 VDD 라인(60)과 VSS 패드(70a)에 연결된 VSS 라인(70)을 포함한다. I/O ESD 보호 셀(30)은 VDD 라인(60)과 I/O 패드(90) 사이에 접속된 VDDESD 보호 소자(32)와 VSS 라인(70)과 I/O 패드(90) 사이에 접속된 VSS ESD 보호 소자(34) 및 VDD 라인(60)과 VSS 라인(70) 사이에 접속된 파워 클램프 소자(36)를 포함한다. VDD 패드(60a)와 VSS패드(70a) 사이에도 상호간에 정전기가 흐르는 경로를 만들어 주는 파워 클램프 소자(40)가 연결되어 있다.
각 ESD 보호 소자(32, 34)와 파워 클램프 소자(36, 40)로 다이오드(D1, D2, D3, D4)를 예시하였으나, 다이오드 이외에도 MOS 트랜지스터, 필드 산화막 트랜지스터, 바이폴라 트랜지스터, 사이리스터 등이 사용될 수 있음은 물론이다.
도 3a 및 도 3b는 도 2에 도시되어 있는 본 발명에 따른 집적 회로 장치와 종래의 집적 회로 장치에서 ESD를 바이패스시키는 전류 경로를 동시에 나타낸 회로도이다.
도 3a와 도 3b는 다이오드의 특성에 영향을 미치는 역방향 바이어스가 인가될 경우를 도시한 것으로, 도 3a는 VDD 를 플로팅 시키고 VSS를 접지에 연결한 후, 양의 ESD 이벤트를 가할 경우이고, 도 3b는 VDD 를 접지에 연결하고, VSS를 플로팅시킨 후, 음의 ESD 이벤트를 가할 경우이다.
도 3a를 참조하면, 종래의 집적 회로 장치에서는 순방향 바이어스된 D1을 거쳐 D4가 역방향 항복전압으로 브레이크다운되면서 형성되는 경로(①)와 D2가 역방향 항복전압으로 브레이크다운되면서 형성되는 경로(②)를 따라서 정전기가 바이패스되는 반면, 본발명의 집적 회로 장치에서는 두 경로(①, ②) 이외에 순방향 바이어스된 D1을 거쳐 파워 클램프 소자인 D3가 역방향 항복전압으로 브레이크다운되면서 형성되는 새로운 경로(③)가 형성되며 ③ 번 경로가 ②번 경로보다 더 우세하게 된다.
도 3b의 경우에도, 종래의 집적 회로 장치에서는 두가지 경로(①, ②)가 정전기 방전에 기여하나, 본 발명의 ESD 보호 회로에서는 두가지 경로(①, ②) 이외에 파워 클램프 소자인 D3를 통한 ③번 경로가 형성되고 ②번 경로보다 더 우세하게 된다.
도 3a 및 도 3b에 도시되어 있는 바와 같이, 본 발명에 따른 집적 회로 장치의 경우 ESD 전류 경로가 I/O ESD 보호 셀에 구비된 파워 클램프 소자를 통하여 분로된다. 그 결과, 실제로는 매우 큰 면적을 갖는 ESD 보호 소자가 I/O 패드에 연결되어 있는 것처럼 동작을 한다. 따라서, 집적 회로 장치의 파워 패드의 수만큼 파워 클램프가 기본적으로 존재하고, I/O 패드의 수만큼 파워 클램프 소자들이 추가로 존재하므로, I/O ESD 보호 셀을 구성하는 소자들의 크기가 작더라도 매우 큰 ESD 전류를 처리할 수 있다.
이하, 도 2에 도시되어 있는 회로가 구현된 집적 회로 장치의 다양한 실시예들에 대하여 설명한다.
도 4a는 본 발명의 제1 실시예에 의한 집적 회로 장치(100)의 개략도이고, 도 4b 및 도 4c는 하나의 I/O ESD 보호 셀(130)의 레이아웃들이고, 도 4d는 도 4c의 D-D' 선을 따라 자른 단면도이다.
도 4a에 도시되어 있는 바와 같이 본 발명의 일 실시예에 따른 집적 회로 장치(100)는 각 I/O 패드(90) 별로 I/O ESD 보호 셀(130)을 구비한다. ESD 보호 셀(130)은 I/O 패드(90) 옆에 위치할 수도 있고, 최소한 그 일부가 I/O 패드(90)의 하부에 위치하거나 전부가 I/O 패드(90)의 하부에 위치할 수도 있다. 이에 대해서는 후술한다. I/O ESD 보호 셀(130)의 피치(pitch)(P)와 높이(height)(H)는 I/O 패드(90)의 피치(p)와 높이(h)에 의해 결정된다.
도 4b와 도 4c는 I/O ESD 보호 셀(130)의 피치는 동일하지만 높이가 서로 다른 경우를 도시한다. 도 4b와 같이 높이(H1)가 작은 경우에는 I/O ESD 보호 셀(130)의 면적을 작게 형성하여야 하나, 도 4c와 같이 높이(H2)가 큰 경우에는 I/O ESD 셀(130)의 면적을 크게 하여 ESD 보호 특성을 증대시킬 수 있다.
I/O ESD 보호 셀(130)에서 VDD ESD 보호 소자(132), 파워 클램프 소자(136) 및 VSS ESD 보호 소자(134)는 각 소자의 중심들(C1, C2, C3)이 일직선으로 연결되도록 인접하여 배치되어 최소 면적을 차지하도록 한다. 또, 각 소자의 중심들(C1, C2, C3)을 연결한 선(L_sym)에 대해 선대칭으로 배치된다.
도 4c 및 도 4d를 참고하면, 제1 실시예에 따른 I/O ESD 보호 셀(130)에서는 파워 클램프 소자(136)가 VDD ESD 보호 소자(132)와 VSS ESD 보호 소자(134)들과 분리되어 형성된다. 이와 같이 분리되어 형성될 경우 기생적인 ESD 전류 패스의 영향을 방지할 수 있다. 또, 파워 클램프 소자(136)는 VDDESD 보호 소자(132)와 VSS ESD 보호 소자(134)들 사이에 배치된다. 이와 같이 배치할 경우 VDD 라인(60)과 VSS 라인(70)의 효과적인 배치가 가능하다.
또, 도 4d의 하부에 함께 도시된 회로도와 같이 VDD ESD 보호 소자(132)와 VSS ESD 보호 소자(134)들이 각각 병렬로 연결된 두 개의 다이오드들로 구성될 경우 ESD 전류 패스가 분류되므로 ESD 보호 특성이 더욱 향상된다. 도면에서는 두 개의 다이오드들이 병렬로 연결된 경우를 도시하였으나, 면적이 허락한다면 두 개 이상의 복수개의 다이오드들이 병렬로 연결되는 것이 더욱 바람직하다.
보호소자들(132, 134)과 파워 클램프 소자(136)는 각각 제1 도전형, 예컨대 P형 기판(101)에 형성된 독립적인 제1 도전형의 P-웰(120)과 제2 도전형의 N-웰(110) 내에 형성된다.
VDDESD 보호 소자(132)는 N-웰(110)과 N+ 액티브 영역(115) 및 P+ 액티브 영역(125)으로 구성된 다이오드이다. N+ 액티브 영역(115)과 P+ 액티브 영역(125)은 소정 거리 이격되어 N-웰(110) 내에 형성된다. N+ 액티브 영역(115)은 각 P+ 액티브 영역(125)을 둘러싸는 폐 루프(closed loop) 형태로 구성된다. P+ 액티브 영역(125)은 I/O 패드(90)에 연결되어 다이오드(D1)의 애노드를 구성하고, N+ 액티브 영역(115)은 VDD 라인(60)에 연결되어 N-웰(110)과 함께 다이오드(D1)의 캐소드를 구성한다.
VSSESD 보호 소자(134)는 N-웰(110)과 N+ 액티브 영역(115) 및 P-웰(120)과 P+ 액티브 영역(125)으로 구성된 다이오드이다. P+ 액티브 영역(125)은 N+ 액티브(115)와 소정 거리 이격되어 N+ 액티브(115)를 둘러싸는 폐 루프 형태로 구성된다. P+ 액티브 영역(125)은 VSS 라인(70)에 연결되어 P-웰(120)과 함께 다이오드(D2)의 애노드를 구성하고, N+ 액티브 영역(115)은 I/O 패드(90)에 연결되어 N-웰(110)과 함께 다이오드(D2)의 캐소드를 구성한다. N-웰(110)이 N+ 액티브(115)를 감싸고 있기 때문에 다이오드(D2)의 ESD 보호 특성이 향상된다.
도면에서는 P-웰(120)과 N-웰(110)의 깊이가 동일하게 도시되어 있으나 P-웰(120)내에 N-웰(110)이 형성되고 P-웰(120)의 깊이가 더 깊어서 P-웰(120)이 N-웰(110)을 완전히 둘러싸도록 형성할 수도 있다. 또는 N-웰(110)의 깊이가 더 깊어서 N-웰(110)내에 P-웰(120)이 형성되도록 할 수도 있다.
파워 클램프 소자(136)는 N-웰(110)과 N+ 액티브 영역(115) 및 P+ 액티브 영역(125)으로 구성된 다이오드이다. N+ 액티브 영역(115)과 P+ 액티브 영역(125)은 소정 거리 이격되어 N-웰(110) 내에 형성된다. N+액티브 영역(115)은 P+ 액티브 영역(125)을 둘러싸는 폐 루프 형태로 구성된다. P+ 액티브 영역(125)은 VSS 라인(70)에 연결되어 다이오드(D3)의 애노드를 구성하고, N+ 액티브 영역(115)은 VDD 라인(60)에 연결되어 N-웰(110)과 함께 다이오드(D3)의 캐소드를 구성한다.
N-웰(110)이 N+ 액티브 영역(115)을 감싸고 있으므로 각 다이오드들의 특성이 향상된다. 또, N+ 액티브 영역(115)의 면적을 충분히 확보할 수 있기 때문에 파워 클램프 소자(136)의 역할을 증대시킬 수 있다.
도 5a 내지 도 5d는 본 발명의 제1 실시예에 따른 I/O ESD 보호 셀(130)을 구성하는 소자들과 연결되는 VDD 배선(160) 및 VSS 배선(170) 및 I/O 패드(190)을 형성하기 위해 사용되는 레이아웃들이다. 구체적으로, 도 5a는 액티브 영역들(115, 125)을 노출시키는 콘택홀(150)을 형성하기 위한 레이아웃이고, 도 5b는 VDD라인(160) 및 VSS 라인(170)과 I/O 패드와 연결될 중간 패드(180)를 형성하기 위한 레이아웃이고, 도 5c는 I/O 패드(190)를 중간 패드(180)에 연결하기 위한 비아(185)의 레이아웃이고, 도 5d는 I/O 패드(190)의 레이아웃이다.
도 6은 도 5a 내지 도 5d의 레이아웃을 사용하여 완성한 집적 회로 장치의 단면도이다. 도면에서 콘택홀 및 비아가 형성되는 층간절연막은 도시를 생략하였다.
도 6을 참조하면, 각 액티브 영역들(115, 125)이 콘택홀(150)을 매립하는 도전성 플러그(152)를 통해 VDD 라인(160) 및 VSS 라인(170) 그리고 중간 패드(180)과 연결된다. I/O 패드(190)는 비아(185)를 매립하는 도전성 플러그(187)를 통해 중간 패드(180)와 연결된다. 도 6에 도시되어 있는 바와 같이, I/O 패드(190) 하부에 I/O ESD 보호 셀(130)이 존재하는 구조(PAD on ESD 구조)가 집적 회로 장치의 크기 축소에 매우 효과적이다. 왜냐하면 집적 회로 장치의 크기 축소에 따라 I/O 패드(190)의 피치가 감소하더라도 I/O 패드(190)의 특성을 그대로 유지하기 위해서 I/O 패드(190)의 높이는 그대로 유지하거나 오히려 증가하기 때문에 I/O ESD 보호 셀(130)의 면적을 최대로 확보할 수 있는 장점이 있다.
물론 경우에 따라서는I/O ESD 보호 셀(130)의 최소한 그 일부가 I/O 패드(190)의 하부에 위치하도록 변형되거나, 도 7에 도시되어 있는 바와 같이, I/O ESD 보호 셀(130)이 형성되기에 충분한 면적 확보가 가능하다면 I/O 패드(190)의 옆에 I/O ESD 보호 셀(130)이 존재하고, I/O 패드(190)와 I/O ESD 보호 셀(130)은 배선(195)에 의해 연결될 수도 있다.
도 8는 제1 실시예의 변형예(100')로 VSS ESD 보호 소자(134)를 N-웰 없이 P-웰 내에만 형성한 경우를 도시하는 단면도이다. VSSESD 보호 소자(134) 형성을 위한 공정 조건의 조절만으로도 원하는 ESD 보호 특성을 달성할 수 있다면 도 8과 같이 N-웰의 형성을 생략할 수도 있다.
도 9a는 본 발명의 제2 실시예에 의한 집적 회로 장치(200)를 구성하는 I/O ESD 보호 셀(230)의 레이아웃이고, 도 9b는 도 9a의 B-B' 선을 따라 자른 단면도이다.
제2 실시예에 따른 I/O ESD 보호 셀(230)에서는 파워 클램프 소자(236)가 P-웰(120) 내에 형성된 N+ 액티브 영역(115) 및 P-웰(120)과 P+ 액티브 영역(125)으로 구성된 다이오드라는 점에서 제1 실시예와 차이가 있다. ESD 보호 특성의 향상을 위하여 N+ 액티브 영역(115)을 N-웰(110)이 감싼다. N+ 액티브 영역(115)과 P+ 액티브 영역(125)은 소정 거리 이격되어 P-웰(120) 내에 형성된다. 그리고, P+ 액티브 영역(125)이 N+ 액티브 영역(115)을 둘러싸는 폐 루프 형태로 구성된다. P+ 액티브 영역(125)은 VSS 라인(70)에 연결되어 P-웰(120)과 함께 다이오드(D3)의 애노드를 구성하고, N+ 액티브 영역(115)은 VDD 라인(60)에 연결되어 N-웰(110)과 함께 다이오드(D3)의 캐소드를 구성한다.
제2 실시예에서도 파워 클램프 소자(236)가 보호 소자들(232, 234)로부터 분리되어 있어서, 기생적인 ESD 전류 패스의 양향을 방지할 수 있으며, N-웰(110)이 N+ 액티브 영역(115)을 감싸고 있으므로 파워 클램프 소자(236)의 효율성이 증대된다.
도 10은 제2 실시예의 변형예(200')로 VSS ESD 보호 소자(234)를 N-웰 없이 P-웰(120) 내에만 형성한 경우를 도시하는 단면도이다. VSS ESD 보호 소자(234) 형성을 위한 공정 조건의 조절만으로도 원하는 ESD 보호 특성을 달성할 수 있다면 도 10과 같이 N-웰의 형성을 생략할 수도 있다.
도 11a는 본 발명의 제3 실시예에 의한 집적 회로 장치(300)를 구성하는 I/O ESD 보호 셀(330)의 레이아웃이고, 도 11b는 도 11a의 B-B' 선을 따라 자른 단면도이다. 제3 실시예에 따른 I/O ESD 보호 셀(330)에서는 파워 클램프 소자(336)가 VSS ESD 보호 소자(334)가 일부 중첩되어 배치된다는 점에 있어서 제2 실시예와 차이가 있다. 이와 같이 배치할 경우 I/O ESD 셀(130)의 형성 영역을 최소화할 수 있다는 장점이 있다. 즉, 제3 실시예의 경우 I/O ESD 셀(130)의 면적이 매우 작은 고속 집적 회로 장치(300)에서 양호한 ESD 특성의 I/O ESD 셀(130)을 구현하는데 효과적으로 적용될 수 있다.
파워 클램프 소자(336)와 VSS ESD 보호 소자(334)는 P-웰(120)과 P+ 액티브 영역(125)을 일부 공유한다. VDDESD 보호 소자(332)는 제2 실시예와 동일하다.
도 12는 제3 실시예의 변형예(300')로 파워 클램프 소자(336)와 VSS ESD 보호 소자(334)를 N-웰 없이 P-웰(120) 내에만 형성한 경우를 도시하는 단면도이다.
도 13a는 본 발명의 제4 실시예에 의한 집적 회로 장치(400)를 구성하는 I/O ESD 셀(430)의 레이아웃이고, 도 13b는 도 13a의 B-B' 선을 따라 자른 단면도이다.
제4 실시예에 따른 집적 회로 장치의 I/O ESD 셀(430)은 파워 클램프 소자(436)와 VDD ESD 보호 소자(432) 및 VSS ESD 보호 소자(434)들이 MOS 트랜지스터로 구성된다는 점에서 제1 내지 제3 실시예와 차이가 있다.
도 13b의 하부에 함께 도시된 회로도와 같이 VDD ESD 보호 소자(432)와 VSS ESD 보호 소자(434)들이 각각 병렬로 연결된 두 개의 MOS 트랜지스터들로 구성될 경우 ESD 전류 패스가 분류되므로 ESD 보호 특성이 더욱 향상된다. 도면에서는 두 개의 MOS 트랜지스터들이 병렬로 연결된 경우를 도시하였으나, 면적이 허락한다면 두 개 이상의 복수개의 MOS 트랜지스터들이 병렬로 연결되는 것이 더욱 바람직하다.
제4 실시예에 따른 집적 회로 장치의 I/O ESD 셀(430)에서 파워 클램프 소자(436)는 VDD ESD 보호 소자(432) 및 VSS ESD 보호 소자(434)들과 분리되어 형성된다.
보호소자들(432, 434)과 파워 클램프 소자(436)는 P형 기판(101)에 형성된 각각 독립적인 웰 내에 형성된다. VDD ESD 보호 소자(432)는 N-웰(110) 내에, VSS ESD 보호 소자(434)는 P-웰(120) 내에, 파워 클램프 소자(436)는 P-웰(120) 내에 각각 형성된다.
VDDESD 보호 소자(432)는 채널 영역을 정의하도록 소정 거리 이격되어 배치된 P+ 액티브 영역들(125) 및 채널 영역 위에 게이트 산화막(410)을 개재하여 형성된 게이트 전극(420)으로 이루어진 PMOS 트랜지스터로 구성된다. 소정 거리 이격되어 형성된 세 개의 P+ 액티브 영역(125)들 중 가운데 P+ 액티브 영역(125)은 I/O 패드(90)에 나머지 두 개의 P+ 액티브 영역들(125)은 VDD 라인(60)에 연결되어 소오스/드레인으로 기능한다. 게이트 전극(420)은 VDD 라인(60)에 연결되어 정상 동작 시에 PMOS 트랜지스터가 턴-온(turn-on)되는 것을 막는다. P+ 액티브 영역들(125) 전체로 구성된 아웃라인과 소정 거리 이격되어 폐 루프 형태로 둘러싸도록 N+ 액티브 영역(115)이 형성되고 이 N+ 액티브 영역(115)이 VDD 라인(60)에 연결되어 ESD 동작에서는 PAD(90)와 다이오드 동작을 하고, 정상적인 동작에서는 래치업 방지 역할을 한다.
VSSESD 보호 소자(434)는 채널 영역을 정의하도록 소정 거리 이격되어 배치된 N+ 액티브 영역들(115) 및 채널 영역 위에 게이트 산화막(410)을 개재하여 형성된 게이트 전극(420)으로 이루어진 NMOS 트랜지스터로 구성된다. 소정 거리 이격되어 형성된 세 개의 N+ 액티브 영역(115)들 중 가운데 N+ 액티브 영역(115)은 I/O 패드(90)에 나머지 N+ 액티브 영역들(115)은 VSS 라인(70)에 연결되어 소오스/드레인으로 기능한다. 게이트 전극(420)은 VSS 라인(70)에 연결되어 정상 동작 시에 NMOS 트랜지스터가 턴-온(turn-on)되는 것을 막는다. N+ 액티브 영역들(115) 전체로 구성된 아웃라인과 소정 거리 이격되어 폐 루프 형태로 둘러싸도록 P+ 액티브 영역(125)이 형성되고 이 P+ 액티브 영역(125)이 VSS 라인(70)에 연결되어 ESD 동작에서는 PAD(90)와 다이오드 동작을 하고, 정상적인 동작에서는 래치업 방지 역할을 합니다.
파워 클램프 소자(436)는 채널 영역을 정의하도록 소정 거리 이격되어 배치된 N+ 액티브 영역들(115) 및 채널 영역 위에 게이트 산화막(410)을 개재하여 형성된 게이트 전극(420)으로 이루어진 NMOS 트랜지스터로 구성된다. 두개의 N+ 액티브 영역(115)이 각각 VDD 라인(60) 및 VSS 라인(70)에 연결되어 소오스/드레인으로 기능한다. 게이트 전극(420)은 VSS 라인(70)에 연결되어 정상 동작 시에 트랜지스터가 턴-온(turn-on)되는 것을 막는다.
도 13b에서는 파워 클램프 소자(436)가 P-웰(120)내에 형성된 NMOS 트랜지스터인 경우를 도시하고 있으나, 파워 클램프 소자(436)는 N-웰(110) 내에 형성된 P+ 액티브 영역(115)으로 이루어진 PMOS 트랜지스터로 구성될 수도 있다. PMOS 트랜지스터로 구성되는 경우 파워 클램프 소자(436)의 게이트 전극(420)은 VDD 라인(60)에 연결되어 정상 동작 시에 트랜지스터가 턴-온되는 것을 막는다.
도 14는 제4 실시예의 변형예(400')로 VSS ESD 보호 소자(434)와 파워 클램프 소자(436)를 공통 P-웰(120)에 형성한 경우를 도시한 단면도이다.
한편, 도 13a 및 13b에서 채널 영역 상의 게이트 산화막(410)만 필드 산화막으로 대체하면 필드 트랜지스터로 구성된 I/O ESD 보호 셀을 구성할 수 있다.
또, 각 실시예마다 모두 동일 소자로 구성된 경우만을 도시하였으나, 상기 VDD ESD 보호 소자, 상기 파워 클램프 소자 및 상기 VSSESD 보호 소자를 서로 다른 소자들로 구성할 수 있음은 물론이다. 예를 들면, VDD ESD 보호 소자와 VSSESD 보호 소자는 다이오드로 구성하고, 파워 클램프 소자는 트랜지스터로 구성할 수도 있으며, 그 이외의 다양한 조합이 가능함은 물론이다.
또, 제2 실시예 내지 제4 실시예의 I/O ESD 보호 셀을 구성하는 소자들과 연결되는 VDD 배선 및 VSS 배선 및 I/O 패드는 도 5a 내지 도 5d에 도시된 레이아웃을 각 실시예에 적합하도록 변형하여 형성할 수 있다.
본 발명의 실시예들에 따른 집적 회로 장치는 집적 회로 장치의 크기가 감소하여 각 I/O ESD 보호 셀의 면적이 작아지더라도 I/O ESD 보호 셀에 구비된 파워 클램프 소자가 ESD 전류 분류 패스를 형성하고, 각 I/O ESD 보호 셀마다 구비된 파워 클램프들이 병렬로 연결되어 매우 큰 ESD 전류를 처리할 수 있다. 따라서, 본 발명에 따른 집적 회로 장치는 면적을 효율적으로 사용하면서도 안정적인 ESD 보호 특성을 얻을 수 있다. 구체적으로, 본 발명에 따른LDI 제품의 경우 HBM 4000V 와 MM 500V 평가 규격을 만족시킴을 확인할 수 있었다.
도면 및 실시예에는, 본 발명의 전형적인 바람직한 실시예가 개시되었으며, 비록 특정한 용어를 사용하였지만, 이것들은 단지 일반적이고 묘사적인 의미로 사용된 것이지 후술되는 청구항에 의하여 정해지는 본 발명의 사상을 제한하기 위하여 사용된 것은 아니다.
도 1은 종래의 집적 회로 장치에 사용되는 ESD 보호 회로의 회로도이다.
도 2는 본 발명에 따른 I/O ESD 보호 셀을 구비하는 집적 회로 장치의 회로도이다.
도 3a 및 도 3b는 본 발명에 따른 집적 회로 장치와 종래의 집적 회로 장치에서 ESD를 바이패스시키는 전류 경로를 동시에 나타낸 회로도이다.
도 4a는 본 발명의 제1 실시예에 의한 집적 회로 장치의 개략도이다.
도 4b 및 도 4c는 I/O ESD 보호 셀의 레이아웃들이고, 도 4d는 도 4c의 D-D' 선을 따라 자른 단면도이다.
도 5a 내지 도 5d는 본 발명의 제1 실시예에 따른 I/O ESD 보호 셀을 구성하는 소자들과 연결되는 배선 및 I/O 패드를 형성하기 위해 사용되는 레이아웃들이다.
도 6은 도 5a 내지 도 5d의 레이아웃을 사용하여 완성한 집적 회로 장치의 단면도이다.
도 7은 I/O 패드와의 다른 연결관계를 도시하는 집적 회로 장치의 단면도이다.
도 8은 제1 실시예의 변형예를 도시하는 단면도이다.
도 9a는 본 발명의 제2 실시예에 의한 집적 회로 장치를 구성하는 I/O ESD 보호 셀의 레이아웃이고, 도 9b는 도 9a의 B-B' 선을 따라 자른 단면도이다.
도 10은 제2 실시예의 변형예를 도시하는 단면도이다.
도 11a는 본 발명의 제3 실시예에 의한 집적 회로 장치를 구성하는 I/O ESD 보호 셀의 레이아웃이고, 도 11b는 도 11a의 B-B' 선을 따라 자른 단면도이다.
도 12는 제3 실시예의 변형예를 도시하는 단면도이다.
도 13a는 본 발명의 제4 실시예에 의한 집적 회로 장치를 구성하는 I/O ESD 셀의 레이아웃이고, 도 13b는 도 13a의 B-B' 선을 따라 자른 단면도이다.
도 14는 제4 실시예의 변형예를 도시하는 단면도이다.

Claims (33)

  1. 입출력(I/O) 패드와 전원 전압(VDD) 라인 사이에 접속된 VDD 정전기방전(ESD) 보호 소자;
    상기 I/O 패드와 접지 전압(VSS) 라인 사이에 접속된 VSS ESD 보호 소자; 및
    상기 VDD라인 및 상기 VSS 라인 사이에 접속된 파워 클램프 소자로 구성된 I/O ESD 보호 셀을 포함하되,
    상기 I/O ESD 보호 셀에서 상기 VDD ESD 보호 소자, 상기 파워 클램프 소자 및 상기 VSS ESD 보호 소자는 각 소자들이 일직선으로 연결되도록 인접하거나 일부 중첩되어 배치된 것을 특징으로 하는 집적 회로 장치.
  2. 제1 항에 있어서, 상기 집적 회로 장치는 상기 I/O 패드를 복수개 구비하고, 상기 I/O 패드별로 상기 I/O ESD 보호 셀을 각각 구비하여,
    상기 I/O ESD 보호 셀의 피치와 높이가 상기 I/O 패드의 피치와 높이에 의해 결정되는 것을 특징으로 하는 집적 회로 장치.
  3. 제1 항에 있어서, 상기 파워 클램프 소자는 상기 VDD ESD 보호 소자와 상기 VSS ESD 보호 소자 사이에 배치되는 것을 특징으로 하는 집적 회로 장치.
  4. 제1 항에 있어서, 상기 I/O ESD 보호 셀은 최소한 그 일부가 상기 I/O 패드의 하부에 형성되는 것을 특징으로 하는 집적 회로 장치.
  5. 제1 항에 있어서, 상기 I/O ESD 보호 셀은 상기 I/O 패드의 하부에 형성되는 것을 특징으로 하는 집적 회로 장치.
  6. 제1 항에 있어서, 상기 I/O ESD 보호 셀을 구성하는 소자들은 다이오드, MOS 트랜지스터, 바이폴라 트랜지스터, 필드 트랜지스터, 사이리스터 또는 이들의 조합으로 이루어진 것을 특징으로 하는 집적 회로 장치.
  7. 제1 도전형의 기판 내에 형성된 제2 도전형의 웰 내에 형성되고, 입출력(I/O) 패드에 연결된 상기 제1 도전형의 액티브 영역과 전원 전압(VDD) 라인에 연결된 상기 제2 도전형의 액티브 영역으로 이루어진 VDD 정전기 방전(ESD) 보호 소자;
    상기 제1 도전형의 기판 내에 형성된 제2 도전형의 웰 내에 형성되고, 상기 VDD라인에 연결된 상기 제2 도전형의 액티브 영역과 접지 전압(VSS) 라인에 연결된 상기 제1 도전형의 액티브 영역으로 이루어진 파워 클램프 소자; 및
    상기 제1 도전형의 기판 내에 형성된 상기 제1 도전형의 웰 내에 형성되고 상기 VSS 라인에 연결된 상기 제1 도전형의 액티브 영역과 상기 I/O 패드에 연결된 상기 제2 도전형의 액티브 영역으로 이루어진 VSS ESD 보호 소자를 포함하는 I/O ESD 보호 셀을 포함하는 것을 특징으로 하는 집적 회로 장치.
  8. 제7 항에 있어서, 상기 파워 클램프 소자는 상기 VDD ESD 보호 소자와 상기 VSS ESD 보호 소자 사이에 배치되는 것을 특징으로 하는 집적 회로 장치.
  9. 제7 항에 있어서, 상기 VSS ESD 보호 소자는 상기 제2 도전형의 액티브 영역을 감싸는 상기 제2 도전형의 웰을 더 포함하는 것을 특징으로 하는 집적 회로 장치.
  10. 제7 항에 있어서, 상기 I/O ESD 보호 셀은 최소한 그 일부가 상기 I/O 패드의 하부에 형성되는 것을 특징으로 하는 집적 회로 장치.
  11. 제7 항에 있어서, 상기 I/O ESD 보호 셀은 상기 I/O 패드의 하부에 형성되는 것을 특징으로 하는 집적 회로 장치.
  12. 제7 항에 있어서, 상기 VDD ESD 보호 소자의 상기 제1 도전형의 액티브 영역은 서로 분리되어 각각 상기 I/O 패드에 연결된 두 개 이상의 영역으로 구성되고,
    상기 제2 도전형의 액티브 영역은 상기 두 개 이상의 제1 도전형의 액티브 영역들과 소정 거리 이격되어 상기 제1 도전형의 액티브 영역들을 폐 루프 형태로 둘러싸서 병렬로 연결된 두 개 이상의 다이오드를 구성하는 것을 특징으로 하는 집적 회로 장치.
  13. 제7 항에 있어서, 상기 VSS ESD 보호 소자의 상기 제2 도전형의 액티브 영역은 서로 분리되어 각각 상기 I/O 패드에 연결된 두 개 이상의 영역으로 구성되고,
    상기 제1 도전형의 액티브 영역은 상기 두 개 이상의 제2 도전형의 액티브 영역들과 소정 거리 이격되어 상기 제2 도전형의 액티브 영역들을 폐 루프 형태로 둘러싸서 병렬로 연결된 두 개 이상의 다이오드를 구성하는 것을 특징으로 하는 집적 회로 장치.
  14. 제7 항에 있어서, 상기 파워 클램프 소자의 상기 제2 도전형의 액티브 영역은 상기 제1 도전형의 액티브 영역과 소정 거리 이격되어 상기 제1 도전형의 액티브 영역들을 폐 루프 형태로 둘러싸는 것을 특징으로 하는 집적 회로 장치.
  15. 제1 도전형의 기판 내에 형성된 제2 도전형의 웰 내에 형성되고, 입출력(I/O) 패드에 연결된 상기 제1 도전형의 액티브 영역과 전원 전압(VDD) 라인에 연결된 상기 제2 도전형의 액티브 영역으로 이루어진 VDD 정전기 방전(ESD) 보호 소자;
    상기 제1 도전형의 기판 내에 형성된 제1 도전형의 웰 내에 형성되고, VDD라인에 연결된 상기 제2 도전형의 액티브 영역과 접지 전압(VSS) 라인에 연결된 상기 제1 도전형의 액티브 영역으로 이루어진 파워 클램프 소자; 및
    상기 제1 도전형의 기판 내에 형성된 상기 제1 도전형의 웰 내에 형성되고 상기 VSS 라인에 연결된 상기 제1 도전형의 액티브 영역과 상기 I/O 패드에 연결된 상기 제2 도전형의 액티브 영역으로 이루어진 VSS ESD 보호 소자를 포함하는 I/O ESD 보호 셀을 포함하는 것을 특징으로 하는 집적 회로 장치.
  16. 제15 항에 있어서, 상기 파워 클램프 소자는 상기 VDD ESD 보호 소자와 상기 VSS ESD 보호 소자 사이에 배치되는 것을 특징으로 하는 집적 회로 장치.
  17. 제15 항에 있어서, 상기 VSS ESD 보호 소자와 상기 파워 클램프 소자는 상기 제2 도전형의 액티브 영역을 감싸는 상기 제2 도전형의 웰을 더 포함하는 것을 특징으로 하는 집적 회로 장치.
  18. 제15 항에 있어서, 상기 I/O ESD 보호 셀은 최소한 그 일부가 상기 I/O 패드 패턴의 하부에 형성되는 것을 특징으로 하는 집적 회로 장치.
  19. 제15 항에 있어서, 상기 I/O ESD 보호 셀은 상기 I/O 패드 패턴의 하부에 형성되는 것을 특징으로 하는 집적 회로 장치.
  20. 제15 항에 있어서, 상기 VDD ESD 보호 소자에서 상기 제1 도전형의 액티브 영역은 서로 분리되어 각각 상기 I/O 패드에 연결된 두 개 이상의 영역으로 구성되고,
    상기 제2 도전형의 액티브 영역은 상기 두 개 이상의 제1 도전형의 액티브 영역들과 소정 거리 이격되어 상기 제1 도전형의 액티브 영역들을 폐 루프 형태로 둘러싸서 병렬로 연결된 두 개 이상의 다이오드를 구성하는 것을 특징으로 하는 집적 회로 장치.
  21. 제15 항에 있어서, 상기 VSS ESD 보호 소자에서 상기 제2 도전형의 액티브 영역은 서로 분리되어 각각 상기 I/O 패드에 연결된 두 개 이상의 영역으로 구성되고,
    상기 제1 도전형의 액티브 영역은 상기 두 개 이상의 제2 도전형의 액티브 영역들과 소정 거리 이격되어 상기 제2 도전형의 액티브 영역들을 폐 루프 형태로 둘러싸서 병렬로 연결된 두 개 이상의 다이오드를 구성하는 것을 특징으로 하는 집적 회로 장치.
  22. 제15 항에 있어서, 상기 파워 클램프 소자에서, 상기 제1 도전형의 액티브 영역은 상기 제2 도전형의 액티브 영역과 소정 거리 이격되어 상기 제2 도전형의 액티브 영역들을 폐 루프 형태로 둘러싸는 것을 특징으로 하는 집적 회로 장치.
  23. 제15 항에 있어서, 상기 파워 클램프 소자와 상기 VSS ESD 보호 소자는 상기 1 도전형의 액티브 영역의 일부를 공유하는 것을 특징으로 하는 집적 회로 장치.
  24. 제1 도전형의 기판 내에 형성된 제2 도전형의 웰 내에 형성되고, 제1 채널 영역을 정의하도록 이격되고, 적어도 하나는 입출력(I/O) 패드에 연결되고, 나머지는 전원 전압(VDD) 라인에 연결되는 상기 제1 도전형의 액티브 영역들과 상기 제1 채널 영역 위에 형성된 제1 게이트로 이루어진 VDD 정전기 방전(ESD) 보호 소자;
    상기 제1 도전형의 기판 내에 형성된 상기 제1 도전형의 웰 내에 형성되고 제2 채널 영역을 정의하도록 이격되고, 하나는 상기 VDD 라인에 연결되고 나머지는 접지 전압(VSS) 라인에 연결되는 상기 제2 도전형의 액티브 영역들 및 상기 제2 채널 영역 위에 형성된 제2 게이트로 이루어지거나, 상기 제1 도전형의 기판 내에 형성된 상기 제2 도전형의 웰 내에 형성되고 상기 제2 채널 영역을 정의하도록 이격되고, 하나는 상기 VDD 라인에 연결되고 나머지는 상기 VSS 라인에 연결되는 상기 제1 도전형의 액티브 영역들 및 상기 제2 채널 영역 위에 형성된 제2 게이트로 이루어지는 파워 클램프 소자; 및
    상기 제1 도전형의 기판 내에 형성된 상기 제1 도전형의 웰 내에 형성되고 제3 채널 영역을 정의하도록 이격되고, 적어도 하나는 입출력(I/O) 패드에 연결되고, 나머지는 상기 VSS 라인에 연결되는 상기 제2 도전형의 액티브 영역들과 상기 제3 채널 영역 위에 형성된 제3 게이트로 이루어진 VSS ESD 보호 소자를 포함하는 I/O ESD 보호 셀을 포함하는 것을 특징으로 하는 집적 회로 장치.
  25. 제24 항에 있어서, 상기 소자들은 MOS 트랜지스터 또는 필드 트랜지스터인 것을 특징으로 하는 집적 회로 장치.
  26. 제24 항에 있어서, 상기 파워 클램프 소자는 상기 VDD ESD 보호 소자와 상기 VSS ESD 보호 소자 사이에 배치되는 것을 특징으로 하는 집적 회로 장치.
  27. 제24 항에 있어서, 상기 I/O ESD 보호 셀은 최소한 그 일부가 상기 I/O 패드 패턴의 하부에 형성되는 것을 특징으로 하는 집적 회로 장치.
  28. 제24 항에 있어서, 상기 I/O ESD 보호 셀은 상기 I/O 패드 패턴의 하부에 형성되는 것을 특징으로 하는 집적 회로 장치.
  29. 제24 항에 있어서, 상기 VDD 정전기 방전(ESD) 보호 소자에서, 상기 제1 도전형의 액티브 영역들 전체로 구성된 아웃라인과 소정 거리 이격되어 폐 루프 형태로 둘러싸도록 형성되고 상기 VDD 라인에 연결되는 상기 제2 도전형의 액티브 영역을 더 포함하는 것을 특징으로 하는 집적 회로 장치.
  30. 제24 항에 있어서, 상기 VSS ESD 보호 소자에서, 상기 제2 도전형의 액티브 영역들 전체로 구성된 부분의 아웃라인과 소정 거리 이격되어 폐 루프 형태로 둘러싸도록 형성되고 상기 VSS 라인에 연결되는 상기 제1 도전형의 액티브 영역을 더 포함하는 것을 특징으로 하는 집적 회로 장치.
  31. 제24 항에 있어서, 상기 VDD ESD 보호 소자에서 상기 제1 도전형의 액티브 영역은 서로 분리된 세 개 이상의 영역으로 구성되고,
    가운데 영역은 상기 I/O 패드에 연결되고, 나머지 영역들은 상기 VDD 라인에 연결되어 병렬로 연결된 두 개 이상의 트랜지스터를 구성하는 것을 특징으로 하는 집적 회로 장치.
  32. 제24 항에 있어서, 상기 VSS ESD 보호 소자에서, 상기 제2 도전형의 액티브 영역은 서로 분리된 세 개 이상의 영역으로 구성되고,
    가운데 영역은 상기 I/O 패드에 연결되고, 나머지 영역들은 상기 VDD 라인에 연결되어 병렬로 연결된 두 개 이상의 트랜지스터를 구성하는 것을 특징으로 하는 집적 회로 장치.
  33. 제24 항에 있어서, 상기 제1 게이트는 상기 VDD 라인에, 상기 제2 도전형의 액티브 영역들에 의해 정의되는 상기 제2 채널 영역 위에 형성된 상기 제2 게이트는 상기 VSS 라인에 상기 제1 도전형의 액티브 영역들에 의해 정의되는 상기 제2 채널 영역 위에 형성된 상기 제2 게이트는 상기 VDD 라인에, 상기 제3 게이트는 상기 VSS 라인에 연결되는 것을 특징으로 하는 집적 회로 장치.
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