TWI237382B - Integrated circuit device having input/output electrostatic discharge protection cell equipped with electrostatic discharge protection element and power clamp - Google Patents

Integrated circuit device having input/output electrostatic discharge protection cell equipped with electrostatic discharge protection element and power clamp Download PDF

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TWI237382B
TWI237382B TW093125775A TW93125775A TWI237382B TW I237382 B TWI237382 B TW I237382B TW 093125775 A TW093125775 A TW 093125775A TW 93125775 A TW93125775 A TW 93125775A TW I237382 B TWI237382 B TW I237382B
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Jae-Hyok Ko
Woo-Sub Kim
Sung-Pil Jang
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Description

I237382 九、發明說明： 【發明所屬之技術領域】 本發明是有關於具有靜電放電(以下簡稱ESD)保護電 路之一種積體電路裝置，且特別是有關於具有配備ESD保 ，兀件與電源箝位器之輸出/輪入(以下簡稱I/〇) ESD保護 單元(cell)的一種積體電路裝置。 【先前技術】 通常’由ESD保護電路的組成(在實際積體電路裝置 中用以實現ESD保護電路之佈局）而決定eSd保護程度， 並且使用製程以製造此積體電路裝置。可是ESD評估標準 是同樣的而無關於積體電路裝置的類型，如同積體電路裝 置積體化程度越來越高，積體電路裝置的尺寸越來越小並 且製程變得越來越複雜。因此，必須發展使用由製程所決 定之基本佈局設計規則之ESD保護電路以在一個小範圍 中有效地執行ESD保護功能。 目前，大多數積體電路裝置包含ESD保護電路，此 ESD保護電路用以防止改變元件的電性，或是當帶電荷的 人體或金屬物件接觸積體電路裝置時，防止由於人體放電 模式（Human-Body Model，HBM)以及機械放電模式 (Machine Modd，MM)之靜電射入積體電路裝置中而惡 化。 〜、 圖1顯示被廣泛應用在傳統積體電路裝置之ESD保護 電路。此積體電路裝置包括被連接到Vdd焊墊la之電源 電壓(Vdd)線卜以及被連接到Vss焊墊2a之接地電麼(vssj 1237382 線2。I/O ESD保護單％ 3包括直接連接到1/〇焊墊允之 VDD ESD保護元件3b與Vss咖保護元件^。電源籍位 4被連接在VDD焊墊13與Vss^2a之間，以形成靜電 電流可以流動的路徑。 一極體D1和D2被廣泛應用作為Vdd ESD保護元件 3b和Vss ESD保護元件3c。因為二極體D1和D2具有優 良的向則特性卻有不良之反向特性，二極體D1和D2的區 域應該夠大而足以被用來作為ESD保護元件。但是，正如 積體電路裝置的積體化程度和微小程度變得越來越高，1/〇 ESD保護單元3之區域的間距和面積被減少，並且因而二 極體D1和D2之區域亦被減少。於是，在給定的區域中， 傳統積體電路裝置之ESD保護電路變得難滿足ESD保護 特性。 【發明内容】 未發明提供一種具有I/O ESD保護單元之積體電路裝 置，此I/O ESD保護單元佔有小面積並且執行ESD保護功 能。 依照本發明的觀點，在此提供具有i/〇esd保護單元 之積體電路裝置，其中I/O ESD保護單元包括連接在1/0 焊塾和VDD線之間之電源電壓(Vdd) esd保護元件；連接 在I/O焊墊和Vss線之間之接地電壓(yss)ESD保護元件； 以及連接在VDD無和Vss線之間之電源箝位元件。在I/O E S D保護單元中之v D d E s 〇保護元件、電源箝位元件以及 6 1237382
Vss ESD保護元件彼此鄰接因此他們可以被聯接在一條直 線上或是排列成部份重疊。 在一個實施例中，本發明的積體電路裝置包括多個 1/0焊墊，其中係每個I/O焊墊均提供I/O ESD保護單元， 以及其中I/O ESD保護單元的間距和高度係依照yo焊墊 的間距和高度而決定之。 在一個實施例中，電源箝位元件被安排在VDDESD保 護元件和VssESD保護元件之間。 在一個實施例中，至少部份I/O ESD保護單元被形成 在I/O焊墊之下。 在一個實施例中，I/O ESD保護單元被形成在1/0焊 墊之下。 在一個實施例中，構成I/O ESD保護單元之元件包括 二極體、金屬氧化物半導體(MOS)電晶體、雙載子電晶體、 場電晶體、石夕控整流器或其組合。 依據本發明的其他觀點，在此提供具有I/〇ESD保護 單元之積體電路裝置。其中，I/O ESD保護單元包括電源 電壓(Vdd) ESD保護元件，其形成在第一導電型基體中之 第二導電型井内並且包括連接至I/q焊墊之第一導電型主 動區與連接VDD線之第二導電型主動區；電源箝位元件， 其形成在第一導電型基體中之第二導電型井内並且包括連 接VDD線之第二導電型主動區以及連接接地電壓(VSS)線之 第一導電型主動區；以及VssESD保護元件，其形成在第 一種導電型基體中之第一導電型井内並且包括連接線 I237382 之第一導電型主動區與連接〗/〇焊墊之第二導電型主動 1^ 〇 ^ 在一個實施例中，電源箝位元件被安排在Vdd ESd保 護元件和Vss ESD保護元件之間。 在一個實施例中，VssESD保護元件更加進一步包括 園繞第二導電型主動區之第二導電型井。 在一個實施例中，至少部份I/O ESD保護單元被形成 在I/O焊塾之下。 在一個實施例中，I/O ESD保護單元被形成在]70焊 塾之下。 在一個實施例中，VddESD保護元件之第一導電型主 動區被劃分成至少二個區域，每個區域被連接到〗/〇焊 塾並且第一導電型主動區被隔離於被劃分成至少二個區 域之第一導電型主動區，以及第二導電型主動區以閉環形 式圍繞第一導電型主動區以形成至少二個並聯之二極體。 在一個實施例中，VddESD保護元件之第二導電型主 動區被劃分成至少二個區域，每個區域被連接到1/()焊 墊’並且第一導電型主動區被隔離於劃分成至少二個區域 之第二導電型主動區，以及第一導電型主動區以閉環形式 圍繞第一導電型主動區以形成至少二個並聯之二極體。 在一個實施例中，電源箝位元件之第二導電型主動區 被隔離於第一導t型主動區並且以閉環形式圍繞第一導電 型主動區。 1237382 依照本發明的再另一觀點，在此提供具有j/OESD保 護單元之積體電路裝置。其中，此I/O ESD保護單元包括 電源電壓(VDD) ESD保護元件，被形成在第一導電型基體 中之第二導電型井内，並且包括連接I/O焊墊之第一導電 型主動區與連接到VDD線之第二導電型主動區；電源箝位 元件，形成在第一導電型基體中之第一導電型井内，並且 包括連接VDD線之第二導電型主動區與連接接地電壓(Vss) 線之第一導電型主動區；以及Vss ESD保護元件，形成在 第一導電型基體中之第一導電型井内，並且包括連接Vss 線之第一導電型主動區與連接〗/〇焊墊之第二導電型主動 區。 在一個實施例中，電源箝位元件被安排在vDD ESD保 護元件和Vss ESD保護元件之間。 在一個實施例中，Vss ESD保護元件和電源箝位元件 更包括圍繞第二導電型主動區之第二導電型井。 在一個實施例中，至少部份I/()ESD保護單元被形成 在I/O焊墊之下。 在-個實關巾，I/Q ESD贿單元射彡成在1/〇谭 墊之下。 在一個實施例中，VddESD保護元件之第一導電型主 動區被劃分成至少二個區域，每個區域被連接到I/O焊 墊，以及第二導電型主動區被隔離於劃分成至少二個區域 之第-導電型主動區，並且以閉環形式圍繞第—導電型主 動區以形成至少二個並聯之二極體。 1237382 在一個實施例中，VddESD保護元件之第二導電型主 動區被劃分成至少二個區域，每個區域被連接到I/O焊 墊，並且第一導電型主動區被隔離於劃分成至少二個區域 之第二導電型主動，並以閉環形式圍繞第二導電型主動區 以形成至少二個並聯之二極體。 在一個實施例中，電源箝位元件之第一導電型主動區 被隔離於第二導電型絲區並且關環形式圍繞第二導電 型主動區。 在一個實施例中、電源箝位元件和VSSESD保護元件 共用部份之第一導電型主動區。 依照本發明更進一步之其它觀點，在此提供具有I/O ESD保言蔓單元之積體電路裝置。纟中，i/〇 esd保護單元 包括電源電壓(Vdd)esd賴元件，此VddESd保護元件 匕括^導電型主動區與第一閉才虽，其中第—導電型主動 區被形成在第一導電型基體中之第二導電型井内，並且相 互隔離以定義第—通道區，至少—個第—導電型主動區被 連接到I/Q焊㈣且其他第―導電縣祕被連接到I 線及第—閘極被形成在第—通道區上；電源箝位元件 包：導電型絲區和第二閘極n電型主動區被 形成ΐ第—導電型基體中之第-導電型井内，並且相互隔 疋^第一通道區’至少一個第二導電型主動區是連接 $ 以及其他第二導電型主動區被連接到〜線，以 ^ 一 =極被形成在第二通道區上，或者電源箝位元件包 .電型主動區與第二閘極，第一導電型主動區被形 1237382 成在第一導電型基體中之第二導電型井内，並且相互隔離 以定義第二個通道區，至少一個第一導電型主動區被連接 至vDD線以及其他第一導電型主動區被連接到vss線，並 且第二閘極被形成在第二通道區上；以及VssESD保護元 件包括第二導電型主動區與第三閘極，第二導電型主動區 被形成在第一導電型基體中之第一導電型井内，並且相互 隔離以定義第三通道區，最少一個第二導電型主動區被連 接到I/O焊墊以及其他第二導電型主動區被連接到vss 線，以及第三閘極被形成在第三通道區上。 在一個實施例中，各元件是M0S電晶體或場電晶體。 在一個實施例中，電源箝位元件被安排在Vdd ESD保 護元件和VssESD保護元件之間。 在一個實施例中，至少部份I/O ESD保護單元被形成 在I/O焊墊之下。 在一個實施例中，I/O ESD保護單元被形成在I/O焊 塾之下。 在一個實施例中，VddESD保護元件更包括被隔離於 # 所有第一導電型主動區之第二導電型主動區，其形成以閉 環形式圍繞所有第一導電型主動區，並且連接到VDD線。 在一個實施例中，Vss ESD保護元件更包括被隔離於 所有第二導電型主動區之第一導電型主動區，其形成以閉 環形式圍繞所有第二導電型主動區，並且連接到Vss線。 在一個實施例中，VddESD保護元件之第一導電型主 動區被劃分成至少三個區域，其中央區域被連接到〗/〇焊 11 1237382 墊並且其他區域被連接到vDD線以形成至少二個並聯之電 晶體。 在一個實施例中，VssESD保護元件之第二導電型主 動區被劃分成至少三個區域，其中央區域被連接到1/(3焊 墊並且其他區域被連接到VDD線以形成至少二個並聯之電 晶體。 在一個實施例中，第一閘極被連接到vDD線，在由第 一導電型主動區定義之第二通道區上所形成之第二閘極被 連接到vss線，在由第一導電型主動區定義之第二通道區 · 上所形成之第二閘極被連接到乂⑽線，以及第三閘極被連 接到Vss線。 為讓本發明之上述和其他目的、特徵和優點能更明顯 易懂，下文特舉較佳實施例，並配合所附圖式，作詳細說 明如下。 【實施方式】 根據本發明，積體電路裝置包括輸出/輸入(I/O)靜電放 電(ESD)保護單元。此I/0 ESD保護單元包括直接連接到 籲 1/0焊墊之VssESD保護元件和VddESD保護元件，以及 連接Vss線和VDD線之電源箝位元件。每個連接到I/O焊 塾之ESD保護元件被形成在小面積中，但在〗/〇eSd保護 單元中，電源箝位元件的出現導致形成電流的分流路徑以 迴避(bypass)靜電竜流。於是，I/O ESD保護單元之操作如 同以非常大面積連接至I/O焊墊之ESD保護元件。另外， 多個電源箝位元件被配置於每個I/O ESD保護單元中且並 12 1237382 聯之。因而，如果ESD發生在某一 I/O焊墊，配置於每個 I/O+ESD保護單元中之多個電源籍位元件被平行開啟，因 ，藉由位元件之手段可以掌控大量esd電流。於 疋’其可以有效率地使用積體電路裝置面積並且達到穩定 的ESD保濩功能。進一步，本發明的其它實施例中，因為 I/O ESD保護單元被提供在1/〇焊墊之下，故積體電路裝 置的尺寸將被減到最小。 依照本發明使用I/O ESD保護單元之積體電路裝置的 例子包括微小電子裝置，譬如高度積體化之半導體記憶裝 _ 置處理器、微電子機械系統(micro-electro-mechanical Systems，MEMS) ’ 或光電子裝置(optoelectronic devices)。 特別是’ I/O ESD保護單元可以高效率地被使用在非常狹 窄焊墊間距以及用以形成ESD保護元件的小面積之裝置 中’譬如液晶顯示器驅動積體電路(LCD Driver IC，LDI)。 圖2是根據本發明所繪示一種具有〗/〇 esd保護單元 之積體電路裝置電路圖。 積體電路裝置包括連接到VDD焊墊60a之VDD線60 · 以及連接到Vss焊墊70a之Vss線70。I/OESD保護單元 3〇包括VDD ESD保護元件32、Vss ESD保護元件34以及 電源箝位元件36,其中VDD ESD保護元件32被連接在VDD 線60與I/O焊墊90之間，Vss ESD保護元件34被連接在 Vss線70與I/O焊墊90之間，以及電源箝位元件36被連 接在VDD線60與Vss線70之間。電源箝位元件元件4〇 (用 13 1237382 以提供靜電電流路徑)被連接於VDD焊塾60a與Vss焊塾 70a之間。 當以二極體D卜D2、D3與D4為例說明ESD保護元 件32、34與電源箝位元件36、40時，金屬氧化物半導體 (MOS)電晶體、場氧化(fieid oxide)電晶體、雙載子(bip〇lar) 電晶體或石夕控整流器(thyristors)可以被使用。 圖3A和3B是根據本發明圖2所示和習知技藝顯示在 積體電路裝置中用以迴避ESD電流之電流路徑電路圖。 在圖3A和3B中，在此應用二極體特性作用的反偏 壓。圖3A顯示正ESD事件發生在以Vdd浮接但Vss接地 的情況。圖3B顯示負ESD事件發生在以Vdd接地但Vss 浮接的情況。 請參照圖3A，在傳統積體電路裝置中，沿著路徑 =路徑(2)分流靜電電流。當在二極體D4中發生超過反向 崩潰鼋壓而造成崩潰時，形成通過正向偏壓二極體m與 反向偏壓二極體D4之路徑(1)。當在二極體D2中發生^ 出反向朋/貝電壓而造成朋潰時，通過反向偏壓二極體见 而形成路徑(2)。同時’在根據本發明之積體電路裝置中， 當在-極體D3巾發生超出反向料電壓*造成崩潰時， 除二個路徑⑴和⑺之外，另外形成通過正向偏壓二極體 ^和電_餘件D3之__技路徑⑴ 更主要的靜電放電路徑。 請參照圖3B ’在傳統積體電路裝置中，二個路 和⑺促成靜電放電。同時，在根據本發明之剛保護電 1237382 個路徑(1)與(2)之外，通過電源箝位元件D3以 k(3)。路棱(3)是比路徑(2)更主要的靜電放電路徑。 在本發明之積體電路裝置中，通過I/0ESD保護單元 :置，，源箝位元件而形成esd電流路徑。結果，ι/〇 保5蔓單7^之操作猶如以非常大面積被連接到I/O焊墊 ^ESD倾單元之操作。於是，因為本發明之積體電路裝 、除了對應於電源烊墊數量之電源箝位之外，更包含對應 於焊墊數量的電源箝位元件，因此即使構成I/O ESD 保口蔓單7〇之（件彳M、，其亦可以處理非常大量ESD電流。眷 配置以圖2所示電路之積體電路裝置的典型實施例現 將描述如下。 圖4A是根據本發明的第一實施例顯示一種積體電路 裝置100之電路圖。圖4B和4C顯示I/O ESD保護單元 13〇的佈局。圖4D是沿圖4C之D_D，線所擷取之截面圖。 積體電路裝置1〇〇包括用於每一個I/O焊墊90之]y〇 BSD保護單元13〇。ESD保護單元13〇也許被配置於i/o 知墊9〇旁邊，或是如稍後所述，至少部份(或全部）esd φ 保遵單元130也許被配置在I/O焊墊9〇之下。I/O保 護單元130之間距P與高度Η是根據I/O焊墊9〇之間距p 和高度h而決定的。 在圖4B和4C中，I/OESD保護單元13〇的間距是相 同的，但是彼此的高度是不同的。當高度H1很小時，如 圖4B所示，I/0 ESD保護單元13〇的面積應該被做得更 15 1237382 小。但是，當高度H2很大時，如圖4C所示，Ι/OESD單 元130的面積被擴大，並且可以因此增進ESD保護作用。 在Ι/OESD保護單元130中，VddESD保護元件132、 電源箝位元件136以及Vss ESD保護元件134被安排在彼 此附近，以便這些元件的中心點C1、C2和C3被設置在一 直線並且這些元件只佔極小面積。進一步，這些元件被對 稱地安排在連接這些元件中心點C1、C2和C3之線L-Sym 上0 請參照圖4C和4D，在根據第一實施例之I/O ESD保 護單元130中，從VddESD保護元件132和VssESD保護 元件134分離出電源箝位元件136，藉以防止寄生ESD電 流路徑效應。再者，電源箝位元件136被安排在VddESD 保護元件132和Vss ESD保護元件134之間，藉以達到 Vdd線60和Vss線的有效排列。 苒者，如圖4D之電路圖中所示，當每個vDD ESD保 護元件132和Vss ESD保護元件134是由二個互相並聯之 二極體所組成，則ESD電流路徑被劃分並且因而增進esd 保護作用。當圖示平行連接二個二極體之例子，如果可能， 更好地平行連接超過二個二極體。 保護元件132、134和電源箝位元件136被形成在摻 雜第一導電雜質之P井120以及摻雜第二導電雜質之1^井 110中，其被獨立地形成在第一導電型基體，例如p型美 體10卜 ^ 1237382
VddESD保護元件132是二極體，包括N井110、N+ 主動區115和P+主動區125。N+主動區115和P+主動區 125被彼此隔離在N井110中。N+主動區115被形成以閉 環形式圍繞P+主動區125周圍。P+主動區125被連接到 I/O焊墊90以形成二極體D1的陽極，並且N+主動區115 被連接到VDD線60以便與N井110 —起形成二極體D1 的陰極。
VssESD保護元件134是二極體，包括N井110、N+ 主動區115、P井120和P+主動區125。P+主動區125與 N+主動區115彼此隔離，並且以閉環形式形成p+主動區 125以圍繞在N+主動區115周圍。P+主動區125被連接到 Vss線70以便與P井120 —起形成二極體D2的陽極，並 且N+主動區115被連接到I/O烊墊90以便與N井110 — 起形成二極體D2的陰極。N井110圍繞N+主動區115， 因而改進ESD保護功能。 當在圖4D中P井120和N井11〇有同樣深度時，N 井110也許被形成在P井120中，以便由p井120完全地 圍繞N井110。否則，P井120也許被形成在]s[井110中 以便由N井110完全地圍繞之。 電源箝位元件136是二極體，包括N井110、N+主動 區115與P+主動區125。N+主動區115和P+主動區125 被彼此隔離在N井110中。N+主動區115被形成以閉環形 式圍繞在P+主動區125周圍。P+主動區125被連接到Vss 17 1237382 線70以形成二極體D3的陽極，並且N+主動區115被連 接至VDD線60以便與n井110 一起形成二極體D3的陰極。 N井110圍繞N+主動區115周圍並且二極體特性因 而改善。另外，因為可以足夠地獲取N+主動區115的面 積’故可以增進電源箝位元件136的功能。 圖5A至5D展示被用以形成vDD線160、Vss線170 和1/0焊塾190之佈局，其被連接到構成I/O ESD保護單 元130之各元件。圖5A顯示用以形成暴露主動區115和 125的連接孔15〇之一種佈局。圖5B顯示用以形成中間焊 墊180以被連接至Vdd線160、Vss線170和I/O焊墊之一 種佈局。圖5C顯示用以連接1/0焊墊19〇到中間焊墊18〇 的介層窗(via) 185之一種佈局。圖5D顯示I/O焊墊190 的佈局。 圖6是顯示使用圖5A至5D所示佈局而完成之積體 電路裝置的截面圖。形成連接孔和介層窗的層間絕緣膜並 未顯示於圖中。 請參照圖6，每個主動區115和125經由填裝於連接 孔150的導電插塞152連接到乂㈤線160、Vss線170和中 間焊墊180。I/O焊墊190經由填裝於介層窗185的導電插 塞187連接到中間焊墊180。於I/O焊墊190下形成I/O ESD 保護單元130的ESD結構上之焊墊，在減少積體電路裝置 面積上是具有非常高效率的。當積體電路裝置的面積縮 減，雖然I/O焊墊190的間距減少，I/O焊墊19〇的高度不 18 1237382 被改變或增加以保留未改變之ι/ο烊墊190的特性。這樣， 可以儘可能保證I/O ESD保護單元130的面積。 同時，也許設置至少部份I/O ESD保護單元13〇在1/0 焊墊190之下。如圖7所示，如果可保證充足的面積用於 1/0 ESD保護單元130’I/O ESD保護單元13〇也許被配置 在I/O焊塾190旁邊，以導線195連接I/O焊墊19〇和ι/ο ESD保護單元13〇。 圖8是顯示第一實施例之修改例1〇〇,的截面圖，其中 Vss ESD保護元件134被形成在P井中而沒有]sf井。如果 /、疋藉由調控用以形成Vss ESD保護元件134的製程條件 達到所需之ESD保護功能，如圖8所示，即不需要形成1^ 井。
圖9A是根據本發明第二實施例顯示構成積體電路裝 置200的I/O ESD保護單元230之佈局。圖9B是沿圖9A 之B_B’線所取得的截面圖。圖1〇展示第二實施例的修改 例。第二實施例之I/O ESD保護單元230與第一實施例不 同，因為電源箝位元件236是二極體包括P井120以及由 P井120所圍繞之N井110或N+主動區115。 請參照圖9A和9B，電源箝位元件236是二極體，包 括P井120和N井110。N+主動區115和P+主動區125 被彼此隔離一個預定距離。增進ESD保護功能，以N井 110圍繞N+主動區115，以及在圍繞N井110之p井12〇 中形成P+主動區125。P+主動區125具有閉環形式以圍繞 N+主動區115°P+主動區125被連接到Vss線70以便與p 1237382 井120 —起形成二極體〇3的陽極，並且N+主動區115被 連接到VDD線60以便與N井110 —起形成二極體D3的陰 極0 在第二實施例中，將電源箝位元件236隔離自保護元 件232和234,藉以防止寄生ESD電流路徑之效應。另外， N井110圍繞主動區115，藉以增加電源箝位元件236 的效能。
圖1〇是顯示第二實施例之修改例200,的截面圖，其 中Vss ESD保護元件234被形成在P井120中而沒有N 井。如果只是藉由調控用以形成VssESD保護元件234的 製程條件而達到所需之ESD保護功能，如圖10所示，則 不需形成N井。
囷11A疋根據本發明第二實施例顯示構成積體電互 裝置300之I/OESD保護單元330的佈局，並且圖11Β^ 沿圖B七，線所獲得之截面圖。第三實施例之1/1 ，SD保4單元33Q與第二實施例不同，因為電源籍位元^ 被安排部份重疊Vss ESD保護元件334。在這種情2 =具有可以將用以形成I/0 ESD保護單元33()之區如 ESD=^。也就是說，第三實施财叫效地用於1/( 中所二:7°330的實現’其具有在快迷積體電路衷置30 =ESD保護功能，此快速積體電路|置綱具有剧 吊小尺寸之I/O ESD保護單元330。 20 !237382 電源箝位元件336和Vss ESD保護元件334部份地分 享P井120和P+主動區125。VddESD保護元件332與第 —實施例相同。 圖12是顯示第三實施例之修改例30(V的截面圖，其 中電源箝位元件336和Vss ESD保護元件334被形成在p 井120中而沒有N井。 圖13A是根據本發明的第四實施例顯示構成積體電 路裝置400之I/O ESD保護單元430的佈局，並且圖13B 是沿圖13A之B-B，線所獲得之截面圖。 第四實施例之I/O ESD保護單元430不同於第一至第 三實施例，因為電源箝位元件436、VddESD保護元件432 和VssESD保護元件434包括MOS電晶體。 如圖13B之電路圖所示，當每個vDD ESD保護元件 432和Vss ESD保護元件434包括二個並聯之MOS電晶 體，ESD電流路徑被分流並且因而增進了 ESD保護功能。 圖式中說明了二個相互並聯之MOS電晶體的案例，如果 可能的話，較佳的情形是超過二個相互並聯之M〇s電晶 體。 曰 根據第四實施例，在積體電路裝置4〇〇之1/〇£；8£)單 元430中，電源箝位元件436被隔離於vDD ESD保護元件 432和Vss ESD保護元件434。 每個保護元件432和434與電源箝位元件436被形成 在自己的隔離井中，這些隔離井被形成在p型基體 中。VddESD保護元件432被形成在^^井11〇中，VssEsd 21 1237382 保護元件434被形成在P井120中，以及電源箝位元件436 被形成在P井120中。
VDD ESD保護元件432包括PMOS電晶體，此PMOS 電晶體包括多個P+主動區125(這些P+主動區125被彼此 隔離以定義通道區）以及藉由在通道區上插入閘氧化膜41〇 形成閘電極420。在三個被互相分離之p+主動區125之 中，中央P+主動區125被連接到I/O焊墊90以及其它P+ 主動區125被連接至vDD線60以作為源/j：及極。閘電極420 被連接到VDD線60以防止在正常操作期間導通PMOS電 晶體。N+主動區115被隔離於p+主動區125並且被形成 以閉環形式圍繞所有P+主動區125。另外，N+主動區115 被連接到VDD線60，並且在ESD操作期間與I/O焊墊90 一起而當作二極體，以及在正常操作期間用以避免鎖定效 應(latch-up)。
Vss ESD保護元件434包括NMOS電晶體，此NMOS 電晶體包括N+主動區n5 (被互相分離以定義通道區）以及 藉由在通道區上插入閘氧化膜410而形成閘電極420。在 二個被互相分離之N+主動區115之中，中央N+主動區115 被連接到I/O焊墊9〇並且其它>^+主動區115被連接至Vss 線70以作為源/沒極。閘電極420被連接到Vss線70以防 止在正常操作期間導通NMOS電晶體^P+主動區125被隔 離於N+主動區11·5並且被形成以閉環形式圍繞所有N+主 動區115 °另外，Ρ+主動區125被連接到Vss線70，並且 22 Ϊ237382 在ESD操作期間與I/O焊墊90 —起當作二極體，以及在 正常操作期間用以避免鎖定效應(latch-up)。 電源箝位元件436包括NMOS電晶體，此NM〇S電 晶體包括N+主動區115(被互相分離以定義通道區）以及藉 由在通道區上插入閘氧化膜410而形成之閘電極420。二 個N+主動區115分別被連接到VDD線60和Vss線70,以 作為源/汲極。閘電極420被連接到Vss線70以防止在正 常操作期間導通電晶體。 當圖13B說明電源箝位元件436是被形成在P井120 中之NMOS電晶體的案例，電源箝位元件436也許包括藉 由在N井11〇中形成p+主動區ι15所組成之PMOS電晶 體。如果電源箝位元件436包括PMOS電晶體，則電源箝 位元件436之閘電極420被連接到VDD線60以防止在正 常操作期間導通電晶體。 圖14是顯示第四實施例之修改例400,的截面圖，其 中Vss ESD保護元件434和電源箝位元件436被形成在共 同的P井120中。 ^ 同時，在圖13A和13B中，當在只將通道區上閘氧化 膜410替換為場氧化膜，則可以形成包括場電晶體之"ο ESD保護單元。 相較於上述實施例，VDD ESD保護元件、雷 杜你^ 电原村位兀 仵與vss ESD保護元件也許包括不同構件。例
仅嘴 一 Λ V DD EjoU 件和Vss ESD賴元件可以包括二 箝位元件也許包括電晶體。 並且電源 23 1237382 再者，如圖5A至5D所示Vdd與Vss線以及I/O焊墊 (被連接到構成第二實施例至第四實施例的I/O ESD保護 單元之各元件)之佈局可以被修改以適用於每個實施例。
根據本發明之實施例，雖然積體電路裝置的尺寸減少 因而每個I/O ESD保護單元的面積變得更小，藉由每個1/0 ESD保護單元所配置之電源箝位元件以及藉由並聯這些電 源箝位元件而形成ESD電流分流路徑，積體電路裝置可以 處理非常大量的ESD電流。所以，根據本發明，它是可能 k供積體電路裝置高效率地使用面積並且具有穩定的Esd 保護功能。尤其是，它被證實了根據本發明之液晶顯示器 驅動積體電路(LDI)產品滿足人體放電模式（jjbm ) 4000V 以及機械放電模式（MM) 5〇〇V之評估標準。 雖然本發明已以較佳實施例揭露如上，然其並非用以 限J本發明，任何熟習此技藝者，在不脫離本發明之精神 =範圍内，當可作些許之更動與潤飾，因此本發明之保護 範圍當視後附之申請專利範圍所界定者為準。 w
【圖式簡單說明】 回1是顯不被使用在傳統積體電路裝置中 (ESD)保護電路圖。 τ㈣敌’ 一圖^是根據本發明顯示具有輸出/輸入_咖保言 早70之積體電路裝置電路圖。 - 圖=和3以根縣㈣㈣知技 褒置裡用以迴避咖電流之電流路徑電路圖。電 24 1237382 一種積體電路 圖4A是根據本發明的第一實施例顯示 裝置之電路圖。 圖=和4C顯示I/0 ESD保護單元的佈局以 4D是沿著圖4C之D-D’線所取得之截面圖。 圖5A至5D是根據本發明的第一實施例顯示被用以 形成接線和I/G科之佈局，其被連制構成I/〇 E 護單元之元件。 @ 所示之佈局所完成的積 圖6是顯不使用圖5A至5D 體電路裝置截面圖。 圖7是顯示與I/O焊墊的其他連接關係之積體電路 置的截面圖。 < 圖8是顯示本發明第-實施例之修改例的截面圖。 圖9A顯示根據本發明的第二實施例構成積體電路褒 置之I/O ESD保護單元的佈局，以及圖9B是沿圖9A之 B-B’線所獲取之截面圖。 圖10疋顯示本發明第二實施例的修改例之截面圖。 圖11A顯示根據本發明的第三實施例構成積體電路 裝置之I/OESD保護單元的佈局，以及圖nB是沿圖Ua 之B-B’線所獲取之截面圖。 圖12是顯示本發明第三實施例的修改例之截面圖。 圖13A顯示根據本發明第四實施例構成積體電路裝 置之I/OESD單元的佈局，以及圖13B是沿圖13A之；B-B， 線所獲取之截面圖。 圖14是顯示第四實施例的修改例之截面圖。 25 1237382 【主要元件符號說明】 1、 60、160 :電源電壓(V〇D)線 la、60a : VDD 焊墊 2、 70、170 :接地電壓(Vss)線 2a、70a : Vss 焊墊 3、 30、130、230、330、430 : I/O ESD(輸入-輪出靜 電放電)保護單元 3a、90、190 : I/O 焊墊 3b、32、132、232、332、432 : VDD ESD 保護元件 3c、34、134、234、334、434 : Vss ESD 保護元件 4、 36、40、136、236、336、436 :電源箝位元件 100、100,、200、200,、300、300,、400、400,：積體 電路裝置 101 : P型基體 110 ·· N 井 115 : N+主動區 125 : P+主動區 150 :連接孔 152 :導電插塞 180 :中間焊墊 185 ··介層窗 > 187 :導電插塞 195 :導線 420 :閘電極 26 1237382 (l)、（2):靜電電流路徑 Cl、C2、C3 :元件中心點 D1〜D4 :二極體 L_Sym :連接元件中心點CU、C2和C3之線
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Claims (1)

1237382 十、申請專利範圍： 1·一種具有I/O ESD(輸入-輸出靜電放電)蔓 積體電路裝置，其中該I/O ESD保護單元包括;^ 一電源電壓(VDD) ESD保護元件，連接於一 1/〇焊墊 和一 Vdd線之間； 一接地電壓(Vss) ESD保護元件，連接於該1/()焊墊和 一 Vss線之間；以及 一電源箝位元件，連接於該vDD線和該Vss線之間， 其中在該I/O ESD保護單元中之該vDD eSD保護元 · 件、該電源箝位元件以及該Vss ESD保護元件是彼此鄰 接’以便其可以被聯接在一條直線上或被安排以部份交疊。 2·如申請專利範圍第1項所述具有I/O ESD保護單元 之積體電路裝置，包括多數個I/O焊墊， 其中該I/O ESD保護單元被提供用於每一該些I/O焊 墊，以及 其中該I/O ESD保護單元的間距和高度是依照該些 I/O焊墊的間距和高度所決定。 鲁 3·如申請專利範圍第1項所述具有I/0 ESD保護單元 之積體電路裝置，其中該電源箝位元件被安排在該vdd ESD保護元件和該vss ESD保護元件之間。 4·如申請專利範圍第1項所述具有〗/〇 ESD保護單元 之積體電路裝置，其中至少部份之該I/〇ESD保護單元被 形成在該I/O焊塾下。 28 1237382 5·如申凊專利範圍第1項所述具有I/O ESD保護單元 之積體電路襄置，其巾該I/O ESD保護單元被形成在該1/0 焊墊下。 6·如申凊專利範圍第1項所述具有I/O ESD保護單元 $積體電路裝置，其中構成該I/O ESD保護單元之各元件 ^括二極體、金氧半(M0S)電晶體、雙載子電晶體、場電 曰曰體、石夕控整流器(thyristors)五者當中至少其中一者，以 及將其組合。 7· —種具有I/O ESD(輸入_輸出靜電放電)保護單元之春 積體電路裝置，其巾m/OESD保護單元包括·· 一電源電壓(VDD) £SD保護元件，被形成在一第一導 電型基體中之一第二導電型井内，並且包括連接到一 1/() 焊墊之一第一導電型主動區以及連接到一 Vdd線之一第二 導電型主動區； 一電源箝位元件，被形成在該第一導電型基體中之該 第二導電型井内，並且包括連接到該Vdd線之該第二導電 型主動區以及連接到一接地電壓(Vss)線之該第一導電型 _ 主動區；以及 一接地電壓(Vss) ESD保護元件，被形成在該第一導 電型基體中之該第一導電型井内，並且包括連接到該vss 線之該第一導電型主動區以及連接到該1/0焊墊之該第二 導電型主動區。 29 1237382 8·如申清專利範圍第7項所述具有i/o ESD保護單元 之積體電路裝置，其中該電源箝位元件被配置在該Vdd esd保護元件和該Vss ESD保護元件之間。 9.如申請專利範圍第7項所述具有I/O ESD保護單元 之積體電路裝置，其中該VssESDmi元件更包括圍繞該 第二導電型主動區之該第二導電型井。 10·如申請專利範圍第7項所述具有I/〇 ESD保護單元 之積體電路裝置，其中至少部份之該I/O ESD保護單元被 形成在該I/O焊墊下。 ❿ 11·如申請專利範圍第7項所述具有I/〇ESD保護單元 之積體電路裝置’其巾該I/O ESD賴單元被形成在該1/0 焊塾下。 12·如申請專利範圍第7項所述具有I/O ESD保護單元 之積體電路裝置’其中該VddESD保護元件之該第一導電 ^主動區被劃分為至少二個區域，每個區域被連接到該1/() 焊塾以及戎第二導電型主動區被隔離於被劃分為至少二 =區域之該第一導電型主動區，該第二導電型主動區以閉 _ %形式圍繞該第一導電型主動區以形成至少二個並二 極體。 13.如申請專利範圍第7項所述具有I/()ESD保護單元 之積體電路裝置，其巾該VddESD保護元件之該第二導電 ，主動區被•彳至少二個區域，每個區域被連接到該"〇 焊墊’以及該第一種導電型主動區被隔離於被劃分為至少 -個區域之該第二導電型主動區，該第一種導電型主動區 30 1237382 以閉環形式圍繞該第二導電型主動區以形成至少二個並聯 之二極體。 14·如申請專利範圍第7項所述具有j/oesd保護單元 之積體電路裝置，其中該電源箝位元件之該第二導電型主 動區被隔離於該第一導電型主動區，以及該第二導電型主 動區以閉環形式圍繞該第一導電型主動區。 15· —種具有I/O ESD(輸入-輸出靜電放電)保護單元之 積體電路裝置，其中該I/O ESD保護單元包括·· 一電源電壓(VDD) ESD保護元件，被形成在一第一導 _ 電型基體中之一第二導電型井内，並且包括連接到一 1/〇 焊墊之一第一導電型主動區以及連接到一 Vdd線之一第二 導電型主動區； 一電源箝位元件，被形成在該第一導電型基體中之一 第一導電型井内，並且包括連接到該vDD線之該第二導電 型主動區以及連接到一接地電壓(vss)線之該第一導電型 主動區；以及 一接地電壓(Vss) ESD保護元件，被形成在該第一導 _ 電型基體之該第一導電型井内，並且包括連接到該Vss線 之該第一導電型主動區以及連接到該I/O焊墊之該第二導 電型主動區。 一 16·如申請專利範圍第15項所述具有I/O ESd保護單 元之積體電路裝置，其中該電源箝位元件係配置在該Vdd ESD保護元件和該vss ESD保護元件之間。 31 1237382 17·如申請專利範圍第15項所述具有I/〇 ESD保護單 元之積體電路裝置，其中該Vss ESD保護元件和該電源箝 位元件更包括圍繞該第二導電型主動區之該第二導電型 18·如申請專利範圍第15項所述具有1/〇 eSd保護單 元之積體電路裝置，其中至少部份之該I/〇ESD保護單元 被形成在該I/O燁塾之下。 19·如申請專利範圍第15項所述具有I/O ESD保護單 元之積體電路裝置，其中該丨/OESD保護單元被形成在該 I/O焊墊之下。 2〇·如申請專利範圍第15項所述具有I/O ESD保護單 元之積體電路裝置，其中該VddESD保護元件之該第一導 電型主動區被劃分為最少二個區域，每個區域被連接到該 焊塾’以及該第二導電型主動區被隔離於被劃分為最 少了個區域之該第一導電型主動區，並且該第二導電型主 動區以閉環形式圍繞該第—導電型主動區以形成至少二個 並聯之二極體。 一 21·如申請專利範圍第15項所述具有I/O ESD保護單 疋1積體電路裝置，其中該vddesd保護元件之該第二導 電型主動區被劃分為最少二個區域 ，每個區域被連接到該 LO =塾’以及該第一導電型主動區被隔離於劃分為最少 了個區，之該第二導電型主動區，並且該第一導電型主動 ^以閉環形式圍繞該第二導電型主動區以形成至少二個並 聯之二極體。 32 1237382 22·如申請專利範圍第15項所述具有I/〇 esd保護單 元之積體電路裝置，其中該電源箝位元件之該第一導電型 主動區被隔離於該第二導電型主動區，並且該第一導電型 主動區以閉環形式圍繞該第二導電型主動區。 23·如申請專利範圍第15項所述具有I/〇 ESD保護單 元之積體電路裝置，其中該電源箝位元件以及該Vss esd 保護元件共用部分之該第一傳導型主動區。 24· —種具有I/O ESD(輸入-輸出靜電放電)保護單元之 積體電路裝置，其中該I/O ESD保護單元包括： · 一電源電壓(VDD) ESD保護元件，包括多數個第一導 電型主動區以及一第一閘極，其中該些第一導電型主動區 被形成在一第一導電型基體中之一第二導電型井内並且被 相互隔離以定義一第一通道區，該些第一導電型主動區至 少其中之一被連接至一 I/O焊墊以及其他該些第一導電型 主動區被連接到一 VDD線，並且該第一閘極被形成在該第 一通道區上； 一電源箝位元件，包括多數個第二導電型主動區以及 _ 一第二閘極，其中該第二導電型主動區被形成在該第一導 電型基體中之一第一導電型井内並且被相互隔離以定義一 第一通道區，該些第二導電型主動區至少其中之一被連接 到該vDD線以及其他該些第二導電型主動區被連接到一接 地電壓(vss)線，並且該第二閘極被形成在第二通道區上； 以及 33 1237382 接地電壓(Vss) ESD保護元件，包括多數個第二導 電型主動區以及-第三閘極，其中該些第二導電型主[區 被形成在該第-導電型基财之該第—導電型井内並且被 相互隔離以定義一第三通道區，該些第二導電型主動區至 少其中之一被連接至該I/O焊墊以及其他該些第二導電型 主動區被連制該vss線’並域第三閘極被形成在該第 三通道區上。 25·如申請專利範圍第24項所述具有I/0 ESD保護單 元之積體電路裝置，其中該些元件是金氧半(M〇s)電晶體 或場電晶體。 26·如申請專利範圍第24項所述具有I/〇 ESD保護單 元之積體電路裝置，其中該電源箝位元件係配置在該Vdd ESD保護元件和該Vss ESD保護元件之間。 27·如申請專利範圍第24項所述具有I/O ESD保護單 元之積體電路裝置，其中至少部份之該1/〇£§〇保護單元 被形成在該I/O焊塾之下。 28·如申請專利範圍第24項所述具有I/O ESD保護單 元之積體電路裝置，其中該][/〇ESD保護單元被形成在該 I/O焊塾之下。 29·如申請專利範圍第24項所述具有I/O ESD保護單 元之積體電路裝置，其中該VddESD保護元件更包括該第 二導電型主動區隔離於所有該些第一導電型主動區，形成 以閉環形式圍繞所有該些第一導電型主動區，以及連接到 該Vdd線。 34 1237382 3〇·如申請專利範圍第24項所述具有I/O ESD保護單 元之積體電路裝置，其中該VssESD保護元件更包括該第 一導電型主動區隔離於所有該些第二導電型主動區，形成 以閉環形式圍繞所有該些第二導電型主動區，並且連接到 該Vss線。 31·如申請專利範圍第24項所述具有I/O ESD保護單 元之積體電路裝置，其中該VddESD保護元件之該第一導 電型主動區被劃分為最少三個區域，其中央區域被連接到 該I/O焊墊並且其他區域被連接到該\^)線以形成至少二 個並聯之電晶體。 32.如申請專利範圍第24項所述具有I/O ESD保護單 元之積體電路裝置，其中該VssESD保護元件之該第二導 電型主動區被劃分為最少三個區域，其中央區域被連接到 該I/O焊墊並且其他區域被連接到該VDD線以形成至少二 個並聯之電晶體。 33·如申請專利範圍第24項所述之具有I/0 eSD保護 单元之積體電路裝置，其中該第一閘極被連接至該vDD 線，在由該第二導電型主動區所定義之該第二通道區上形 成之該第一閘極被連接到該Vss線，在由該第一導電型主 動區定義之該第二通道區上形成之該第二閘極被連接到該 vDD線，以及該第三閘極被連接到該vss線。 〆 34· —種具有I/O ESD(輸入-輸出靜電放電)保護單元之 積體電路裝置’其中該I/O ESD保護單元包括·· 35 I237382 一電源電壓(VDD) ESD保護元件，包括多數個第一導 電型主動區以及一第一閘極，其中該些第一導電型主動區 被开>成在一第一導電型基體中之一第二導電型井内並且相 互隔離以定義一第一通道區，該些第一導電型主動區至少 其中之一被連接到一 I/O焊墊以及其他該些第一導電型主 動區被連接到一 VDD線，以及該第一閘極被形成在該第一 通道區上； 一電源箝位元件，包括多數個第一導電型主動區以及 -第二閘極，其中該些第-導電型主祕被形成在該第一 ，電型基體巾之該第二導電型井内並且相互隔離以定義一 第二通道區，該些第一導電型主動區至少其中之一被連接 至該vDD線並且其他該些第一導電型主動區被連接到一接 地電壓(vss)線’以及該第二閘極被形成在該第二通道區 上；以及 接地電壓(Vss) ESD保護元件，包括多數個第二導 電型主動區以及-第三閘極，其中該些第二導電型主動區 被形成在該第-導電型基體中之該第—導電型井内並且互 相隔離以定義-第三通道區，該些第二導電型主動區至少 其中之-被連接到該㈤焊墊以及其他該些第二導電型主 2區被連接到該vss線’以及該第三閉極被形成在該第三 通道區上。 一 35·如申明專利範圍第34項所述具有I/Q ESD保護單 =之積體電路裝置，其中該些元収金氧半(Μ⑽電晶體 或場電晶體。 36 1237382 36·如申請專利㈣第34項所述具有i/〇 esd保護單 元之積體電職置，其中_源紐元件被配置在該Vd〇 ESD保護7〇件以及該Vss；Esd賴元件之間。 一 37·如申请專利範圍第34項所述具有ι/〇 保護單 兀之積體電路裝置，其巾i少部份之該I/QESD保護單元 被形成在該I/O焊墊之下。 38·如申请專利範圍第34項所述具有i/〇 esd保 元之積體電職置，其忭I/QESD倾 I/O焊墊之下。 一 39·如申請專利範圍第34項所述具有i/〇esd保護單 兀=積體電路裝置，其” Vdd励保護元件更包括該第 -導電型主動區被隔離於所有該些第—導電型主動區，形 成以閉環形賴繞财轉[導電型主親，並 到該VDD線。 40·如申料條圍第34項所述具有i/〇 esd保護單 元之積體電路裝置，其中該VssESD保護元件更包括該第 -導電型主動區被隔離於所有該些第二導電型主動區，形 成以閉環形式圍繞所有該些第二導電型主祕，並且連接 到該Vss線。 一 41·如申請專利範圍第34項所述具有I/0 ESD保護單 兀之積體電路裝置，其中該Vdd ESD ^呆護元件之該第一導 電型主動區賴分為最少三舰域，其巾央區域被連接到 該1/0焊墊以及其他區域被連接到該VDD線以形成至少二 個並聯之電晶體。 37 1237382 42·如申請專利範圍第34項所述具有I/O ESD保護單 元之積體電路裝置，其中該VssESD保護元件之該第二導 電型主動區被劃分為最少三個區域’其中央區域被連接到 該I/O焊墊以及其他區域被連接到該\^〇線以形成至少二 個並聯之電晶體。 一 43·如申請專利範圍第34項所述具有I/O ESD保護單 =之積體電路裝置，其中該第-閘極被連接至該VDD線， =些第二導電型主動區定義之該第二通道區上所形成 極被連接到該、線，在由該些第—導電塑主 到二^ ^該第二個通道區上所形成之該第二閘極被連接 /加秦’以及該第三閘極被連接到該Vss線〇
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