CN112103333A - 半导体结构及其制造方法 - Google Patents

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Abstract

本发明提供了一种半导体结构及其制造方法，其中，所述半导体结构的制造方法包括：首先，提供一衬底，且所述衬底上形成有浅沟槽隔离结构；在衬底中形成第一掺杂类型的阱和第二掺杂类型的阱，所述第一掺杂类型的阱第一部分和第二掺杂类型的阱第一部分位于浅沟槽隔离结构下方，且所述第一掺杂类型的阱第一部分和所述第二掺杂类型的阱第一部分部分重叠，或者所述第一掺杂类型的阱第一部分和第二掺杂类型的阱第一部分隔离开，裸露出衬底。通过第一掺杂类型的阱和第二掺杂类型的阱的部分重叠或者分开能有效提升PN结的击穿电压，以及降低漏电流，进而提高闩锁效应的免疫度，解决系统级ESD失效的问题。

Description

半导体结构及其制造方法
技术领域
本发明属于集成电路领域，尤其涉及一种半导体结构及其制造方法。
背景技术
静电放电(Electrostatic Discharge，ESD)是在人们生活中普遍存在的自然现象，但静电放电时在短时间内产生的大电流，会对集成电路产生致命的损伤，是造成大多数的芯片受到过度电性应力破坏的主要因素之一。
目前ESD主要分为芯片级ESD与系统级ESD两大类。其中，所述芯片级ESD分为以下四类: 人体放电模式(HBM)；机器放电模式(MM)；元件充电模式(CDM)；电场感应模式(FIM)。所述系统级ESD的主要分为以下两类：接触模式（Contact mode）与空气模式（Air mode）。
与芯片级ESD有关的失效案例，例如，引脚位置效应导致的ESD失效，其解决方法可以为加宽顶层金属的宽度或者降低金属层电阻，使ESD积累的电荷更快释放，以加强较弱引脚的ESD能力。再例如，ESD保护二极管设计缺陷引起的电气过应力（EOS）问题，导致ESD保护二极管烧毁，致使ESD失效，其解决方法可以为修改金属层走线或者调整ESD保护二极管的结构。再例如，人体放电模式（HBM）和机器放电模式(MM)分别低于SPEC标准，导致ESD失效，其解决方法可以为改变金属层绕线，使RC触发器（RC Trigger）更容易激活。
而与系统级ESD有关的失效案例，例如，闩锁效应以及PN结击穿电压不足导致的系统级ESD失效，常采用的解决方法是通过调整量子阱的离子注入浓度或者STI（浅沟槽隔离结构）深度来增加PN结的击穿电压。但是该方法会增加工程成本，而且会使芯片的电性特性改变，甚至影响芯片的可靠性。
发明内容
本发明的目的在于提供一种半导体结构及其制造方法，以提升PN结的击穿电压以及降低漏电流，进而提高闩锁效应的免疫度，解决系统级ESD失效的问题。
为了实现上述目的以及其他相关目的，本发明提供了一种半导体结构的制造方法，包括：
提供一衬底，所述衬底上形成有浅沟槽隔离结构；
在所述衬底中形成第一掺杂类型的阱和第二掺杂类型的阱，所述第一掺杂类型的阱包括第一掺杂类型的阱第一部分和位于该第一掺杂类型的阱第一部分上的第一掺杂类型的阱第二部分，所述第二掺杂类型的阱包括第二掺杂类型的阱第一部分和位于该第二掺杂类型的阱第一部分上的第二掺杂类型的阱第二部分，所述第一掺杂类型的阱第二部分和所述第二掺杂类型的阱第二部分被所述浅沟槽隔离结构隔离；所述第一掺杂类型的阱第一部分和所述第二掺杂类型的阱第一部分位于所述浅沟槽隔离结构下方，且所述第一掺杂类型的阱第一部分和所述第二掺杂类型的阱第一部分部分重叠，或者所述第一掺杂类型的阱第一部分和所述第二掺杂类型的阱第一部分隔离开，并裸露出所述衬底；以及，
在所述第一掺杂类型的阱中形成第一注入区，在所述第二掺杂类型的阱中形成第二注入区。
可选的，在所述的半导体结构的制造方法中，所述第一掺杂类型的阱第一部分和所述第二掺杂类型的阱第一部分重叠的宽度W1为:
0<W1≤L-2*S；
其中，所述L为所述浅沟槽隔离结构的宽度，所述S为所述第一掺杂类型的阱或者所述第二掺杂类型的阱包围有源区的版图设计规则宽度，所述有源区为两个所述浅沟槽隔离结构之间的区域。
可选的，在所述的半导体结构的制造方法中，所述第一掺杂类型的阱第一部分和所述第二掺杂类型的阱第一部分重叠的宽度越大，所述第一掺杂类型的阱和所述第二掺杂类型的阱形成的PN结的击穿电压越大。
可选的，在所述的半导体结构的制造方法中，所述第一掺杂类型的阱第一部分和所述第二掺杂类型的阱第一部分隔离开的距离W2为：
0<W2≤L-2*S；
其中，所述L为所述浅沟槽隔离结构的宽度，所述S为所述第一掺杂类型的阱或者所述第二掺杂类型的阱包围有源区的版图设计规则宽度，所述有源区为两个所述浅沟槽隔离结构之间的区域。
可选的，在所述的半导体结构的制造方法中，所述第一掺杂类型的阱第一部分和所述第二掺杂类型的阱第一部分隔离开的距离越大，所述第一掺杂类型的阱和所述第二掺杂类型的阱形成的PN结的击穿电压越大。
可选的，在所述的半导体结构的制造方法中，在所述第一掺杂类型的阱中形成所述第一注入区，在所述第二掺杂类型的阱中形成所述第二注入区的步骤之前，还包括：
在所述第一掺杂类型的阱上形成栅极；以及，
在所述栅极两侧形成源极及漏极。
可选的，在所述的半导体结构的制造方法中，所述衬底中形成所述第一掺杂类型的阱和所述第二掺杂类型的阱的过程包括：
采用光刻技术定义出第一掺杂类型的阱区域，并进行第一掺杂离子注入，形成所述第一掺杂类型的阱；
再次采用光刻技术定义出第二掺杂类型的阱区域，并进行第二掺杂离子注入，形成所述第二掺杂类型的阱，所述第一掺杂类型的阱区域与所述第二掺杂类型的阱区域部分重叠或者隔离开。
可选的，在所述的半导体结构的制造方法中，所述第一掺杂离子为N型掺杂离子，所述第二掺杂离子为P型掺杂离子；或者，所述第一掺杂离子为P型掺杂离子，所述第二掺杂离子为N型掺杂离子。
可选的，在所述的半导体结构的制造方法中，在所述第一掺杂类型的阱中注入第一掺杂离子形成所述第一注入区，在所述第二掺杂类型的阱中注入第二掺杂离子形成所述第二注入区。
为了实现上述目的以及其他相关目的，本发明还提供了一种根据上述所述的半导体结构的制造方法形成的半导体结构，包括：
衬底，且所述衬底上形成有浅沟槽隔离结构；
位于所述衬底中的第一掺杂类型的阱和第二掺杂类型的阱，所述第一掺杂类型的阱包括第一掺杂类型的阱第一部分和位于该第一掺杂类型的阱第一部分上的第一掺杂类型的阱第二部分，所述第二掺杂类型的阱包括第二掺杂类型的阱第一部分和位于该第二掺杂类型的阱第一部分上的第二掺杂类型的阱第二部分，所述第一掺杂类型的阱第二部分和所述第二掺杂类型的阱第二部分被所述浅沟槽隔离结构隔离；所述第一掺杂类型的阱第一部分和所述第二掺杂类型的阱第一部分位于所述浅沟槽隔离结构下方，且所述第一掺杂类型的阱第一部分和所述第二掺杂类型的阱第一部分部分重叠，或者所述第一掺杂类型的阱第一部分和所述第二掺杂类型的阱第一部分隔离开，并裸露出所述衬底；
位于所述第一掺杂类型的阱中的第一注入区；以及，
位于所述第二掺杂类型的阱中的第二注入区。
综上所述，本发明提供了一种半导体结构的制造方法，采用第一掺杂类型的阱第一部分和第二掺杂类型的阱第一部分部分重叠，通过PN杂质互补的方式使重叠区域的整体浓度变低，降低电场强度，提高了PN结的击穿电压以及降低漏电流；或者采用所述第一掺杂类型的阱第一部分和所述第二掺杂类型的阱第一部分隔离开，裸露出衬底，由于衬底的掺杂离子浓度较低，降低了PN结处的浓度，减小了电场强度，因此提高了PN结的击穿电压以及降低了漏电流。而采用上述半导体结构的制造方法制备的半导体结构也通过所述第一掺杂类型的阱和第二掺杂类型的阱的部分重叠或者隔离开可以有效提升PN结的击穿电压以及降低漏电流，进而提高闩锁效应的免疫度，解决系统级ESD失效的问题。
附图说明
图1为一种半导体结构的示意图；
图2为一种系统级ESD失效的半导体结构示意图；
图3为图2的系统级ESD失效的半导体结构的扫描电镜图；
图4为本发明一实施例的半导体结构的制造方法的流程图；
图5为本发明一实施例提供的一种半导体结构的示意图；
图6为本发明一实施例提供的另一种半导体结构的示意图；
图7为本发明一实施例中N型阱和P型阱之间的距离与击穿电压之间的关系图；
图1~图3中：
11-衬底，12-浅沟槽隔离结构，13-P型阱，131-P型阱第一部分，132-P型阱第二部分，14-N型阱，141-N型阱第一部分，142-N型阱第二部分，15-第一注入区，16-第二注入区，17-栅极，18-源极，19-漏极，110-PN结被击穿的区域，120-烧毁区域；
图4~图7中：
21-衬底，22-浅沟槽隔离结构，23-第一掺杂类型的阱，231-第一掺杂类型的阱第一部分，232-第一掺杂类型的阱第二部分，24-第二掺杂类型的阱，241-第二掺杂类型的阱第一部分，242-第二掺杂类型的阱第二部分，25-第一注入区，26-第二注入区，27-重叠区域。
具体实施方式
参阅图1，一种半导体结构，包括：一衬底11，所述衬底11上形成有浅沟槽隔离结构（STI）12；位于所述衬底11中的P型阱13以及与所述P型阱13相邻的N型阱14。所述衬底11为P型衬底。所述P型阱13包括P型阱第一部分131和位于所述P型阱第一部分131上方的P型阱第二部分132，述N型阱14包括N型阱第一部分141和位于所述N型阱第一部分141上方的N型阱第二部分142。图1中的虚线并不涉及到结构特征，仅用于更清楚的区分N阱第一部分和第二部分，P阱第一部分和第二部分。所述P型阱第二部分132和所述N型阱第二部分142被所述浅沟槽隔离结构12隔离开。在所述浅沟槽隔离结构12的下方，所述P型阱13的侧边与所述N型阱14的侧边紧邻，即所述P型阱第一部分131和所述N型阱第一部分141紧邻。所述P型阱13中形成有第一注入区15，所述第一注入区15为P型掺杂，可以用做保护环。通过所述第一注入区15将所述P型阱13接地。所述N型阱14中形成有第二注入区16，通过第二注入区16，将N型阱14连接电源。所述第二注入区16为N型掺杂，可用作体端。
参阅图2，所述半导体结构还包括：位于所述N型阱14上的栅极17，以及位于所述栅极17两侧的源极18和漏极19，所述源极18和漏极19均为P型掺杂。所述栅极17、源极18和漏极19位于所述第二注入区16的远离所述第一注入区15的一侧，且所述源极18连接电源。
请继续参阅图2，所述源极18、所述N型阱14以及所述衬底11会形成寄生的PNP型的双极结型晶体管（BJT）。所述第二注入区16、所述N型阱14连接于所述BJT的基极，所述源极18、所述N型阱14构成所述BJT的发射极，所述衬底11、N型阱14构成该BJT的集电极。
将所述半导体结构应用于ESD电源钳位电路，由于所述半导体结构中的P型阱13和N型阱14之间的PN结的击穿电压不足，因此该PN结很容易被击穿（例如图2中的PN结被击穿的区域110），导致衬底上出现较大的雪崩电流，会触发寄生的BJT，进而引起第一注入区15、第二注入区16以及MOS晶体管烧毁，形成烧毁区域120，出现系统ESD问题，请参阅图3。
发明人曾尝试利用降低“阱”的离子注入浓度或者增加STI深度来提高PN结的击穿电压，进而解决系统级ESD问题，但是研究发现，该方法会使由该半导体结构制备的芯片的电性特性改变或者影响芯片的可靠性。
基于此，本发明实施例采用第一掺杂类型的阱第一部分和所述第二掺杂类型的阱第一部分重叠，通过PN杂质互补的方式使重叠区域的整体浓度变低，降低电场强度，提高PN结的击穿电压以及降低漏电流；或者采用所述第一掺杂类型的阱第一部分和所述第二掺杂类型的阱第一部分隔离开，裸露出衬底，由于衬底的掺杂离子浓度较低，降低了PN结处的浓度，减小了电场强度，因此提高了PN结的击穿电压以及降低了漏电流。
以下结合附图和具体实施例对本发明实施例提出的半导体结构及其制造方法作进一步详细说明。根据下面说明书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
本发明实施例提供的半导体结构及其制造方法，利用不同掺杂类型的”阱”直接接触或者隔离开的技术，可有效降低PN结处的离子浓度，不需要额外增加工程成本，并且不会带来芯片的电性特性变化与可靠性风险。
所述半导体结构的制造方法，请参阅图4，包括：
步骤一：提供一衬底，所述衬底上形成有浅沟槽隔离结构；
步骤二：在所述衬底中形成第一掺杂类型的阱和第二掺杂类型的阱，所述第一掺杂类型的阱包括第一掺杂类型的阱第一部分和位于该第一掺杂类型的阱第一部分上的第一掺杂类型的阱第二部分，所述第二掺杂类型的阱包括第二掺杂类型的阱第一部分和位于该第二掺杂类型的阱第一部分上的第二掺杂类型的阱第二部分，所述第一掺杂类型的阱第二部分和所述第二掺杂类型的阱第二部分被所述浅沟槽隔离结构隔离；所述第一掺杂类型的阱第一部分和所述第二掺杂类型的阱第一部分位于所述浅沟槽隔离结构下方，且所述第一掺杂类型的阱第一部分和所述第二掺杂类型的阱第一部分部分重叠，或者所述第一掺杂类型的阱第一部分和所述第二掺杂类型的阱第一部分隔离开，并裸露出所述衬底；以及，
步骤三：在所述第一掺杂类型的阱中形成第一注入区，在所述第二掺杂类型的阱中形成第二注入区。
图5示出了所述第一掺杂类型的阱第一部分和所述第二掺杂类型的阱第一部分重叠的半导体结构；图6示出了所述第一掺杂类型的阱第一部分和所述第二掺杂类型的阱第一部分分隔离开的半导体结构。
参阅图5和图6，在步骤一中，所述衬底21优选为P型衬底。在所述衬底21上形成浅沟槽隔离结构22，具体过程包括：首先，采用光刻技术定义出浅沟道隔离区域；然后，刻蚀所述浅沟道隔离区域的衬底21，以在所述衬底21上形成沟槽；最后，填充所述沟槽形成所述浅沟槽隔离结构22，两个所述浅沟槽隔离结构之间的区域定义为有源区。
继续参阅图5和图6，在步骤二中，在所述衬底21中形成第一掺杂类型的阱23和第二掺杂类型的阱24。所述第一掺杂类型的阱23可以是N型阱，相应的，所述第二掺杂类型的阱24为P型阱；或者，所述第一掺杂类型的阱23可以是P型阱，相应的，所述第二掺杂类型的阱24为N型阱。例如图5和图6中，所述第一掺杂类型的阱23为P型阱（P Well），则所述第二掺杂类型的阱24为N型阱（N Well）。在衬底21中进行N型掺杂离子注入形成N型阱，在衬底21中进行P型掺杂离子注入形成P型阱。
所述第一掺杂类型的阱23包括第一掺杂类型的阱第一部分231和位于该第一掺杂类型的阱第一部分231上的第一掺杂类型的阱第二部分232；所述第二掺杂类型的阱24包括第二掺杂类型的阱第一部分241和位于该第二掺杂类型的阱第一部分241上的第二掺杂类型的阱第二部分242。图5中的虚线并不涉及到结构特征，仅用于更清楚的区分第一掺杂类型的阱第一部分和第二部分，第二掺杂类型的阱第一部分和第二部分。所述第一掺杂类型的阱第二部分232和所述第二掺杂类型的阱第二部分242被所述浅沟槽隔离结构22隔离。
所述第一掺杂类型的阱第一部分231和所述第二掺杂类型的阱第一部分241位于所述浅沟槽隔离结构22下方，且所述第一掺杂类型的阱第一部分231和所述第二掺杂类型的阱第一部分241部分重叠，形成重叠区域27；或者所述第一掺杂类型的阱第一部分231和所述第二掺杂类型的阱第一部分241隔离开，裸露出所述衬底21。
所述重叠区域27的宽度W1为:0<W1≤L-2*S，所述L为所述浅沟槽隔离结构22的宽度，所述S为所述第一掺杂类型的阱23或者所述第二掺杂类型的阱24包围有源区的版图设计规则宽度，所述版图设计规则一般由厂商提供，根据产品的制程给出相应的规则。若所述重叠区域27的宽度大于L-2*S，则违反版图设计规则，导致无法制造或者制作过程中出现问题。在本实施例中，由于重叠区域27的存在，通过PN杂质互补的方式使重叠区域的整体浓度变低，降低电场强度，提高了PN结的击穿电压以及降低漏电流。所述重叠区域27的宽度越大，所述第一掺杂类型的阱23和所述第二掺杂类型的阱24形成的PN结的击穿电压越大，所述闩锁效应的免疫度越高，越不容易发生闩锁效应。
所述第一掺杂类型的阱第一部分231和所述第二掺杂类型的阱第一部分241隔离开的距离W2为：0<W2<L-2*S。采用所述第一掺杂类型的阱第一部分231和所述第二掺杂类型的阱第一部分241隔离开，裸露出衬底21，由于衬底21的掺杂离子浓度较低，降低了PN结处的浓度，减小了电场强度，因此提高了击穿电压以及降低了漏电流。所述第一掺杂类型的阱第一部分231和所述第二掺杂类型的阱第一部分241隔离开的距离越大，所述第一掺杂类型的阱23和所述第二掺杂类型的阱24形成的PN结的击穿电压越大。例如，参阅图7，所述第一掺杂类型的阱为P型阱，所述第二掺杂类型的阱为N型阱，图7中所述击穿电压（Breakdown）随所述P型阱和N型阱之间的距离（NW-PW Space）的增大而增大。
所述衬底21中形成所述第一掺杂类型的阱23和所述第二掺杂类型的阱24的过程包括：
采用光刻技术定义出第一掺杂类型的阱区域，并进行第一掺杂离子注入，形成第一掺杂类型的阱23；
再次采用光刻技术定义出第二掺杂类型的阱区域，并进行第二掺杂离子注入，形成所述第二掺杂类型的阱24，所述第一掺杂类型的阱区域与所述第二掺杂类型的阱区域部分重叠或者隔离开。
其中，所述第一掺杂离子为N型掺杂离子，所述第二掺杂离子为P型掺杂离子；或者，所述第一掺杂离子为P型掺杂离子，所述第二掺杂离子为N型掺杂离子。
上述过程只需要在现有半导体结构制程中，将光刻技术中的版图设计进行修改，得到第一掺杂类型的阱区域与所述第二掺杂类型的阱区域重叠或者隔离开即可，其他可不做变动，即半导体工艺流程不用做任何更改，而制造出的半导体结构的特性，例如电性特性也不会受到不良影响。
在步骤三中，在所述第一掺杂类型的阱23中注入第一掺杂离子形成所述第一注入区25，在所述第二掺杂类型的阱24中注入第二掺杂离子形成所述第二注入区26。
在所述第一掺杂类型的阱23中形成所述第一注入区25，在所述第二掺杂类型的阱24中形成所述第二注入区26的步骤之前，还包括：在所述第一掺杂类型的阱23上形成栅极（图5-6中未标出）；以及，在所述栅极两侧形成源极及漏极（图5-6中未标出）。
除此之外，本发明还提供了一种半导体结构，采用上述所述的半导体结构的制造方法形成。所述半导体结构包括：
衬底，且所述衬底上形成有浅沟槽隔离结构；
位于所述衬底中的第一掺杂类型的阱和第二掺杂类型的阱，所述第一掺杂类型的阱包括第一掺杂类型的阱第一部分和位于该第一掺杂类型的阱第一部分上的第一掺杂类型的阱第二部分，所述第二掺杂类型的阱包括第二掺杂类型的阱第一部分和位于该第二掺杂类型的阱第一部分上的第二掺杂类型的阱第二部分，所述第一掺杂类型的阱第二部分和所述第二掺杂类型的阱第二部分被所述浅沟槽隔离结构隔离；所述第一掺杂类型的阱第一部分和所述第二掺杂类型的阱第一部分位于所述浅沟槽隔离结构下方，且所述第一掺杂类型的阱第一部分和所述第二掺杂类型的阱第一部分部分重叠，或者所述第一掺杂类型的阱第一部分和所述第二掺杂类型的阱第一部分隔离开，并裸露出所述衬底；
位于所述第一掺杂类型的阱中的第一注入区；以及，
位于所述第二掺杂类型的阱中的第二注入区。
所述半导体结构通过所述第一掺杂类型的阱和第二掺杂类型的阱的部分重叠或者隔离开可以有效提升PN结的击穿电压以及降低漏电流，进而提高闩锁效应的免疫度，解决系统级ESD失效的问题，而且由该半导体结构制备的芯片的电性特性并未改变，且芯片的可靠性也没有受到影响。
显然，以上仅为本发明的较佳实施例而已，并非用来限定本发明的实施范围。即凡依本发明申请专利范围的内容所作的等效变化与修饰，都应为本发明的技术范畴。

Claims (10)

1.一种半导体结构的制造方法，其特征在于，包括：
提供一衬底，所述衬底上形成有浅沟槽隔离结构；
在所述衬底中形成第一掺杂类型的阱和第二掺杂类型的阱，所述第一掺杂类型的阱包括第一掺杂类型的阱第一部分和位于该第一掺杂类型的阱第一部分上的第一掺杂类型的阱第二部分，所述第二掺杂类型的阱包括第二掺杂类型的阱第一部分和位于该第二掺杂类型的阱第一部分上的第二掺杂类型的阱第二部分，所述第一掺杂类型的阱第二部分和所述第二掺杂类型的阱第二部分被所述浅沟槽隔离结构隔离；所述第一掺杂类型的阱第一部分和所述第二掺杂类型的阱第一部分位于所述浅沟槽隔离结构下方，且所述第一掺杂类型的阱第一部分和所述第二掺杂类型的阱第一部分部分重叠，或者所述第一掺杂类型的阱第一部分和所述第二掺杂类型的阱第一部分隔离开，并裸露出所述衬底；以及，
在所述第一掺杂类型的阱中形成第一注入区，在所述第二掺杂类型的阱中形成第二注入区。
2.如权利要求1所述的半导体结构的制造方法，其特征在于，所述第一掺杂类型的阱第一部分和所述第二掺杂类型的阱第一部分重叠的宽度W1为:
0<W1≤L-2*S；
其中，所述L为所述浅沟槽隔离结构的宽度，所述S为所述第一掺杂类型的阱或者所述第二掺杂类型的阱包围有源区的版图设计规则宽度，所述有源区为两个所述浅沟槽隔离结构之间的区域。
3.如权利要求2所述的半导体结构的制造方法，其特征在于，所述第一掺杂类型的阱第一部分和所述第二掺杂类型的阱第一部分重叠的宽度越大，所述第一掺杂类型的阱和所述第二掺杂类型的阱形成的PN结的击穿电压越大。
4.如权利要求1所述的半导体结构的制造方法，其特征在于，所述第一掺杂类型的阱第一部分和所述第二掺杂类型的阱第一部分隔离开的距离W2为：
0<W2≤L-2*S；
其中，所述L为所述浅沟槽隔离结构的宽度，所述S为所述第一掺杂类型的阱或者所述第二掺杂类型的阱包围有源区的版图设计规则宽度，所述有源区为两个所述浅沟槽隔离结构之间的区域。
5.如权利要求4所述的半导体结构的制造方法，其特征在于，所述第一掺杂类型的阱第一部分和所述第二掺杂类型的阱第一部分隔离开的距离越大，所述第一掺杂类型的阱和所述第二掺杂类型的阱形成的PN结的击穿电压越大。
6.如权利要求1所述的半导体结构的制造方法，其特征在于，在所述第一掺杂类型的阱中形成所述第一注入区，在所述第二掺杂类型的阱中形成所述第二注入区的步骤之前，还包括：
在所述第一掺杂类型的阱上形成栅极；以及，
在所述栅极两侧形成源极及漏极。
7.如权利要求1所述的半导体结构的制造方法，其特征在于，所述衬底中形成所述第一掺杂类型的阱和所述第二掺杂类型的阱的过程包括：
采用光刻技术定义出第一掺杂类型的阱区域，并进行第一掺杂离子注入，形成所述第一掺杂类型的阱；
再次采用光刻技术定义出第二掺杂类型的阱区域，并进行第二掺杂离子注入，形成所述第二掺杂类型的阱，所述第一掺杂类型的阱区域与所述第二掺杂类型的阱区域部分重叠或者隔离开。
8.如权利要求7所述的半导体结构的制造方法，其特征在于，所述第一掺杂离子为N型掺杂离子，所述第二掺杂离子为P型掺杂离子；或者，所述第一掺杂离子为P型掺杂离子，所述第二掺杂离子为N型掺杂离子。
9.如权利要求7所述的半导体结构的制造方法，其特征在于，在所述第一掺杂类型的阱中注入第一掺杂离子形成所述第一注入区，在所述第二掺杂类型的阱中注入第二掺杂离子形成所述第二注入区。
10.一种根据权利要求1~9任一项所述的半导体结构的制造方法形成的半导体结构，其特征在于，包括：
衬底，且所述衬底上形成有浅沟槽隔离结构；
位于所述衬底中的第一掺杂类型的阱和第二掺杂类型的阱，所述第一掺杂类型的阱包括第一掺杂类型的阱第一部分和位于该第一掺杂类型的阱第一部分上的第一掺杂类型的阱第二部分，所述第二掺杂类型的阱包括第二掺杂类型的阱第一部分和位于该第二掺杂类型的阱第一部分上的第二掺杂类型的阱第二部分，所述第一掺杂类型的阱第二部分和所述第二掺杂类型的阱第二部分被所述浅沟槽隔离结构隔离；所述第一掺杂类型的阱第一部分和所述第二掺杂类型的阱第一部分位于所述浅沟槽隔离结构下方，且所述第一掺杂类型的阱第一部分和所述第二掺杂类型的阱第一部分部分重叠，或者所述第一掺杂类型的阱第一部分和所述第二掺杂类型的阱第一部分隔离开，并裸露出所述衬底；
位于所述第一掺杂类型的阱中的第一注入区；以及，
位于所述第二掺杂类型的阱中的第二注入区。
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