CN101673684A - 高压工艺中静电放电保护二极管的制作方法 - Google Patents

高压工艺中静电放电保护二极管的制作方法 Download PDF

Info

Publication number
CN101673684A
CN101673684A CN200910196126A CN200910196126A CN101673684A CN 101673684 A CN101673684 A CN 101673684A CN 200910196126 A CN200910196126 A CN 200910196126A CN 200910196126 A CN200910196126 A CN 200910196126A CN 101673684 A CN101673684 A CN 101673684A
Authority
CN
China
Prior art keywords
injection region
trap
well
shallow trench
static discharge
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN200910196126A
Other languages
English (en)
Inventor
胡剑
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Huahong Grace Semiconductor Manufacturing Corp
Original Assignee
Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Huahong Grace Semiconductor Manufacturing Corp filed Critical Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority to CN200910196126A priority Critical patent/CN101673684A/zh
Publication of CN101673684A publication Critical patent/CN101673684A/zh
Pending legal-status Critical Current

Links

Images

Landscapes

  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

本发明提供的一种高压工艺中静电放电保护二极管的制作方法，包括以下步骤：在衬底材料上形成N阱；在N阱表面形成第一N阱注入区、第二N阱注入区和P阱注入区，其中P阱注入区位于第一N阱注入区和第二N阱注入区之间；在第一N阱注入区和P阱注入区之间制作第一浅沟槽，在第二N阱注入区和P阱注入区之间制作第二浅沟槽；在第一浅沟槽和第二浅沟槽制作完成后，对N阱再次进行离子注入，所述离子注入方式为在高压环境下的场注入或轻掺杂漏注入。本发明提供的方法降低了N阱区的电阻，从而使得二极管的导通电阻降低，降低了二极管的导通电压，使二极管能够得到更好的静电保护效果。

Description

高压工艺中静电放电保护二极管的制作方法
技术领域
本发明属于一种半导体工艺，尤其涉及一种高压工艺中静电放电保护二极管的制作方法。
背景技术
静电对于电子产品的伤害一直是不易解决的问题，当今流行的工艺技术是使用SCR(可控硅)作为ESD(静电放电)保护器件，如图1所示，现有的SCR防静电保护结构，包括P型衬底6，在所述P型衬底6上包括有N阱4和P阱5；在所述N阱4内包括有一个P型注入区8和一个N型注入区9以及隔开二者的一个浅沟槽10；在所述P阱5内也包括有一个P型注入区2和一个N型注入区3，不过在二者之间有若干二极管单元7，每个二极管单元由P型注入区和N型注入区以及位于二者之间的浅沟槽组成(见图2)，其具体结构容后详述。ESD电荷注入端(图中未示)与所述N阱4的P型注入区8和N型注入区9相连接。P阱5中的P型注入区2，P阱5中的N型注入区3，N阱4中的P型注入区8以及N型注入区9组成了P-N-P-N四层半导体结构。这也是导致金属氧化层晶体管闩锁效应问题的结构。在ESD的防护能力上，这种结构能在最小的布局面积下，提供最高的ESD防护能力。其开启电压相当于N阱4与P阱5的截面击穿电压。由于N阱注入具有较低的掺杂浓度，因此，其击穿电压高达30至50伏特，具有如此高的击穿电压，使得其要保护的内部电路有可能早于其开启就被ESD静电电荷打坏。
接着，请参考图2，图2是现有技术二极管单元的结构示意图，图中的二极管单元包括第一N型注入区11、第二N型注入区15以及位于所述两个N型注入区之间的P型注入区13，在相邻的注入区之间，皆用浅沟槽(12、14)隔离，第一N型注入区11、第二N型注入区15和P型注入区13位于N阱16内，所述N阱16位于一P型衬底17上。第一N型注入区11和第二N型注入区15连接电源的阴极，P型注入区13连接电源的阳极。现有技术的二极管单元的静电放电保护能力取决于二极管的导通电阻，而二极管的导通电阻很大程度上取决于阱区的电阻，由于阱中掺杂浓度不高，因此现有技术的阱区电阻是比较高的，从而决定了N型注入区与P型注入区的截面击穿电压较高，不利于静电放电保护。
发明内容
针对现有技术中存在的二极管容易被静电放电电荷损坏的问题，本发明提供一种在高压工艺中提高静电放电保护的方法。
为了实现上述目的，本发明提出一种高压工艺中静电放电保护二极管的制作方法，包括以下步骤：在衬底材料上形成N阱；在所述N阱表面形成第一N阱注入区、第二N阱注入区和P阱注入区，其中所述P阱注入区位于所述第一N阱注入区和所述第二N阱注入区之间；在所述第一N阱注入区和所述P阱注入区之间制作第一浅沟槽，在所述第二N阱注入区和所述P阱注入区之间制作第二浅沟槽；在所述第一浅沟槽和所述第二浅沟槽制作完成后，对所述N阱再次进行离子注入，所述离子注入方式为在高压环境下的场注入或轻掺杂漏注入。
可选的，所述离子注入的杂质为砷离子。
可选的，所述离子注入完成后进行退火处理。
本发明一种高压工艺中静电放电保护二极管的制作方法的有益技术效果为：本发明对二极管的N阱再次进行离子注入，增加了N阱内的离子浓度，使得阱区的电阻变小，从而降低了二极管的导通电阻，增加了二极管的漏电流以及降低了二极管的开启电压，最终使二极管能够得到更好的静电保护。
附图说明
图1是现有技术SCR静电保护器件的结构示意图
图2是现有技术二极管结构示意图；
图3是本发明高压工艺中静电放电保护二极管的制作方法的二极管结构示意图；
图4是本发明高压工艺中静电放电保护二极管的制作方法的流程图。
具体实施方式
以下结合附图和具体实施方式对本发明作进一步的详细说明。
首先，请参考图3，图3是本发明高压工艺中静电放电保护二极管的制作方法的二极管结构示意图，从图上可以看到，N阱形成于衬底材料上，第一N阱注入区11、第二N阱注入区15和P阱注入区13位于N阱表面，其中P阱注入区13位于第一N阱注入区11和第二N阱注入区15之间，在第一N阱注入区11和P阱注入区13之间的是第一浅沟槽12，在P阱注入区13和第二N阱注入区15之间的是第二浅沟槽14，图中N阱包括两部分，第一部分18是掺杂了新的离子的N阱部分，第二部分16是原先的N阱部分。第一N阱注入区11和第二N阱注入区15连接电源的阴极，P阱注入区13连接电源的阳极。
接着，请参考图4，图4是本发明高压工艺中静电放电保护二极管的制作方法的流程图，包括以下步骤：步骤110：在衬底材料上形成N阱，形成N阱分为五个步骤，分别是外延生长、原氧化生长，掩膜和光刻、N阱注入和退火，其中掩膜和光刻步骤是光刻机将特定掩膜的图形直接刻印在涂胶的衬底上，掩膜版决定了产品当中的哪些区域将进行注入以得到N阱，N阱注入步骤中掺入的杂质为磷，离子注入机是主要设备，使得磷离子获得高能(约为200Kev)，聚集成为极窄的一束注入，这一步中杂质离子穿透了衬底的晶格结构，对其共价原子结构造成损伤，这种损伤在下一步退火的步骤中得到修复；步骤111：在所述N阱表面形成第一N阱注入区、第二N阱注入区和P阱注入区，其中所述P阱注入区位于所述第一N阱注入区和所述第二N阱注入区之间；步骤112：在所述第一N阱注入区和所述P阱注入区之间制作第一浅沟槽，在所述第二N阱注入区和所述P阱注入区之间制作第二浅沟槽，浅沟槽隔离工艺分为四个步骤，分别是隔离氧化层、氮化物淀积、掩膜和光刻以及浅沟槽刻蚀；步骤113：在所述第一浅沟槽和所述第二浅沟槽制作完成后，对所述N阱再次进行离子注入，所述离子注入方式为在高压环境下的场注入或轻掺杂漏注入，高压环境下的场注入或轻掺杂漏注入，其能量、剂量和结深都要明显低于先前的N阱注入步骤，这里选择的是砷离子，选择砷离子的原因是砷离子的分子量更大，有利于衬底表面非晶化，在注入中能够得到更均匀的掺杂深度。注入之后，N阱内离子的浓度变大，N阱区的电阻变小，从而降低了二极管的导通电阻，增加了二极管的漏电流以及降低了二极管的开启电压，最终使二极管能够得到更好的静电保护。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明。本发明所述技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视权利要求书所界定者为准。

Claims (3)

1.一种高压工艺中静电放电保护二极管的制作方法，包括以下步骤：
在衬底材料上形成N阱；
在所述N阱表面形成第一N阱注入区、第二N阱注入区和P阱注入区，其中所述P阱注入区位于所述第一N阱注入区和所述第二N阱注入区之间；
在所述第一N阱注入区和所述P阱注入区之间制作第一浅沟槽，在所述第二N阱注入区和所述P阱注入区之间制作第二浅沟槽；
其特征在于：
在所述第一浅沟槽和所述第二浅沟槽制作完成后，对所述N阱再次进行离子注入，所述离子注入方式为在高压环境下的场注入或轻掺杂漏注入。
2.根据权利要求1所述的一种高压工艺中静电放电保护二极管的制作方法，其特征在于所述离子注入的杂质为砷离子。
3.根据权利要求1所述的一种高压工艺中静电放电保护二极管的制作方法，其特征在于所述离子注入之后进行退火处理。
CN200910196126A 2009-09-22 2009-09-22 高压工艺中静电放电保护二极管的制作方法 Pending CN101673684A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN200910196126A CN101673684A (zh) 2009-09-22 2009-09-22 高压工艺中静电放电保护二极管的制作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN200910196126A CN101673684A (zh) 2009-09-22 2009-09-22 高压工艺中静电放电保护二极管的制作方法

Publications (1)

Publication Number Publication Date
CN101673684A true CN101673684A (zh) 2010-03-17

Family

ID=42020830

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200910196126A Pending CN101673684A (zh) 2009-09-22 2009-09-22 高压工艺中静电放电保护二极管的制作方法

Country Status (1)

Country Link
CN (1) CN101673684A (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102130184A (zh) * 2010-12-22 2011-07-20 东南大学 一种应用于高压静电保护的高鲁棒性反偏二极管
CN112103333A (zh) * 2020-11-19 2020-12-18 晶芯成(北京)科技有限公司 半导体结构及其制造方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1677646A (zh) * 2004-03-31 2005-10-05 矽统科技股份有限公司 半导体装置、静电放电防护装置及其制造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1677646A (zh) * 2004-03-31 2005-10-05 矽统科技股份有限公司 半导体装置、静电放电防护装置及其制造方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
朱科翰: "CMOS集成电路片上静电放电防护器件的设计与分析[no=2129]", 《中国优秀硕士学位论文全文数据库》 *

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102130184A (zh) * 2010-12-22 2011-07-20 东南大学 一种应用于高压静电保护的高鲁棒性反偏二极管
CN102130184B (zh) * 2010-12-22 2012-10-10 东南大学 一种应用于高压静电保护的高鲁棒性反偏二极管
CN112103333A (zh) * 2020-11-19 2020-12-18 晶芯成(北京)科技有限公司 半导体结构及其制造方法

Similar Documents

Publication Publication Date Title
KR100859486B1 (ko) 고전압용 정전기 방전 보호 소자 및 그 제조 방법
US6498357B2 (en) Lateral SCR device for on-chip ESD protection in shallow-trench-isolation CMOS process
US7238987B2 (en) Lateral semiconductor device and method for producing the same
US7205612B2 (en) Fully silicided NMOS device for electrostatic discharge protection
US8912605B1 (en) ESD protection circuit
JP2008147415A (ja) 半導体装置とその製造方法
CN104716132B (zh) 一种低触发电压和高维持电压的硅控整流器及其电路
US20020076876A1 (en) Method for manufacturing semiconductor devices having ESD protection
KR20180027850A (ko) Ｅｓｄ 보호용 ｓｃｒ 소자
CN101924131B (zh) 横向扩散mos器件及其制备方法
CN101645447B (zh) 静电放电保护电路元件
CN101752347B (zh) 一种防静电保护结构及其制作方法
KR101051684B1 (ko) 정전기 방전 보호소자 및 그 제조방법
JP5651232B2 (ja) 半導体装置の製造方法
CN102130162B (zh) Ldmos及其制造方法
US9087708B2 (en) IC with floating buried layer ring for isolation of embedded islands
KR101392569B1 (ko) 바이폴라 트랜지스터 및 그 제조 방법
CN102723304B (zh) 用于直接驱动功率器件的n阱高压栅驱动芯片的制备方法
KR102454469B1 (ko) Esd 보호용 scr 소자
CN109742070B (zh) 一种fdsoi可控硅静电保护器件
CN101673684A (zh) 高压工艺中静电放电保护二极管的制作方法
CN107346786A (zh) Ggnmos 晶体管、多指 ggnmos 器件及电路
CN116190416A (zh) 用于有源钳位驱动器的高压雪崩二极管
CN112071835B (zh) 一种栅约束硅控整流器及其实现方法
CN103050510A (zh) Rfldmos工艺中的esd器件及其制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C12 Rejection of a patent application after its publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20100317