CN116190416A - 用于有源钳位驱动器的高压雪崩二极管 - Google Patents

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Abstract

本申请公开了用于有源钳位驱动器的高压雪崩二极管。一种集成电路(200)包括半导体衬底(202)的表面(210)之下的浅P型阱(SPW)(216)和表面(210)之下的浅N型阱(SNW)(214)。SPW(216)形成二极管的阳极且SNW(216)形成二极管的阴极。SNW通过阱空间区(218)与SPW隔开；并且薄场浮雕氧化物结构(226)位于阱空间区(218)上方。

Description

用于有源钳位驱动器的高压雪崩二极管
技术领域
本公开涉及半导体设备领域，更具体地，但不排他地，涉及二极管和形成二极管的方法，该二极管对反向偏置操作期间的击穿造成的冲击电离具有降低的灵敏度。
背景技术
用于感测和钳位电压的可靠高压二极管，其中二极管必须能够承受重复的击穿电压，同时在长时间内提供很小的漂移能力，可能难以在集成电路中提供。
发明内容
所公开的实施方式提供了一种集成电路，其中浅N型阱(SNW)和浅P型阱(SPW)彼此相邻地形成，或者在两个浅阱之间形成阱空间区，以形成可作为雪崩二极管操作的SNW/SPW二极管，在SNW和SPW之间的PN结上方具有薄场浮雕氧化物结构。薄场浮雕氧化物结构在其中形成阱的衬底表面处将SNW与SPW隔离，并且相对于使用浅沟槽隔离(STI)的类似设备，提供从氧化物/衬底界面到阱之间的击穿区的更大的距离。相对于类似的STI隔离二极管，更大的距离可有利地为雪崩二极管提供更大稳定性和可靠性。因此，氧化物隔离二极管可用来代替在一些电路(诸如DC-DC(“降压”)转换器)中使用的低压齐纳二极管链。用单个雪崩二极管代替齐纳二极管链可简化使用雪崩二极管的电路的设计，并且可降低相关联成本。
在一个方面，公开了一种集成电路的实施方式。集成电路包括与半导体衬底中的SNW相邻或隔开的SPW。SPW和SNW在衬底内形成PN结。薄场浮雕氧化物结构覆盖该结。
在另一方面，公开了一种制造集成电路的方法的实施方式。该方法包括在衬底的第一表面形成薄场浮雕氧化物结构；在衬底中邻近氧化物结构的第一侧形成SNW；以及在衬底中邻近氧化物结构的相对第二侧形成SPW。氧化物结构覆盖由衬底内的SPW和SNW形成的PN结。
附图说明
本公开的实施方式在附图的图中以示例而非限制的方式进行了说明，其中相似的附图标记表示相似的元件。应当注意，在本公开中对“一(an)”或“一(one)”实施方式的不同引用不一定是对同一实施方式的引用，并且这类引用可意指至少一个。此外，当结合实施方式描述特定特征、结构或特性时，认为结合其他实施方式实现这类特征、结构或特性在本领域技术人员的知识范围内，无论是否明确描述。如本文所用，术语“耦接(couple/couples)”意指间接或直接电连接，除非限定为可包括无线连接的“可通信耦接”。因此，如果第一设备耦接至第二设备，则该连接可通过直接电连接，或者通过经由其他设备和连接的间接电连接。
附图并入本说明书并构成本说明书的一部分，以说明本公开的一个或多个示例性实施方式。通过结合所附权利要求并参考附图进行的以下详细描述，将理解本公开的各种优点和特征，在附图中：
图1图示了根据本公开的实施方式的作为雪崩二极管的SNW/SPW二极管的横截面和其中将形成冲击电离区的位置；
图1A图示了根据本公开的实施方式的雪崩二极管的横截面和其中将形成冲击电离区的位置；
图2A描绘了根据本公开的实施方式的雪崩二极管和围绕SNW/SPW二极管的隔离结构的横截面；
图2B描绘了在线2B-2B处截取的雪崩二极管和相关联隔离结构的俯视图；
图3A描绘了根据本公开的实施方式的其中可使用所公开的雪崩二极管的电路；
图3B描绘了根据本公开的实施方式的其中可使用所公开的雪崩二极管的电路；
图4A至图4D描绘了根据本公开的实施方式的含有雪崩二极管的IC的制造期间的不同阶段；
图5描绘了根据本公开的实施方式的制造含有雪崩二极管的IC的方法；
图6描绘了根据基线实施方式的使用串联耦接齐纳二极管的电路；以及
图7图示了根据基线实施方式在阱空间区上方使用STI的雪崩二极管的横截面以及其中将形成冲击电离区的位置。
具体实施方式
现在将参考附图详细描述具体实施方式。在以下对实施方式的详细描述中，阐述了许多具体细节，以便提供对本公开的更透彻的理解。然而，对于本领域普通技术人员来说显而易见的是，可在没有这些具体细节的情况下实践其他实施方式。在其他情况下，没有详细描述公知的特征，以避免不必要地使描述复杂化。
在横向扩散金属氧化物半导体(LDMOS)技术中，LDMOS功率场效应晶体管(FET)的驱动器采用各种技术，例如钳位电路，这些技术限制漏极/源极电压Vds的偏移，以将LDMOS功率FET保持在其安全操作区内。这些技术可提高漏极/源极转换的开关速度，从而提高效率，同时也限制Vds偏移。钳位二极管的其他用途包括用作简单的电压参考和吸收振铃能量。这些钳位二极管必须能够承受重复的击穿应力，因为当反向偏置时，由二极管击穿提供钳位作用。
钳位电路中的一些使用齐纳二极管进行Vds电压感测，齐纳二极管击穿电压约为5V至7V。为了在输入电源处于12V至25V的范围内时使用这些齐纳二极管进行电压感测，可使用串联的齐纳二极管堆。然而，精心设计的电路网络典型地可与堆叠的齐纳二极管结合使用以阻断DC电压，这使得感测电压变化变得复杂。响应时间也可能受到多个串联二极管的影响。
图6描绘了示例性基线电路600，电路600可使用齐纳二极管Z1至ZN的堆叠系列来感测和钳位第一功率N型FET(NFET)M1两端的电压，第一功率N形FET M1可为DC-DC转换器中的高侧功率NFET。第一功率NFET M1与输出电感器Lout串联耦接在输入节点Vin和输出节点Vout之间，输入节点Vin可耦接至输入电源，输出节点Vout可耦接以提供输出电源。在输入节点Vin和第一功率NFET M1之间还示出了寄生电感器Lin，Lin可例如由封装引线框、键合线等形成。在该示例性实施方式中，多个齐纳二极管Z1至ZN在第一节点N1和开关节点SW之间与第一电阻器R1、P型FET(PFET)MP和第二电阻器R2串联耦接。第一节点N1位于输入节点Vin和第一功率NFET M1之间，并且开关节点SW位于第一功率NFET M1和输出电感器Lout之间。信号二极管D1还与第一节点N1和开关节点SW之间的第二功率NFET M2和下拉NFET M3串联耦接。第一功率NFET M1的栅极耦接至位于第二功率NFET M2和下拉NFET M3之间的第一栅极节点GN1，而第二功率NFET M2的栅极耦接至位于PFET MP和第二电阻器R2之间的第二栅极节点GN2。下拉NFET M3的栅极被耦接以接收高侧驱动器关断信号HSD_OFF。
齐纳二极管Z1至ZN系列、第一电阻器R1和PFET MP是感测电路602的一部分，该感测电路还包括第三电阻器R3、第四电阻器R4和电容器C。第三电阻器R3和第四电阻器R4串联耦接在第一感测节点SN1和开关节点SW之间。第一感测节点SN1位于第一电阻器R1和PFETMP之间。电容器C具有耦接至位于第三电阻器和第四电阻器R4之间的第二感测节点SN2的第一端子；电容器C的第二端子耦接至开关节点SW。PFET MP的栅极耦接至位于第二感测节点SN2和电容器C之间的第三栅极节点GN3。感测电路602可被设计为当齐纳二极管Z1-ZN系列开始传导电流时开始向上拉第二功率NFET M2，这指示第一功率NFET M1两端的电压接近击穿点。齐纳二极管Z1-ZN系列可被设计为在比第一功率NFET M1的击穿电压低例如约2-3V的电压下击穿。感测电路602的复杂性很大程度上是由于需要使用齐纳二极管堆，而不是单个二极管。
使用齐纳二极管的替代方案可为形成为横向SNW/SPW二极管的雪崩二极管。用于触发静电放电双极结型晶体管的这类SNW/SPW二极管可在约12V和约35V之间的电压下操作。然而，横向SNW/SPW二极管目前是使用SNW/SPW结上方的STI制造的。如本文所用，“STI”是指在半导体衬底中的沟槽中形成并且在衬底表面之下延伸至少150nm的氧化物隔离结构。发明人已经发现，对于在SNW和SPW之间使用STI的这类二极管，当经受重复击穿应力时，击穿深度与SNW/SPW二极管中的上覆STI氧化物的接近度可促使寿命稳定性降低。此外，可通过增加隔离结构和击穿深度之间的距离来提高SNW/SPW二极管的寿命稳定性。
图7描绘了基线SNW/SPW二极管700(也称为雪崩二极管700)的横截面。雪崩二极管与齐纳二极管的不同之处在于，雪崩二极管比齐纳二极管具有更轻的掺杂水平，并且可被设计为具有更高的击穿电压。雪崩二极管700包括衬底702，衬底702可为例如P型体硅晶片和/或P型外延层。已经将N型掺杂剂注入衬底702的表面中以形成SNW 704；类似地，已经将P型掺杂剂注入衬底702的表面中以形成SPW 706；SNW 704和SPW 706以宽度为W的阱空间区708分开；STI结构710已经在阱空间区上方形成。
可使用多个注入物来形成SNW 704和SPW 706中的每一个，每个浅阱内的最重掺杂在浅阱的下部形成沟道停止区。在雪崩二极管700中，SNW 704包括N掺杂沟道停止区712，并且NSD区714位于SNW 704和衬底702的表面之间以连接至SNW 704。SPW 706包括P掺杂沟道停止区716，并且PSD区718位于SPW 706和衬底702的表面之间以连接至SPW 706。在SNW 704周围形成耗尽区720。
冲击电离区722标识耗尽区720的一部分，在反向偏置操作期间，雪崩二极管700可在该部分发生击穿。STI结构710可延伸至衬底702中约300nm至约400nm。该深度使得STI结构710之间的界面相对靠近冲击电离区722。随着时间的推移和击穿的反复发生，高能“热”载流子可在界面和形成STI结构710的氧化物中引起俘获电荷中心。俘获电荷可引起雪崩二极管700的参数偏移，从而影响集成电路(例如基线电路600)的操作，并且可造成集成电路的早期故障。因此，尽管雪崩二极管700在一些应用中对于较高的击穿电压可能是有利的，但是可靠性的考虑已经限制了雪崩二极管700的使用。
雪崩二极管(例如雪崩二极管700)的击穿电压可通过两种方法改变，包括改变SNW704和SPW 706的掺杂水平以及改变SNW 704和SPW 706之间的阱空间区708的宽度W。这种通过调整阱空间区708的宽度来调整击穿电压的能力可提供一种将SNW/SPW二极管并入IC中的简单方法，如果可解决可靠性问题，则通过调整阱空间区708就可简单地确定最终的击穿电压。
图1描绘了SNW/SPW二极管100(也称为雪崩二极管100)的横截面，其预期在比先前可能的更高的电压下提供更高的可靠性。雪崩二极管100含有在当前示例中为p型的衬底102、SNW 104、SPW 106和位于SNW 104和SPW 106之间的阱空间区108上方的薄场浮雕氧化物结构110，结构110在当前示例中示为薄硅局部氧化(LOCOS)结构。衬底102，例如轻掺杂p型外延层，在SNW 104和SPW 106之间延伸，朝向场浮雕氧化物结构110，并且可能延伸至场浮雕氧化物结构110。SNW 104可具有约1.5μm的深度，并且含有N掺杂沟道停止区112。重掺杂NSD区114位于SNW 114和衬底102的表面之间以提供到SNW 114的接触区。SPW 106含有P掺杂沟道停止区116，并且重掺杂PSD区118位于SPW 106和为SPW 106提供接触区的表面之间。当SPW 106与p型衬底102合并时，SPW 106的深度典型地是不确定的。
在本文和权利要求书中，术语“薄场浮雕氧化物”是指场浮雕氧化物结构110的两个特征中的一个或两个。在第一个示例中，形成在半导体衬底表面处或表面中的氧化物结构的特征在于其厚度不大于约200nm，或者衬底表面之下的凹陷深度不大于约100nm，或者在一些示例中不大于50nm。在第二示例中，在半导体衬底的表面处或表面中形成的氧化物结构的特征在于其厚度不大于围绕薄场浮雕氧化物结构的STI结构厚度的一半。在另一示例中，在半导体衬底的表面处或表面中形成的氧化物结构的特征在于，在半导体表面的顶表面之下延伸不超过衬底上其他地方形成的STI结构的约30％，诸如将二极管与衬底上的其他电路隔离。在一些情况下，氧化物结构在衬底表面之下延伸的程度甚至可小于设备中STI结构的30％，例如10％或更少，或者甚至接近于零。
薄场浮雕氧化物110可按若干种方式中的一种实施。在第一示例中，薄场浮雕氧化物110被实施为LOCOS结构，该LOCOS结构可在衬底102的原始平面之上和之下延伸不超过约100nm。在另一示例中，薄场浮雕氧化物110可为“阶梯栅”氧化物结构。可通过例如执行第一厚栅极氧化、执行厚氧化物的掩模蚀刻以去除衬底表面上方的大部分氧化物并留下剩余的厚部分、然后执行栅极氧化以产生薄氧化物来形成阶梯栅极氧化物。阶梯栅极氧化物可具有可忽略的凹陷深度。在第三示例中，薄场浮雕氧化物可通过类似于STI工艺的工艺来实施，但是限于不大于约100nm的凹陷深度。在这种情况下，“约100nm”意指90-110nm。
在一些示例中，N掺杂沟道停止区112可形成至约1.5μm的深度，在衬底102表面之下约0.5μm至约0.6μm处具有峰值掺杂剂浓度。在这类示例中，P掺杂沟道停止区116可形成为在衬底102表面之下约0.7μm处具有峰值掺杂剂浓度。在没有隐含限制的情况下，这些深度可与阱空间区108上方的STI的使用相称，例如由基线二极管700所例示。SNW 104中N型掺杂的存在致使在延伸至衬底102中的SNW 104周围形成耗尽区120。薄场浮雕氧化物结构110的厚度可在约50nm和约150nm之间的范围内。在另一方面，薄场浮雕氧化物结构110可在衬底表面之下延伸约15-30nm。因此，在各种示例中，例如在沟道停止区112中的SNW 104峰值掺杂可在薄场浮雕氧化物结构110之下约450nm至685nm。类似地，例如在沟道停止区116中的SPW 106峰值掺杂可为在薄场浮雕氧化物结构110之下约670nm至685nm。
从雪崩二极管100中可看出，薄场浮雕氧化物结构110向下延伸至SNW104或SPW106的深度不如浅沟槽隔离结构710(图7)。使用与SNW 704(图7)和SPW 706(图7)的注入工艺类似的注入工艺来制造SNW 104和SPW 106(其被制造为与STI结构710(图7)一起工作)和制造薄场浮雕氧化物结构110的组合可提供若干个优点。尽管冲击电离区122一般发生在相对于SNW104和SPW 106的类似深度，但是现在薄场浮雕氧化物结构110和冲击电离区122之间存在更大的距离。这种增加的距离减少了将“热”载流子电荷注入薄场浮雕氧化物结构110的氧化物中的机会。此外，LOCOS结构自然比STI结构更圆，并且不具有STI结构的尖角。更圆的形状还可有助于更少的热载流子注入LOCOS结构的氧化物中。预期这将提供一种雪崩二极管，该雪崩二极管相对于基线示例二极管700可在更长的时间段内更可预测和更稳定。
图1A描绘了雪崩二极管100A，雪崩二极管100A包括雪崩二极管100的所有元件，并且还包括第一多晶硅场板124A和第二多晶硅场板124B，在一种实施方式中，该第一多晶硅场板124A和第二多晶硅场板124B可使用多晶硅层来形成，该多晶硅层也可用于形成在同一衬底102上的其他地方形成的FET的栅极。栅极电介质(未示出)可将场板124A、124B与衬底102的表面隔开。第一多晶硅场板124A部分地位于薄场浮雕氧化物结构110的第一侧上方且部分地位于SNW 104的NSD区114上方。类似地，第二多晶硅场板124B部分地位于薄场浮雕氧化物结构110的第二相对侧上方且部分地位于SPW 106的PSD区118上方。因此，第一多晶硅场板124A电容耦接至SNW104，并且第二多晶硅场板124B电容耦接至SPW 106；两个多晶硅场板一起可有助于防止电势线在表面产生高电场，并且可有助于驱动电活动(包括冲击电离区122的部分)更深入SNW 104和SPW 106中。
图2A描绘了在本公开的一些实施方式中，含有雪崩二极管201和可围绕雪崩二极管201的隔离结构的集成电路(IC)200的横截面。图2B描绘了在本公开的示例实施方式中通过图2A中的线2B-2B截取的包括雪崩二极管201和隔离结构的IC 200的平面图。在该实施方式中可为P型的衬底202可包括体硅层203和形成在体硅层203上方的外延层206。N型埋层(NBL)204已经形成在衬底202中。深N型(DEEPN)扩散区208已经被注入，并且从衬底202的上表面210延伸至NBL 204周围的NBL 204，以与NBL 204一起形成隔离结构。在图2B中，可看到围绕外延层206和雪崩二极管201的一部分的DEEPN扩散区208。
STI结构212可形成在IC 200的上表面210的部分处，既可形成在DEEPN扩散区208外部，也可形成在雪崩二极管201和DEEPN扩散区208之间。STI结构212可围绕二极管201，提供与衬底202上的其他设备的隔离。在由DEEPN扩散区208和NBL 204形成的隔离结构内，雪崩二极管201可由交替的SNW指状体214和SPW指状体216形成，这些指状体各自通过阱空间区218与相反导电类型的相邻浅阱指状体分开，阱空间区218可被设计成具有0μm和1.3μm之间的第一宽度，以实现约12V和约35V之间的击穿电压。如果期望更高的击穿电压，第一宽度也可大于1.3μm。由于对阱空间区218的这种简单调整以调整雪崩二极管201的击穿电压，可大大简化雪崩二极管201到电路中的集成。
“指状体”更清楚地显示在图2B从2B-2B线向下看的视图中。在图2A和图2B中，SNW指状体214可根据位置被逻辑地分为三组：最外侧SNW指状体214A靠近雪崩二极管201的外边缘，内SNW指状体214B是雪崩二极管201中的剩余指状体，并且槽SNW指状体214C形成在DEEPN扩散区中。如当前示例中所示，槽SNW指状体214C可完全包围二极管201。SNW指状体214A、214B和214C可统称为SNW指状体214。类似地，SPW指状体216可在逻辑上分为两组：第一SPW指状体216A在图2A中可见，并且平行于SNW指状体延伸，第二SPW指状体216B沿着衬底202的表面垂直于第一SPW指状体延伸，并且在图2B中可见，其中第一SPW指状体216A和第二SPW指状体216B的组合在四个侧面上围绕雪崩二极管201内的SNW指状体214A、214B中的每一个。对SPW指状体216的引用统称为这些指状体。在雪崩二极管201中的各个SNW指状体214A、214B周围形成耗尽区220。参考图2A，每个SNW指状体214包括NSD区222，每个SPW指状体216包括PSD区224。由薄LOCOS结构226提供的场浮雕氧化物位于每对SNW指状体214和SPW指状体216之间的阱空间区218上方。尽管薄LOCOS结构226未在图2B中明确示出，但是雪崩二极管201中的SNW指状体214A、214B中的每一个之间的阱空间区218上方的上表面210和SPW指状体216被薄LOCOS结构226覆盖。槽SNW指状体214C和相应的NSD区222也形成在DEEPN扩散区208中。
最后，互连电介质228(图2A)位于IC 200的上表面210和雪崩二极管201上方。通孔230穿过互连电介质228到接触区中的每一个形成。第一组通孔230A耦接至连接至DEEPN扩散区208的NSD区222。第二组通孔230B耦接至雪崩二极管201内的NSD区222，以提供到阴极的电连接，并且第三组通孔230C耦接至雪崩二极管201内的PSD区224，以提供到阳极的电连接。第二组通孔230B的连接的例外情况将在下面论述。
通过第一组通孔230A到隔离结构的电连接可取决于提供雪崩二极管201的实施方式。当与用于高侧功率FET的驱动电路一起使用时，如在本文提供的一些示例中，隔离结构可耦接至阴极。在一些其他实施方式中，隔离结构可耦接至阳极。其他实施方式可使隔离结构浮动，或者将隔离结构耦接至IC上可获得的单独的功率节点，以在操作期间提供电压。在其中雪崩二极管201用于低侧功率FET的驱动电路中的一个示例实施方式中，雪崩二极管201可在没有隔离结构的情况下使用。尽管仅示出了形成雪崩二极管201的四个SNW指状体214和周围的SPW指状体216，但是可形成附加的内SNW指状体214B和第一SPW指状体216A。
雪崩二极管201中需要考虑的一个重要问题被称为第一指状体效应。在半导体加工中，第一指状体效应认识到，在形成如图2B所示的指状体时，已知的工艺不是完美的，并且当发生损伤时，最外侧指状体的损伤可能更严重。在雪崩二极管201中，最受关注的指状体是与高电压节点相连的最外侧SNW指状体214A，而不是与接地节点相连的任何第一SPW指状体216A。该问题可通过若干种方法中的一种来管理，主要是通过将最外侧SNW指状体214A制成不与内SNW指状体214B相连的虚拟指状体，或者通过将最外侧SNW指状体214A保留为活动指状体，但是将它们与相邻的第一SPW指状体216A隔开更远。
当最外侧SNW指状体214A包括虚拟指状体时，尽管与接地节点的连接可能会引起漏电，但是最外侧SNW指状体214A可与阳极相连。另选地，最外侧SNW指状体214A可具有与DC偏置节点(未示出)相连的单独连接，该DC偏置节点可用于在操作期间提供DC偏置电压，或者可保持浮动。
当最外侧SNW指状体214A是活动的时，设计者可在最外侧SNW指状体214A和周围的第一SPW指状体216A之间提供附加的间隔，例如，最外侧SNW指状体214A与周围的第一SPW指状体216A分开大于第一宽度的第二宽度。此附加间隔致使最外侧SNW指状体214A在比内SNW指状体214B更高的电压下击穿，并且因此仅在内SNW指状体214B已经达到击穿之后才击穿，使最外侧SNN指状体214A可能对雪崩二极管201的整体击穿产生的任何影响最小化。
在SNW指状体214和SPW指状体216之间的阱空间区218上方使用薄LOCOS结构或类似的薄场浮雕氧化物结构代替STI结构可能会影响对雪崩二极管201很重要的若干个参数。对在阱空间区上方使用STI结构形成的SNW/SPW二极管与在阱空间区上方使用薄LOCOS结构形成的类似SNW/SPW二极管进行了模拟比较。对于每个二极管结构，使用范围在约0.0μm和约1.0μm之间的多个阱空间区，在阴极电压增加的范围内模拟阴极电流密度。对于每个阱空间区，对于阱空间区上方具有LOCOS结构的二极管，电流密度上升得更快，因此在较低的阴极电压下实现了较高的阴极电流密度。这种承载较大电流的能力可允许在给定电路中使用较小的二极管。考虑到雪崩二极管201可能需要承载的大电流，例如几十毫安，在较小面积内制造雪崩二极管201的能力可能是重要的益处。
还进行了可靠性分析，以比较阱空间区上方使用STI结构形成的SNW/SPW二极管与阱空间区上方使用薄LOCOS结构形成的SNW/SPW二极管。该分析预测，在十年期间，使用STI结构形成的SNW/SPW二极管上的击穿电压将改变约600mV，而使用LOCOS结构形成的SNW/SPW二极管将仅改变约400mV。这种可靠性的提高可归因于击穿位置与LOCOS结构之间的距离增加，这减少了热载流子电荷注入到上覆氧化物中。
图3A描绘了电路300A，电路300A可用于替代电路600(图6)并使用雪崩二极管AD1，诸如雪崩二极管100(图1)、雪崩二极管100A(图1A)或击穿电压可在约12V至约25V的范围内的雪崩二极管201(图2A)。电路300A同样包括与输出电感器Lout串联耦接在输入节点Vin和输出节点Vout之间的第一功率NFET M1，输入节点Vin可耦接至输入电源，输出节点Vout可耦接以提供输出电源；还示出了寄生电感器Lin。雪崩二极管AD1与第一节点N1和开关节点SW之间的第一电阻器R1串联耦接，而不是使用电路600中使用的多个齐纳二极管。更具体地，雪崩二极管AD1具有耦接至第一节点N1的阴极和耦接至第一电阻器R1的阳极，并且在电路300A的操作期间被反向偏置。第一节点N1位于输入节点Vin和第一功率NFET M1之间，并且可具有输入电感器电压Vinx；开关节点SW位于第一功率NFET M1和输出电感器Lout之间。此外，信号二极管D1与第一节点N1和开关节点SW之间的第二功率NFET M2和下拉NFET M3串联耦接。第一功率NFET M1的栅极耦接至第二功率NFET M2和下拉NFET M3之间的第二节点N2，而第二功率NFET M2的栅极耦接至雪崩二极管AD1和第一电阻器R1之间的第三节点N3。下拉NFET M3的栅极被耦接以接收高侧驱动器关断信号HSD_OFF。在电路300A中，图7中更复杂的感测子电路702被单个雪崩二极管AD1代替。雪崩二极管AD1的使用可简化需要更高电压感测能力的新电路的设计，并且还可为电路提供改进的可靠性。在该配置中，第一功率NFET M1的漏极/源极电压(VDSM1)等于雪崩二极管AD1两端的电压(VAD1)、第二功率NFET M2的栅极/源极电压(VGSM2)和第一功率NFET M1的栅极/源极电压(VGSM1)之和。在反向偏置中的雪崩二极管AD1的击穿电压可被选择为在可达到第一功率NFET M1上的破坏性击穿电压之前达到。
当第一功率NFET M1导通时，第一功率NFET M1两端的电压较低，不会造成问题。当第一功率NFET M1关断时，高侧驱动器关断信号HSD_OFF使下拉NFET M3导通，以帮助将第一功率NFET M1的栅极拉低，并且随着寄生电感器Lin继续驱动电流进入电路300A，第一功率NFET M1两端的漏极/源极电压增加。雪崩二极管AD1两端的电压也增加。在电路300A的设计期间，雪崩二极管AD1的反向偏置击穿电压已被选择为在第一功率NFET M1两端的电压达到破坏性击穿电压之前达到相关联的击穿电压。当雪崩二极管AD1达到击穿时，电流被提供给第二功率NFET M2的栅极，这将开始导通第二功率NFET M2，并且可能促使第一功率NFET M1开始导通。一旦输入电感器电压Vinx下降到临界值以下，雪崩二极管AD1不再击穿，并且将不提供电流，使得第二功率NFET M2将关断。第一功率NFET M1可由附加电路(未示出)控制，直到下一次第一功率NFET M1被设计为关断。
图3B提供了用于感测第一功率NFET M1两端的电压的电路300B，电路300B甚至比电路300A(图3A)更简单。电路300B还包括在输入节点Vin和输出节点Vout之间与输出电感器Lout串联耦接的第一功率NFET M1，输入节点Vin可耦接至输入电源，输出节点Vout可被耦接以提供输出电源。信号二极管D1在第一节点和开关节点之间与雪崩二极管AD1和下拉NFET M3串联耦接。第一节点位于输入节点Vin和第一功率NFET M1之间，并且开关节点SW位于第一功率NFET M1和输出电感器Lout之间。下拉NFET M3的栅极被耦接以接收高侧驱动器关断信号HSD_off，从而下拉NFET M3可帮助关断第一功率NFET M1。第一功率NFET M1的栅极耦接至位于雪崩二极管AD1和下拉NFET M3之间的第二节点N2。在电路300B中，当输入电感器电压Vinx增加超过雪崩二极管AD1的击穿电压时，通过雪崩二极管和下拉NFET M3的电流减轻了过压。此外，如果通过雪崩二极管AD1的电流大于通过下拉NFET M3的电流，则第一功率NFET M1的栅极上的电压增加并将开始导通第一功率NFET M1，从而允许附加的电流流动，并且输入电感器电压Vinx降低。先前未提及的SNW/SPW二极管201的一个附加优点可能是寄生电容比齐纳二极管堆中发现的寄生电容稍大，这在由电路300A和电路300B所例示的应用中有助于在第一功率NFET M1的Vds上升期间接合钳位，并且有助于减轻尖峰振铃。从所公开的电路中得到的一个重要启示是，单个雪崩二极管AD1可与电压高达约35V的功率FET并联耦接，以提供过电压保护；该应用不必与高侧功率NFET结合使用。
图4A至图4D描述了雪崩二极管401(本文也称为SNW/SPW二极管401)和相关联的隔离槽409的各个制造阶段中的IC 400。图4A之前的SNW/SPW二极管401及隔离槽409的制造阶段可通过新颖或常规工艺来执行。这类常规工艺的一些示例可在Mahalingam Nandakumar等人的美国专利6,617,217(以下简称‘217专利)和Matthew J.Breitwisch等人的美国专利6,967,380(以下简称为‘380专利)中找到，这些专利全部通过引用并入本文。鉴于所结合的主题，本领域技术人员可为特定的设备设计确定合适的注入条件。
图4A描绘了在制造隔离槽409之后的IC 400。IC 400包括衬底402(在当前实施方式中可为P型)和NBL 406。衬底404可包括体硅层403和形成在体硅层403上方的外延层404。在示例实施方式中，在形成外延层404之前，通过体硅层403的表面中的第一图案化掩模(未示出)注入N型掺杂剂(未示出)。随着外延层404的生长或沉积，注入的N型掺杂剂(可为砷)扩散到体硅层403和外延层404中以形成NBL 406。通过穿过N型掺杂剂(诸如磷)的第二图案化掩模(未示出)的深注入，可在NBL 406的周边周围形成DEEPN扩散区408。对衬底402进行退火以完成DEEPN扩散区408的形成。NBL 406和DEEPN扩散区408一起形成隔离槽409。在一些实施方式中，不需要隔离槽408；在这些实施方式中，可省略隔离槽409的形成。
图4B描绘了在形成两种类型的表面隔离结构——STI结构412和薄场浮雕氧化物结构414之后的IC 400。STI结构412可通过穿过图案化复合掩模(未示出)蚀刻浅沟槽、在蚀刻表面上使薄氧化物衬里生长(未明确示出)以及沉积氧化物以过度填充沟槽来形成。可使用高密度等离子体化学气相沉积(HDP-CVD)工艺来沉积氧化物。化学机械抛光(CMP)可用于去除多余的氧化物并平坦化上表面410。
薄场浮雕氧化物结构414的形成始于氧化阻挡掩模(未示出)的沉积，氧化阻挡掩模在一种实施方式中可为氮化硅。对氧化阻挡掩模进行图案化以在将要形成LOCOS结构的位置上方形成开口，并且将含有衬底的晶片置于氧化气氛中以使薄场浮雕氧化物结构414生长，随后剥离氧化阻挡掩膜。在一种实施方式中，STI结构的厚度可在约300nm至约400nm之间，并且LOCOS结构的厚度可在约50nm至约150nm之间。
图4C描绘了SNW/SPW二极管401的SNW 416、SPW 418、NSD区420和PSD区422的形成之后的IC 400。如果需要，在制造SNW 416和SPW 418之前，可形成栅极氧化物和多晶硅场板(未示出)。这些多晶硅场板可在为IC400上的CMOS设备形成多晶硅栅极的同时形成。在一种实施方式中，多晶硅层(未示出)被沉积在上表面410上，然后沉积并被图案化光致抗蚀剂掩模(未示出)以覆盖需要多晶硅场板和CMOS多晶硅栅极的区，并且暴露IC的剩余区。然后通过栅极/场板掩模蚀刻暴露的多晶硅以形成多晶硅场板，该多晶硅场板可部分地在相应的薄场浮雕氧化物结构414上方延伸且部分地在将要制造相应的SNW和相应的SPW的相邻区的部分上方延伸。多晶硅场板的掺杂可与同时制造的其他多晶硅栅极相同。在一些情况下(未示出)，例如，当使用阶梯栅极氧化物实施薄场浮雕氧化物时，可在形成薄场浮雕氧化物之前执行SNW/SPW注入。
在制造多晶硅场板之后，如果完成了，则沉积并图案化N阱掩模(未示出)，并且使用多次注入通过该N阱掩模注入SNW 416，这些注入可使用不同的能量以及相同或不同的N型掺杂剂。这些N型注入中最深和最重的可为N型沟道停止注入以形成N型沟道停止区(未示出)。还可将槽SNW 416A注入到DEEPN扩散区408中。在一种实施方式中，SNW 416包括N型掺杂剂，N型掺杂剂可为使用2×1012/cm2至6×1012/cm2的剂量以300keV-500keV的能量注入的磷。SNW 416中的N掺杂沟道停止区可包括用2×1012/cm2至6×1012/cm2的剂量以100keV-500keV的能量注入的磷。在非限制性示例中，SNW 416可在上表面410之下约0.5至0.6μm处的SNW 416中具有n型掺杂剂的峰值浓度。与本公开一致的示例不限于任何特定的隔离方案。其他示例隔离方案包括深沟槽隔离、结隔离和类似的其他技术。
在去除N阱掩模(未示出)之后，沉积并图案化P阱掩膜(未示出)，并且再次使用多次注入通过P阱掩模注入SPW 418，这些注入可具有不同的能量和相同或不同的P型掺杂剂。这些P型注入中最深和最重的可为P型沟道停止注入以形成P型沟道停止区(未示出)。在一种实施方式中，SPW 418具有P型掺杂剂，P型掺杂剂可包括用1×1013/cm2至5×1013/cm2的剂量以100keV-700keV的能量注入的硼。SPW 418的P掺杂沟道停止区可包括用3×1012/cm2至1×1013/cm2的剂量以50keV-500keV的能量注入的硼。在非限制性示例中，SNW 416可在上表面410下方约0.7μm处的SPW 418中具有p型掺杂剂的峰值浓度。在一些示例中，SNW注入和SPW注入可促使SNW 416和SPW 418的掺杂分布类似于基线SNW/SPW二极管700的掺杂分布，从而产生具有与使用诸如STI结构710(图7)的上覆STI结构一致的深度的N型沟道停止区(未示出)和P型沟道停止区(未示出)，即使阱空间区上方的隔离现在是薄场浮雕氧化物结构414。具有低于衬底表面的峰值掺杂浓度的其他掺杂分布，包括未来开发的掺杂分布，也在本公开的范围内。在此注意到，阱空间区423部分地由N阱掩模的边缘(未示出)和P阱掩膜的边缘(未示出)之间的间隔来限定，边缘中的每一个可在LOCOS结构上方延伸0.2μm和1.0μm之间的选定距离。
然后可形成并图案化N型源极/漏极掩模(未示出)，随后进行N型注入，以在SNW416中的每一个内形成NSD区420。在去除N型源极/漏极掩模之后，类似地形成并图案化P型源极和漏极掩膜(未示出)，随后进行P型注入，以在SPW 418中的每一个内形成PSD区422。在一种实施方式中，NSD区420可包括至少一个浅N型注入，浅N型注入使用磷、砷或锑中的任何一种，总剂量为至少1.0×1015/cm2且注入范围为至多约100nm。PSD区422可包括使用硼和/或铟的至少一个浅P型注入，该注入总剂量为至少5×1014/cm2且注入范围为至多约100nm。附加信息可在‘217专利和‘380专利中找到。去除P型源极/漏极掩模完成了SNW/SPW二极管401和隔离槽409的掺杂工艺。
如图4D所示，一旦完成了IC 400的所有掺杂，互连电介质424就沉积在衬底402的上表面410上方。互连电介质424可为沉积的氧化硅或氮化硅或这些电介质材料中任一种的变体。形成通孔，包括接触隔离槽409的DEEPN扩散区408内的NSD区420的第一组通孔426A、接触SNW/SPW二极管401内的NSD区420的第二组通孔426B以及接触PSD区422的第三组通孔426C。
如前所述，取决于使用SNW/SPW二极管401的实施方式细节，第一组通孔426A可耦接至阴极、阳极或IC 400上可用的单独功率节点，以在操作期间提供电压。第二组通孔426B可耦接至SNW/SPW二极管401的阴极，尽管第二组通孔426B中连接至SNW/SPW二极管401中最外侧SNW 416的那些通孔可不存在或者可耦接至阳极或者单独的功率节点。第三组通孔426C可耦接至SNW/SPW二极管401的阳极。
图5描绘了根据本公开的实施方式的制造含有SNW/SPW二极管的IC的方法500的流程图。取决于如何使用雪崩二极管(例如，图4D中的雪崩二极管401)，可任选地形成505隔离结构，或者可省略隔离结构。隔离结构(例如，图4D的隔离槽409)包括NBL(例如，NBL(406，图4D))和从第一表面延伸至NBL周边的DEEPN扩散区(408，图4C)。
在第一表面处形成510一个或多个薄场浮雕氧化物结构(例如图4D中的414)。STI结构(例如，图4D中的412)可形成在由DEEPN扩散区408包围的区内、DEEPN扩散区406外部和周围的区中以及IC的不打算成为雪崩二极管(401，图4D)的有源区的一部分的其他区中。薄LOCOS结构或其他薄场浮雕氧化物结构的厚度可在约50nm和约150nm之间的范围内，而STI结构的厚度可在约300nm和约400nm之间的范围内。
任选地，形成515多晶硅场板。第一多晶硅场板可部分地位于薄场浮雕氧化物结构(例如，414，图4C)的第一侧上方且部分地位于与第一侧(例如用于SNW(例如SNW 416中的相邻一个)的位置)相邻的衬底402上方。第二多晶硅场板可部分地位于薄场浮雕氧化物结构的相对的第二侧上方，并且部分地位于与第二侧(例如用于SPW(诸如SPW 418中的相邻一个)的位置)相邻的衬底402上方。
邻近场浮雕氧化物结构(例如，图4D中的414))的第一侧形成520SNW(例如，图4D中的416)，并且可能在其下方延伸，并且可部分地在场浮雕氧化物的第一侧下方延伸。可使用多个注入来形成SNW，包括N型沟道停止注入，以在衬底表面之下形成具有最大N掺杂剂浓度的N型沟道停止区。NSD区(例如，图4D中的420)形成在SNW上方的暴露硅中。
邻近薄场浮雕氧化物结构的第二侧形成525SPW(例如，图4D中的418)，并且可能在其下方延伸，并且可在第一表面(例如，4D的410)处部分地在薄场浮雕氧化物结构的第二侧下方延伸。可使用多个注入来形成SPW，包括P型沟道停止注入以在衬底表面之下形成具有最大P掺杂剂浓度的P型沟道停止区。PSD区(例如，图4D中的420)形成在SPW上方的暴露硅中。SNW和SPW由具有第一宽度的阱空间区分开，该第一宽度可在约0μm和约1.3μm之间，其中阱空间区部分地由用于注入SNW和SPW的掩模的边缘限定，包括来自激活或退火步骤的扩散。雪崩二极管中的最外侧SNW可通过具有大于第一宽度的第二宽度的阱空间区与相邻的SPW分开。这些特征可形成击穿电压在约12V和约35V之间的雪崩二极管。对于雪崩二极管中的较高击穿电压，可使用较大的阱空间区。
尽管本文所描述的集成电路已经包括P型衬底和N型隔离结构，但是也可使用N型衬底和P型隔离结构来制造IC。此外，尽管所描述的电路旨在保护DC-DC转换器中的高侧功率FET，但所公开的二极管可用于其中功率FET需要保护免受可能致使功率FET击穿的过电压的影响的许多其他电路中。
申请人公开了一种雪崩二极管，其为SNW/SPW二极管，包括阱空间区上方的薄LOCOS结构或其他薄场浮雕氧化物结构。当在阱空间区上方使用STI结构时，雪崩二极管的掺杂可类似于在类似结构中使用的制造公式。所公开的配置在薄场浮雕氧化物结构下方的氧化物/半导体界面与二极管的冲击电离区之间提供了更大的距离。所公开的雪崩二极管可在其中保护功率FET免受过电压的影响的电路中与功率FET并联耦接。所公开的SNW/SPW二极管和所公开的SNW/SPW二极管在电路中的使用可提供一个或多个以下优点：简化了设计具有选定电压的雪崩二极管以保护有源钳位设计中的特定功率FET的能力，消除了包括DC阻断设备和多个齐纳二极管的需要的低成本解决方案，具有整体更严格容差的网络，以及由于简化的设计和更少的电路组件而易于使用。
尽管已经详细示出和描述了各种实施方式，但是权利要求不限于任何特定的实施方式或示例。上述详细描述均不应理解为暗示任何特定组件、元件、步骤、动作或功能是必要的，因此必须将其包括在权利要求的范围内。除非明确说明，否则以单数形式对元件的引用并不意指“一个且仅一个(one and only one)”，而是“一个或多个(one or more)”。本领域普通技术人员已知的上述实现方式的元件的所有结构和功能等效物均通过引用明确并入本文，并且旨在被本权利要求所包含。因此，本领域技术人员将认识到，在下文所附权利要求的精神和范围内，可通过各种修改和改变来实践本文所描述的示例性实施方式。

Claims (21)

1.一种集成电路，其包含：
在半导体衬底中的浅P型阱即SPW，所述SPW形成二极管的阳极；
在所述半导体衬底中且与所述SPW隔开的浅N型阱即SNW，所述SNW形成所述二极管的阴极，所述SNW通过阱空间区与所述SPW分开；以及
所述阱空间区上方的所述半导体衬底的表面处的薄场浮雕氧化物结构。
2.根据权利要求1所述的集成电路，其进一步包含：
第一多晶硅场板，其部分地在所述薄场浮雕氧化物结构上方且部分地在所述SNW上方；以及
第二多晶硅场板，其部分地在所述薄场浮雕氧化物结构上方且部分地在所述SPW上方。
3.根据权利要求1所述的集成电路，其中所述薄场浮雕氧化物结构的厚度在约50nm和约150nm之间的范围内。
4.根据权利要求1所述的集成电路，其进一步包含：
所述SNW内具有低于所述表面的峰值掺杂剂浓度的N掺杂沟道停止区；以及
所述SPW内具有低于所述表面的峰值掺杂剂浓度的P掺杂沟道停止区。
5.根据权利要求4所述的集成电路，其中：
所述SNW包括沿着所述半导体衬底的所述表面平行延伸的SNW指状体；以及
所述SPW包括第一SPW指状体和第二SPW指状体，所述第一SPW指状体沿着所述半导体衬底的所述表面与所述SNW指状体平行地延伸，所述第二SPW指状体沿着所述表面垂直于所述第一SPW指状体延伸以在四个侧面上包围所述SNW指状体。
6.根据权利要求5所述的集成电路，其中所述半导体衬底包括P型体硅层以及所述SNW和所述SPW位于其中的P型外延层。
7.根据权利要求5所述的集成电路，其包括包围所述SNW、所述SPW和所述薄场浮雕氧化物结构的隔离槽，所述隔离槽包括N型埋层即NBL、深N型扩散区即DEEPN扩散区和NSD区，所述DEEPN扩散区从表面延伸至所述NBL以接触所述DEEPN扩散区的周边，所述NSD区位于所述DEEPN扩散区的所述表面处。
8.根据权利要求7所述的集成电路，其包括在最外侧SPW指状体和所述隔离槽之间的浅沟槽隔离(STI)。
9.根据权利要求7所述的集成电路，其中所述隔离槽中的所述NSD区电耦接至所述阴极。
10.根据权利要求7所述的集成电路，其中所述隔离槽中的所述NSD区电耦接至所述阳极。
11.根据权利要求5所述的集成电路，其中所述二极管中的最外侧SNW指状体是虚拟指状体，并且耦接至DC偏置节点。
12.根据权利要求5所述的集成电路，其中所述雪崩二极管中的最外侧SNW指状体是有源指状体，并且将所述最外侧SNW指状体与相邻SPW指状体分开的所述阱空间区具有第二宽度，所述第二宽度大于将内SNW指状体与相应相邻SPW指状体分开的第一宽度。
13.一种制造集成电路的方法，其包含：
在半导体衬底中形成薄场浮雕氧化物结构；
在所述半导体衬底中邻近所述薄场浮雕氧化物结构的第一侧形成浅N型阱扩散区即SNW；以及
在所述半导体衬底中邻近所述薄场浮雕氧化物结构的相对第二侧形成浅P型阱即SPW，所述SNW和所述SPW在所述薄场浮雕氧化物结构下方各自具有峰值掺杂剂浓度，并且在所述场浮雕氧化物结构下方被所述半导体衬底隔开。
14.根据权利要求13所述的方法，其中：
形成所述SNW包括形成沿着所述半导体衬底的表面平行延伸的SNW指状体；以及
形成所述SPW包括形成第一SPW指状体和第二SPW指状体，所述第一SPW指状体沿着所述半导体衬底的所述表面与所述SNW指状体平行地延伸，所述第二SPW指状体沿着所述表面垂直于所述第一SPW指状体延伸以在四个侧面上包围所述SNW指状体。
15.根据权利要求13所述的方法，其中：
形成所述SNW指状体包括通过N阱掩模形成N型沟道停止区，并且通过NSD掩模在所述SNW指状体上方形成NSD区；以及
形成所述SPW指状体包括通过P阱掩模形成P型沟道停止区，并且通过PSD掩模在所述SPW指状体上方形成PSD区，所述N阱掩膜和所述P阱掩膜延伸至所述薄场浮雕氧化物结构中选定的距离，所述N掺杂沟道停止区和所述P掺杂沟道停止区位于与阱空间区上方的STI的使用相称的深度处。
16.根据权利要求13所述的方法，其中所述SNW和所述SPW的子集以第一宽度分开，并且最外侧SNW指状体与相邻SPW指状体以大于所述第一宽度的第二宽度分开。
17.根据权利要求13所述的方法，其包括将最外侧SNW指状体电耦接至DC偏置节点。
18.根据权利要求13所述的方法，其包括形成第一多晶硅场板和第二多晶硅场板，所述第一多晶硅场板部分地在所述薄场浮雕氧化物结构上方且部分地在所述SNW上方，并且所述第二多晶硅场板部分地在所述薄场浮雕氧化物结构上方且部分地在所述SPW上方。
19.根据权利要求13所述的方法，其包括形成包括N型埋层即NBL和DEEPN扩散区的隔离结构，所述DEEPN扩散区从所述半导体衬底的表面延伸至所述NBL。
20.根据权利要求19所述的方法，其包括在所述隔离结构和所述SPW指状体之间的所述衬底中形成STI结构。
21.根据权利要求13所述的方法，其中所述薄场浮雕氧化物结构的厚度在约50nm和约150nm之间的范围内，并且所述SNW和所述SPW隔开约0μm和约1.3μm之间的宽度，从而形成击穿电压在约12V和约35V之间的雪崩二极管。
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