CN110350025A - 一种基于FDSOI的gc-NMOS器件 - Google Patents
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- 239000002184 metal Substances 0.000 claims abstract description 79
- 229910052751 metal Inorganic materials 0.000 claims abstract description 79
- 238000002347 injection Methods 0.000 claims abstract description 70
- 239000007924 injection Substances 0.000 claims abstract description 70
- 239000000758 substrate Substances 0.000 claims abstract description 24
- 230000004224 protection Effects 0.000 abstract description 9
- 230000005540 biological transmission Effects 0.000 description 8
- 239000003990 capacitor Substances 0.000 description 8
- 239000000243 solution Substances 0.000 description 6
- 230000001052 transient effect Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 3
- 230000002708 enhancing effect Effects 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000005611 electricity Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 239000000725 suspension Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0288—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using passive elements as protective elements, e.g. resistors, capacitors, inductors, spark-gaps
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0296—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices involving a specific disposition of the protective devices
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
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- Semiconductor Integrated Circuits (AREA)
Abstract
本发明实施例提供一种基于FDSOI的gc‑NMOS器件，该器件包括：N阱注入区和P阱注入区设置于P型衬底之上，N阱注入区和P阱注入区在P型衬底上的接触位置可调，埋氧区设置于所述N阱注入区和P阱注入区之上，漏区和源区均设置于埋氧区上，漏区和源区之间设置有沟道，沟道上设置金属栅区，源区上设置第一金属区，第一金属区接地，金属栅区与外接电阻的一端连接，外接电阻的另一端接地，外接电阻的可调电阻。本发明通过对外接电阻阻值大小以及埋氧区下方N阱注入区与P阱注入区接触位置的改变实现对触发电压的调节，从而能进一步降低触发电压，满足不同的ESD防护需求。
Description
技术领域
本发明涉及集成电路技术领域，尤其涉及一种基于FDSOI的gc-NMOS器件。
背景技术
集成电路的静电放电(Electrostatic Discharge，简称ESD)现象是芯片在浮接的情况下，大量的电荷从外向内灌入集成电路的瞬时过程。由于集成电路芯片的内阻很低，当ESD现象发生时，会产生一个瞬时(耗时100-200纳秒，上升时间仅约0.1-10纳秒)、高峰值(几安培)的电流，并且产生大量焦耳热，从而会造成集成电路芯片失效问题。
对于先进的薄膜全耗尽绝缘全衬底上硅(Fully Depleted Silicon onInsulator，简称FDSOI)工艺来说，传统的gg-NMOS器件结构由于其较高的触发电压已经不能满足其ESD设计窗口的需求，并不能在ESD事件到来时起到有效的ESD防护作用，故提出了基于FDSOI的gg-NMOS器件。
图1为现有技术中基于FDSOI的gg-NMOS器件的结构示意图，包括：衬底引出区101、埋氧区102、源区103、漏区104、沟道105、金属栅区106、外接电阻,110，107、108和109均表示金属区，漏区104和源区103均设置于埋氧区102上，埋氧区102、衬底引出区101以及金属区均在P型衬底100之上，P+注入区101形成于P型衬底100之上，N+注入区形成于埋氧区102之上，位于high-k金属栅区106两侧，103和104也表示N+注入区。
衬底引出区101通过外接电阻区110与漏区104相连，并且通过改变外接电阻区110阻值的大小实现保护结构触发电压的可调。
在静电输入端VESD发生ESD冲击时的工作原理为：在ESD事件到来时，瞬态的电流(电压)信号会在外接电阻R与衬底和源区的寄生电容(埋氧层形成的平行板电容)之间实现分压，而衬底分压的大小可以通过对外接电阻阻值的调节来实现，随着R的减小，衬底分压增大，辅助沟道处发生雪崩击穿的作用在增强，故而实现触发电压的降低。
但是这种FDSOI gg-NMOS器件触发电压降低的幅度不够大，且触发电压的调节范围较小，无法实现不同触发电压的ESD保护，从而不能提供有效的ESD保护。
发明内容
针对上述问题，本发明实施例提供一种基于FDSOI的gc-NMOS器件。
本发明实施例提供一种基于FDSOI的gc-NMOS器件，包括：埋氧区、漏区、源区、金属栅区、N阱注入区、P阱注入区、外接电阻和第一金属区，所述外接电阻的可调电阻；
所述N阱注入区和所述P阱注入区设置于P型衬底之上，所述N阱注入区和所述P阱注入区在所述P型衬底上的接触位置可调；
所述埋氧区设置于所述N阱注入区和所述P阱注入区之上；
所述漏区和所述源区均设置于所述埋氧区上，所述漏区和所述源区之间设置有沟道，所述沟道上设置所述金属栅区；
所述源区上设置所述第一金属区，所述第一金属区接地；
所述金属栅区与所述外接电阻的一端连接，所述外接电阻的另一端接地。
优选地，所述外接电阻的阻值范围根据所述gc-NMOS器件的目标触发电压确定。
优选地，还包括：P阱引出区和第二金属区，所述P阱引出区设置于所述P阱注入区的一端，所述第二金属区设置于所述P阱引出区的表面，所述第二金属区接地。
优选地，还包括：N阱引出区和第三金属区，所述N阱引出区设置于所述N阱注入区的一端，所述第三金属区设置于所述N阱引出区的表面，所述第三金属区与静电输入端连接。
优选地，还包括：第四金属区，所述第四金属区设置与所述漏区上，所述第四金属区与所述静电输入端连接。
优选地，所述金属栅区具体为high-k金属栅区。
本发明实施例提供的一种基于FDSOI的gc-NMOS器件，当ESD事件到来时，由于N阱注入区与沟道重叠部分埋氧层形成的平行板电容，瞬态电流信号或瞬态电压信号在外接电阻、平行板电容和栅电容之间实现分压，从而在金属栅区上耦合一个电压，这个栅电压的大小可以通过调节外接电阻的阻值、以及调节N阱注入区和P阱注入区在P型衬底上的接触位置来进行改变，随着外接电阻阻值的增加，以及N阱注入区和P阱注入区重叠部分电容的减小，栅电压增大，从而辅助沟道处发生雪崩击穿的作用在增强，故而实现触发电压的降低，从而实现触发电压的调节以满足不同ESD防护的需求。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为现有技术中基于FDSOI的gg-NMOS器件的结构示意图；
图2为本发明实施例提供的一种基于FDSOI的gc-NMOS器件的结构示意图；
图3为现有技术中基于FDSOI电阻实现的gg-NMOS器件的性能图；
图4为本发明提出的基于FDSOI的gc-NMOS器件的性能图。
附图标记：
100，P型衬底； 101，衬底引出区； 102，埋氧区；
103，源区； 104，漏区； 105，沟道；
106，金属栅区； 107，第四金属区； 108，第三金属区；
109，第一金属区； 110，外接电阻； 111，P阱引出区；
112，第二金属区； 113，P阱注入区； 114，N阱注入区；
201，N阱引出区。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
图2为本发明实施例提供的一种基于FDSOI的gc-NMOS器件的结构示意图，该器件包括：埋氧区102、漏区104、源区103、金属栅区106、N阱注入区114、P阱注入区113、外接电阻110和第一金属区109，所述外接电阻110的可调电阻；
所述N阱注入区114和所述P阱注入区113设置于P型衬底100之上，所述N阱注入区114和所述P阱注入区113在所述P型衬底100上的接触位置可调；
所述埋氧区102设置于所述N阱注入区114和所述P阱注入区113之上；
所述漏区104和所述源区103均设置于所述埋氧区102上，所述漏区104和所述源区103之间设置有沟道105，所述沟道105上设置所述金属栅区106；
所述源区103上设置所述第一金属区109，所述第一金属区109接地；
所述金属栅区106与所述外接电阻110的一端连接，所述外接电阻110的另一端接地。
该器件包括P型衬底100、埋氧区102、漏区104、源区103、金属栅区106、N阱注入区114、P阱注入区113、外接电阻110和第一金属区109，外接电阻110为可调电阻，其电阻值可以根据实际需要进行调节。
具体地，N阱注入区114和P阱注入区113均设置在P型衬底100之上，且N阱注入区114和P阱注入区113在P型衬底100上的接触位置可调。埋氧区102设置在N阱注入区114和P阱注入区113之上，漏区104和源区103设置在埋氧区102上，漏区104和源区103之间设置有沟道105，沟道105上面设置金属栅区106。源区103的表面设置第一金属区109，金属栅区106与外接电阻110的一端连接，外接电阻110的另一端和第一金属区109均接地。
需要说明的是，P阱注入区113即为图2中的P-well，N阱注入区即为图2中的N-well，是在P型衬底上的扩散N型区，P阱引出区即为图2中的P+，N阱引出区即为图2中的N+,接地为图2中的GND，源区和漏区也叫N+注入区。
埋氧区就是图2中的BOX层，具体材料为二氧化硅，沟道实际上是一个P-注入区，是本征区。N阱注入区与沟道重叠部分的埋氧层形成平行板电容，当ESD事件到来时，由于N阱注入区与沟道重叠部分埋氧层形成的平行板电容，瞬态电流信号或瞬态电压信号在外接电阻、平行板电容和栅电容之间实现分压，从而在金属栅区上耦合一个电压，这个栅电压的大小可以通过调节外接电阻的阻值、以及调节N阱注入区和P阱注入区在P型衬底上的接触位置来进行改变，随着外接电阻阻值的增加，以及N阱注入区和P阱注入区重叠部分电容的减小，栅电压增大，从而辅助沟道处发生雪崩击穿的作用在增强，故而实现触发电压的降低，从而实现触发电压的调节以满足不同ESD防护的需求。
本发明提供了一种基于FDSOI的gc-NMOS器件，该器件能够通过对外接电阻阻值大小以及埋氧区下方N阱注入区与P阱注入区接触位置的改变实现对触发电压的调节，从而能进一步降低触发电压，并且可以根据实际需要实现更大范围的触发电压调节，从而满足不同的ESD防护需求。
在上述实施例的基础上，优选地，所述外接电阻的阻值范围根据所述gc-NMOS器件的目标触发电压确定。
本发明实施例中所说的目标触发电压是指在制作基于FDSOI的gc-NMOS器件时或者引用基于FDSOI的gc-NMOS器件时所需要的触发电压，这一目标触发电压与外接电阻的阻值范围(也就是外接电阻的最大阻值)直接相关。
在上述实施例的基础上，优选地，还包括：P阱引出区111和第二金属区112，所述P阱引出区111设置于所述P阱注入区的一端，所述第二金属区112设置于所述P阱引出区111的表面，所述第二金属区112接地。
具体地，该gc-NMOS器件还包括P阱引出区111和第二金属区112，P阱引出区111设置在P阱注入区的一端，第二金属区112设置在P阱引出区111的表面，并且第二金属区112接地。
在上述实施例的基础上，优选地，还包括：N阱引出区201和第三金属区108，所述N阱引出区201设置于所述N阱注入区的一端，所述第三金属区108设置于所述N阱引出区201的表面，所述第三金属区108与静电输入端连接。
具体地，该gc-NMOS器件还包括N阱引出区201和第三金属区108，N阱引出区201设置在N阱注入区的一端，第三金属区108设置在N阱引出区201的表面，并且第三金属区108与静电输入端VESD连接。
在上述实施例的基础上，优选地，还包括：第四金属区107，所述第四金属区107设置与所述漏区上，所述第四金属区107与所述静电输入端连接。
漏区表面还设置第四金属区107，第四金属区107与静电输入端两节。
在上述实施例的基础上，作为一种可选的实施例，所述金属栅区具体为high-k金属栅区。
图3为现有技术中基于FDSOI电阻实现的gg-NMOS器件的性能图，对现有技术中基于FDSOI电阻实现的gg-NMOS器件进行传输线脉冲测试(Transmission Line Pulse，简称TLP)，横坐标表示传输线脉冲电压，纵坐标表示传输线脉冲电流，图3中给出了现有基于FDSOI电阻实现的gg-NMOS器件在外接电阻阻值为0、1k、1M、10M和100M五种情况下的传输线脉冲测试结果。
图4为本发明提出的基于FDSOI的gc-NMOS器件的性能图，对本发明提出的基于FDSOI的gc-NMOS器件进行传输线脉冲测试，横坐标表示传输线脉冲电压，纵坐标表示传输线脉冲电流。
从图3中可以观察到其一些不足之处：触发电压有一定程度减小，但其可调节范围较小。
本发明提出的FDSOI gc-NMOS器件结构图和现有的器件结构相比具有更低的触发电压，并且当外接电阻变化范围相近时，其触发电压的调节范围更大，从而满足ESD设计窗口的要求，应用于不同的ESD保护环境。
以上所描述的装置实施例仅仅是示意性的，其中所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部模块来实现本实施例方案的目的。本领域普通技术人员在不付出创造性的劳动的情况下，即可以理解并实施。
通过以上的实施方式的描述，本领域的技术人员可以清楚地了解到各实施方式可借助软件加必需的通用硬件平台的方式来实现，当然也可以通过硬件。基于这样的理解，上述技术方案本质上或者说对现有技术做出贡献的部分可以以软件产品的形式体现出来，该计算机软件产品可以存储在计算机可读存储介质中，如ROM/RAM、磁碟、光盘等，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行各个实施例或者实施例的某些部分所述的方法。
最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。
Claims (6)
1.一种基于FDSOI的gc-NMOS器件，其特征在于，包括：埋氧区、漏区、源区、金属栅区、N阱注入区、P阱注入区、外接电阻和第一金属区，所述外接电阻的可调电阻；
所述N阱注入区和所述P阱注入区设置于P型衬底之上，所述N阱注入区和所述P阱注入区在所述P型衬底上的接触位置可调；
所述埋氧区设置于所述N阱注入区和所述P阱注入区之上；
所述漏区和所述源区均设置于所述埋氧区上，所述漏区和所述源区之间设置有沟道，所述沟道上设置所述金属栅区；
所述源区上设置所述第一金属区，所述第一金属区接地；
所述金属栅区与所述外接电阻的一端连接，所述外接电阻的另一端接地。
2.根据权利要求1所述基于FDSOI的gc-NMOS器件，其特征在于，所述外接电阻的阻值范围根据所述gc-NMOS器件的目标触发电压确定。
3.根据权利要求1所述基于FDSOI的gc-NMOS器件，其特征在于，还包括：P阱引出区和第二金属区，所述P阱引出区设置于所述P阱注入区的一端，所述第二金属区设置于所述P阱引出区的表面，所述第二金属区接地。
4.根据权利要求1所述基于FDSOI的gc-NMOS器件，其特征在于，还包括：N阱引出区和第三金属区，所述N阱引出区设置于所述N阱注入区的一端，所述第三金属区设置于所述N阱引出区的表面，所述第三金属区与静电输入端连接。
5.根据权利要求4所述基于FDSOI的gc-NMOS器件，其特征在于，还包括：第四金属区，所述第四金属区设置与所述漏区上，所述第四金属区与所述静电输入端连接。
6.根据权利要求1所述基于FDSOI的gc-NMOS器件，其特征在于，所述金属栅区具体为high-k金属栅区。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201910573915.4A CN110350025A (zh) | 2019-06-28 | 2019-06-28 | 一种基于FDSOI的gc-NMOS器件 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201910573915.4A CN110350025A (zh) | 2019-06-28 | 2019-06-28 | 一种基于FDSOI的gc-NMOS器件 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN110350025A true CN110350025A (zh) | 2019-10-18 |
Family
ID=68176855
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201910573915.4A Pending CN110350025A (zh) | 2019-06-28 | 2019-06-28 | 一种基于FDSOI的gc-NMOS器件 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN110350025A (zh) |
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