CN100530652C - 一种用于静电放电保护的可控硅 - Google Patents
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本发明公开了一种用于静电放电保护的可控硅，包括P型衬底，所述的P型衬底上设有紧密相连的N阱和P阱，由P阱指向N阱的方向，所述的P阱和N阱上依次设有第一P+注入区、第一N+注入区、第二N+注入区、第二P+注入区、第三P+注入区和第三N+注入区，所述的P阱和N阱边界线设于第二N+注入区或第二P+注入区下方，第一P+注入区和第一N+注入区之间、第二N+注入区和第二P+注入区之间、第三P+注入区和第三N+注入区之间通过浅壕沟隔离，第一N+注入区和第二N+注入区之间、第二P+注入区和第三P+注入区之间的N阱或P阱表面覆有多晶硅层，P阱或N阱与多晶硅层通过SiO2氧化层隔离。本发明的可控硅触发电压低，能在相应范围内自由调整且具有高热击穿电流。
Description
技术领域
本发明涉及集成电路技术领域，尤其涉及一种用于静电放电保护的可控硅。
背景技术
静电放电(ESD)是在一个集成电路浮接的情况下，大量的电荷从外向内灌入集成电路的瞬时过程，整个过程大约耗时100ns。此外，在集成电路放电时会产生数百甚至数千伏特的高压，这会打穿集成电路中的输入级的栅氧化层。随着集成电路中的MOS管的尺寸越来越小，栅氧化层的厚度也越来越薄，在这种趋势下，使用高性能的静电防护电路来泄放静电放电的电荷以保护栅极氧化层不受损害是十分必需的。
静电放电现象的模式主要有四种：人体放电模式(HBM)、机械放电模式(MM)、器件充电模式(CDM)以及电场感应模式(FIM)。对一般集成电路产品来说，一般要经过人体放电模式，机械放电模式以及器件充电模式的测试。为了能够承受如此高的静电放电电压，集成电路产品通常必须使用具有高性能、高耐受力的静电放电保护器件。
为了达成保护芯片抵御静电袭击的目的，目前已有多种静电防护器件被提出，比如二极管，栅极接地的MOS管，其中公认效果比较好的防护器件是可控硅(silicon controlled rectifier SCR)。
如图1所示，现有的可控硅一般包括P型衬底，P型衬底上设有紧密连接的N阱和P阱，N阱和P阱上均有一个N+注入区和一个P+注入区，其中N阱上的N+注入区设置在远离P阱的一端，P+注入区设置在靠近P阱的一端；P阱上的P+注入区设置在远离N阱的一端，N+注入区设置在靠近N阱的一端，N阱和P阱连接处上方设有一P+注入区，该P+注入区跨接于N阱和P阱之间，所有的注入区之间用浅壕沟(STI)进行隔离。
在集成电路的正常操作下，静电放电保护器件是处于关闭的状态，不会影响集成电路输入输出接合垫上的电位。而在外部的静电灌入集成电路而产生瞬间的高电压的时候，该器件会开启导通，迅速地排放掉静电电流。但上述可控硅触发电压一般较高，而且不易调整，这大大限制了其应用范围。
发明内容
本发明提供了一种触发电压低，能在相应范围内自由调整且具有高热击穿电流的用于静电放电保护的可控硅。
一种用于静电放电保护的可控硅，包括P型衬底，所述的P型衬底上设有紧密相连的N阱和P阱，由P阱指向N阱的方向，所述的P阱和N阱上依次设有第一P+注入区、第一N+注入区、第二N+注入区、第二P+注入区、第三P+注入区和第三N+注入区，所述的P阱和N阱边界线设于第二N+注入区或第二P+注入区下方，第一P+注入区和第一N+注入区之间、第二N+注入区和第二P+注入区之间、第三P+注入区和第三N+注入区之间通过浅壕沟隔离，第一N+注入区和第二N+注入区之间、第二P+注入区和第三P+注入区之间的N阱或P阱表面覆有多晶硅层，P阱或N阱与多晶硅层通过SiO2氧化层隔离。
为了使上述可控硅能够多个串连使用，P阱和N阱上非紧密连接的两端端部分别设有浅壕沟。
如P阱和N阱边界位于第二N+注入区下方，电极的接法如下：第一P+注入区、第一N+注入区、第二P+注入区、第一N+注入区和第二N+注入区之间的多晶硅层连接电学阴极，第三P+注入区、第三N+注入区、第二P+注入区和第三P+注入区之间多晶硅层连接电学阳极。
按照此种接法，相当于一个由NMOS辅助触发的SCR和一个栅极与源极接电学阳极且漏极接电学阴极的PMOS的并联，因此具有二次触发的特性，且由于比普通的SCR多了一条电流泄放通道，因而具有更大的热击穿电流。第一次触发电压由PMOS决定，第二次触发电压由NMOS辅助触发的SCR决定。由于MOS管的导通电阻较大，在第一次触发后很快就可以达到第二次触发的电压，因此起主体作用的SCR很快就能导通，从而保证了ESD电流的迅速泄放。通过调整第二P+注入区和第三P+注入区之间对应位置上方的SiO2氧化层及多晶硅的尺寸(二者同时变化)，可以调整第一次触发的电压；通过调整第二N+注入区的尺寸以及P阱与N阱边界在第二N+注入区下方的位置可以调整第二次触发的电压。
如P阱与N阱边界位于第二P+注入区下方，电极的接法如下：第一P+注入区、第一N+注入区、第一N+注入区和第二N+注入区之间的多晶硅层连接电学阴极，第二N+注入区、第三P+注入区、第三N+注入区、第二P+注入区和第三P+注入区之间的多晶硅层连接电学阳极。
按照此种接法，相当于一个由PMOS辅助触发的SCR和一个栅极与源极接电学阴极且漏极接电学阳极的NMOS的并联，因此具有二次触发的特性，且由于比普通的SCR多了一条电流泄放通道，因而具有更大的热击穿电流。第一次触发电压由NMOS决定，第二次触发电压由PMOS辅助触发的SCR决定。由于MOS管的导通电阻较大，在第一次触发后很快就可以达到第二次触发的电压，因此起主体作用的SCR很快就能导通，从而保证了ESD电流的迅速泄放。通过调整第一N+注入区和第二N+注入区间对应位置上方的SiO2氧化层及多晶硅的尺寸(二者同时变化)，可以调整第一次触发的电压；可以通过改变第二P+注入区的尺寸以及P阱与N阱边界在第二P+注入区下方的位置得到调整。
本发明大幅度降低了触发电压，同时由于比普通MLSCR多出一条电流泄放通道，大幅度提升了电流泄放能力。
附图说明
图1为现有的可控硅的结构示意图；
图2为图1所示可控硅的电原理图；
图3为本发明可控硅的结构示意图；
图4为图3所示可控硅的俯视图；
图5为本发明另一种可控硅的结构示意图；
图6为图5所示可控硅的俯视图。
具体实施方式
如图3、图4、图5和图6所示，一种用于静电放电保护的可控硅，包括P型衬底30，P型衬底30上设有紧密相连的N阱37和P阱31。
由P阱31指向N阱37的方向，P阱31和N阱37上依次设有第一P+注入区33a、第一N+注入区34a、第二N+注入区34b、第二P+注入区33b、第三P+注入区33c和第三N+注入区34c，P阱31和N阱37边界线设于第二N+注入区34b或第二P+注入区33b下方。
第一P+注入区33a和第一N+注入区34a之间、第二N+注入区34b和第二P+注入区33b之间、第三P+注入区33c和第三N+注入区34c之间通过浅壕沟32隔离。
第一N+注入区34a和第二N+注入区34b之间的P阱31表面覆有多晶硅层36a，P阱31与多晶硅层36a通过SiO2氧化层35a隔离。
第二P+注入区33b和第三P+注入区33c之间的N阱37表面覆有多晶硅层36b，N阱37与多晶硅层36b通过SiO2氧化层35b隔离。
可在P阱31和N阱37上非紧密连接的两端端部分别设有浅壕沟32，这样就使得该可控硅能够多个串连使用。
当P阱和N阱边界位于第二N+注入区下方时，该可控硅连接于集成电路方式如下：
第一P+注入区33a、第一N+注入区34a、第二P+注入区33b、第一N+注入区34a和第二N+注入区34b之间的多晶硅层36a连接电学阴极，第三P+注入区33c、第三N+注入区34c第二P+注入区34b和第三P+注入区33c之间的多晶硅层36b连接电学阳极。
当P阱和N阱边界位于第二P+注入区下方时，该可控硅连接于集成电路方式如下：
第一P+注入区33a、第一N+注入区34a、第一N+注入区34a和第二N+注入区34b之间的多晶硅层(36a)连接电学阴极，第二N+注入区34b、第三P+注入区33c、第三N+注入区34c、第二P+注入区34b和第三P+注入区33c之间的多晶硅层36b连接电学阳极。
Claims (4)
1.一种用于静电放电保护的可控硅，包括P型衬底(30)，所述的P型衬底(30)上设有紧密相连的N阱(37)和P阱(31)，其特征在于：由P阱(31)指向N阱(37)的方向，所述的P阱(31)和N阱(37)上依次设有第一P+注入区(33a)、第一N+注入区(34a)、第二N+注入区(34b)、第二P+注入区(33b)、第三P+注入区(33c)和第三N+注入区(34c)，所述的P阱(31)和N阱(37)边界线设于第二N+注入区(34b)或第二P+注入区(33b)下方，第一P+注入区(33a)和第一N+注入区(34a)之间、第二N+注入区(34b)和第二P+注入区(33b)之间、第三P+注入区(33c)和第三N+注入区(34c)之间通过浅壕沟(32)隔离，第一N+注入区(34a)和第二N+注入区(34b)之间、第二P+注入区(33b)和第三P+注入区(33c)之间的P阱(31)或N阱(37)表面覆有多晶硅层(36a，36b)，P阱(31)或N阱(37)与多晶硅层(36a，36b)通过SiO2氧化层(35a，35b)隔离。
2.根据权利要求1所述的可控硅，其特征在于：所述的P阱(31)和N阱(37)上非紧密连接的两端端部分别设有浅壕沟(32)。
3.根据权利要求1所述的可控硅在集成电路中的应用，其特征在于：P阱(31)和N阱(37)边界位于第二N+注入区下方，第一P+注入区(33a)、第一N+注入区(34a)、第二P+注入区(33b)、第一N+注入区(34a)和第二N+注入区(34b)之间的多晶硅层(36a)连接电学阴极，第三P+注入区(33c)、第三N+注入区(34c)、第二P+注入区(34b)和第三P+注入区(33c)之间的多晶硅层(36b)连接电学阳极。
4.根据权利要求1所述的可控硅在集成电路中的应用，其特征在于：P阱(31)和N阱(37)边界位于第二P+注入区下方，第一P+注入区(33a)、第一N+注入区(34a)、第一N+注入区(34a)和第二N+注入区(34b)之间的多晶硅层(36a)连接电学阴极，第二N+注入区(34b)、第三P+注入区(33c)、第三N+注入区(34c)、第二P+注入区(34b)和第三P+注入区(33c)之间的多晶硅层(36b)连接电学阳极。
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