CN113192932A - 测试结构及测试方法 - Google Patents
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Abstract
本发明提供了一种测试结构及测试方法,包括:衬底;第一注入区,形成于所述衬底中,具有第一导电类型;浅沟槽隔离区,形成于所述第一注入区中;第二注入区,形成于所述第一注入区中;第三注入区,形成于所述第一注入区中,所述第三注入区位于所述浅沟槽隔离区之外;若干第一电连接件,位于所述衬底上并与对应的所述第二注入区电连接;若干第二电连接件,位于所述衬底上并与对应的所述第三注入区电连接;通过在所述电源端和所述接地端之间施加变化的测试电压以获取第一注入区和第二注入区之间的的等效电容值。本发明在不同离子注入工艺条件下对比衡量离子掺杂浓度的变化。
Description
技术领域
本发明涉及半导体技术领域,尤其涉及一种测试结构及测试方法。
背景技术
目前工艺有一种常用的方法为晶圆可接受测试(wafer acceptance test,WAT),WAT方法是针对专门测试结构进行测试通过电参数来控制各步工艺是否正常和稳定,一般是在切割道上设置各种电参数测试结构。在目前的CMOS(Complementary Metal-Oxide-Semiconductor Transistor)结构中,阱(well)、源(source)、漏(drain)、轻掺杂漏(light-doped drain,LDD)等结构都是通过离子注入工艺实现的,而离子注入形成的结构影响着器件的电性能,如器件速度、漏电等。因此,监测离子掺杂的浓度以及浓度随注入深度的分布情况,对于调节CMOS器件的电性能是至关重要的。
发明内容
本发明的目的在于提供一种测试结构及测试方法,在不同的离子注入工艺条件下对比衡量离子掺杂浓度的变化。
为了达到上述目的,本发明提供了一种测试结构,包括:
衬底;
第一注入区,形成于所述衬底中,具有第一导电类型;
浅沟槽隔离区,形成于所述第一注入区中,所述浅沟槽隔离区包括若干浅沟槽隔离结构;
第二注入区,形成于所述第一注入区中,具有第二导电类型,所述第二注入区包括若干第二注入子单元,所述第二注入子单元位于相邻的两个所述浅沟槽隔离结构之间,所述第二注入区为待测注入区;
第三注入区,形成于所述第一注入区中,具有第一导电类型,所述第三注入区位于所述浅沟槽隔离区之外;
若干第一电连接件,位于所述衬底上并与对应的所述第二注入区电连接,若干第一电连接件作为所述测试结构的电源端;
若干第二电连接件,位于所述衬底上并与对应的所述第三注入区电连接,若干第二电连接件作为所述测试结构的接地端;
其中,通过在所述电源端和所述接地端之间施加变化的测试电压以获取第一注入区和第二注入区之间的的等效电容值。
可选的,所述浅沟槽隔离结构为横向及纵向交错分布的条状结构,并限定出呈行列分布的所述第二注入子单元。
可选的,所述浅沟槽隔离结构为横向分布的条状结构,相邻的两个所述浅沟槽隔离结构之间具有若干横向分布的所述第二注入子单元。
可选的,所述浅沟槽隔离结构为纵向分布的条状结构,相邻的两个所述浅沟槽隔离结构之间具有若干纵向分布的所述第二注入子单元。
可选的,所述第三注入区包括若干第三注入子单元,若干所述第三注入子单元沿所述浅沟槽隔离区周向均匀分布。
可选的,所述第一电连接件与所述衬底之间及所述第二电连接件与所述衬底之间均形成有金属硅化物。
可选的,所述浅沟槽隔离结构的宽度大于0.099μm。
可选的,横向相邻的两个所述浅沟槽隔离结构的间距或纵向相邻的两个所述浅沟槽隔离结构的间距均大于0.081μm。
一种测试方法,包括:
提供若干上述的测试结构,每个所述测试结构中的待测注入区的离子注入工艺条件不同;
对于每个所述测试结构,在所述测试结构的电源端上施加变化的测试电压,并将所述测试结构的接地端接地,以得到不同测试电压下的第一注入区和第二注入区之间的等效电容值;
将每个所述测试结构在不同测试电压下等效电容值进行曲线拟合,以得到对应的拟合线。
可选的,所述测试电压的频率为10KHz~1MKHz。
在本发明提供的一种测试结构及测试方法中,将第二注入区作为待测注入区,根据不同的离子注入工艺条件形成第二注入区,第二注入区与第一注入区的导电类型相反,第二注入区与第一注入区形成电容结构,通过第三注入区将第一注入区联通出去;然后第一电连接件与第二注入区电连接且第一电连接件作为测试结构的电源端,第二电连接件与第三注入区电连接且第二电连接件作为测试结构的接地端,通过在电源端和接地端之间施加变化的测试电压以获取第一注入区和第二注入区之间的的等效电容值,施加电压后第一注入区与第二注入区之间会形成耗尽层,通过变化的施加电压能够改变耗尽层的宽度,并且改变第一注入区和第二注入区之间的的等效电容值,等效电容值的变化率与耗尽层的宽度变化速度相关,而耗尽层的宽度变化速度与第二注入区的掺杂浓度相关,通过对比在不同的离子注入工艺条件下的等效电容值的变化率,能够对比衡量离子掺杂浓度的大小与变化。
附图说明
图1为本发明实施例一提供的测试结构沿AB方向的剖面示意图;
图2为本发明实施例一提供的测试结构的版图;
图3为本发明实施例二提供的测试结构的版图;
图4为本发明实施例三提供的测试结构的版图;
图5为本发明一实施例提供的测试方法的对比曲线图;
其中,附图标记为:
10-第一注入区;20-浅沟槽隔离区;21-浅沟槽隔离结构;30-第二注入区;31-第二注入子单元;32-第一电连接件;40-第三注入区40;41-第三注入子单元;42-第二电连接件;50-金属硅化物。
具体实施方式
下面将结合示意图对本发明的具体实施方式进行更详细的描述。根据下列描述,本发明的优点和特征将更清楚。需说明的是,附图均采用非常简化的形式且均使用非精准的比例,仅用以方便、明晰地辅助说明本发明实施例的目的。
实施例一
图1为本实施例提供的测试结构沿AB方向的剖面示意图,图2为本实施例提供的测试结构的版图。本实施例提供了一种测试结构,在不同的离子注入工艺条件下对比衡量离子掺杂浓度的变化,请参考图1及图2,其中包括:衬底、第一注入区10、浅沟槽隔离区20、第二注入区30、第三注入区40、若干第一电连接件32及若干第二电连接件42。
其中衬底的材质包括硅、锗、碳化硅、氮化镓或砷化镓中的一种或多种。第一注入区10形成于衬底中,具有第一导电类型;在第一注入区10中形成有浅沟槽隔离区20,浅沟槽隔离区20包括若干浅沟槽隔离结构21,浅沟槽隔离结构21的数量示实际情况而定,不作限制,浅沟槽隔离结构21的数量决定第二注入子单元31的数量。在本实施例中,若干浅沟槽隔离结构21为横向及纵向交错分布的条状结构,且限定出呈行列分布的第二注入子单元31,此排列方式主要针对垂直于衬底表面进行离子注入的情况,但不限于此种分布方式。在本实施例中,浅沟槽隔离结构的宽度大于0.099μm,横向相邻的两个浅沟槽隔离结构的间距或纵向相邻的两个浅沟槽隔离结构的间距均大于0.081μm,但不限于此宽度,示实际情况而定。
第二注入区30形成于第一注入区10中,具有第二导电类型,在本实施例中,第一注入区10的导电类型与第二注入区30的导电类型相反,若第一注入区10的导电类型为N型,则第二注入区30的导电类型为P型;若第一注入区10的导电类型为P型,则第二注入区30的导电类型为N型。第二注入区30为待测注入区,根据不同的离子注入工艺条件,在第一注入区10中根据离子注入工艺条件形成第二注入区30。第二注入区30包括若干第二注入子单元31,在本实施例中由于若干浅沟槽隔离结构21呈横向及纵向交错分布排列,所以每个第二注入子单元31均被浅沟槽隔离结构21包围且若干第二注入子单元31呈阵列排列,第二注入子单元31的数量示实际情况而定,不作限制,第二注入子单元31的数量影响第一电连接件32与第二注入子单元31的接触电阻大小。
第三注入区40形成于第一注入区10中,具有第一导电类型,与第一注入区10的导电类型相同,第三注入区40位于浅沟槽隔离区20之外,第三注入区40是为了将第一注入区10连通出去以便于后续形成第二电连接件42作为接地端。第三注入区40包括若干第三注入子单元41,若干第三注入子单元41围绕浅沟槽隔离区20,第三注入子单元41的数量示实际情况而定,不作限制,第三注入子单元41的数量影响第二电连接件42与第三注入子单元41的接触电阻大小。
若干第一电连接件32位于衬底上并与对应的第二注入区30电连接,若干第一电连接件32作为测试结构的电源端。若干第二电连接件42位于衬底上并与对应的第三注入区40电连接,若干第二电连接件42作为测试结构的接地端,通过在电源端和接地端之间施加变化的测试电压以获取第一注入区和第二注入区之间的的等效电容值。在第一电连接件32与衬底之间及第二电连接件42与衬底之间均形成有金属硅化物50。
本实施例提供的测试结构所在的区域可以为衬底中的各个区域,优选为衬底中的切割道区域。
实施例二
图3为本实施例提供的测试结构的版图,请参考图3,本实施例二与实施例一的区别在于:在本实施例中,若干浅沟槽隔离结构21为横向分布的条状结构,相邻的两个浅沟槽隔离结构21之间具有若干横向分布的第二注入子单元31,即当若干浅沟槽隔离结构21均横向排列,若干第二注入子单元31均横向排列,且每个第二注入子单元31均位于相邻的两个浅沟槽隔离结构21之间。本实施例提供的测试结构主要针对离子注入具有一定角度进行注入的情况,以监控离子注入角度对掺杂离子浓度分布的影响。
实施例三
图4为本实施例提供的测试结构的版图,请参考图4,本实施例三与实施例一的区别在于:在本实施例中,若干浅沟槽隔离结构21为纵向分布的条状结构,相邻的两个浅沟槽隔离结构21之间具有若干纵向分布的第二注入子单元31,即当若干浅沟槽隔离结构21均纵向排列,若干第二注入子单元31均纵向排列,且每个第二注入子单元31均位于相邻的两个浅沟槽隔离结构21之间。本实施例提供的测试结构主要针对离子注入具有一定角度进行注入的情况,以监控离子注入角度对掺杂离子浓度分布的影响。
本实施例还提供了一种测试方法,在不同离子注入工艺条件下对比衡量离子掺杂浓度的变化,包括:
步骤S1:提供若干上述的测试结构,每个测试结构中的待测注入区的离子注入工艺条件不同;
步骤S2:对于每个测试结构,在测试结构的电源端上施加变化的测试电压,并将测试结构的接地端接地,以得到不同测试电压下的第一注入区和第二注入区之间的等效电容值;
步骤S3:将每个测试结构在不同测试电压下等效电容值进行曲线拟合,以得到对应的拟合线。
下面对本实施例提供的离子注入测试方法进行详细的阐述。
执行步骤S1:提供若干上述的测试结构,每个测试结构中的待测注入区的离子注入工艺条件不同。
具体的,提供若干所述测试结构,每个测试结构中的待测注入区的离子注入工艺条件不同,待测注入区的离子注入工艺条件是CMOS器件形成各个区域所需的离子注入工艺条件,在形成测试结构时,根据不同的离子注入工艺条件在第一注入区中形成第二注入区作为待测注入区。
执行步骤S2:对于每个测试结构,在测试结构的电源端上施加变化的测试电压,并将测试结构的接地端接地,以得到不同测试电压下的第一注入区和第二注入区之间的等效电容值。
具体的,对于每个测试结构都具有电源端和接地端,在测试结构的电源端上施加变化的测试电压,并将测试结构的接地端接地。在本实施例中,测试电压可从0V开始逐步增长到一电源电压值,此电源电压值为CMOS器件的额定电源电压值,因此不作限制,示实际情况而定。在本实施例中,测试电压增长的步长是0.05V,测试电压的频率为10KHz~1MKHz,但不限于此步长及此频率范围。在施加变化的测试电压后,由于第一注入区和第二注入区的导电类型不同,在第一注入区和第二注入区构成等效电容结构,利用变容二极管的原理,改变施加的测试电压值,能够改变第一注入区和第二注入区之间的等效电容值,以测得不同的测试电压下第一注入区和第二注入区之间的等效电容值。在本实施例中,测试电压可以采用增长的方式进行测试,但不限于此,也可采用从一电源电压值逐步降低到0V。
执行步骤S3:将每个测试结构在不同测试电压下等效电容值进行曲线拟合,以得到对应的拟合线。
具体的,将每个测试结构在不同测试电压下等效电容值进行曲线拟合,具体是以测试电压为x变量,以每一测试电压对应的等效电容值为y变量进行曲线拟合得到对应的拟合线。由于第一注入区与第二注入区的导电类型相反,施加电压后在第一注入区与第二注入区的交界处会形成耗尽层,通过变化的施加电压能够改变耗尽层的宽度,并且改变第一注入区和第二注入区之间的的等效电容值,等效电容值的变化率与耗尽层的宽度变化速度相关,而耗尽层的宽度变化速度与第二注入区的掺杂浓度相关。即拟合线表征等效电容值的变化率,而耗尽层的宽度变化率与第二注入区的掺杂浓度相关,第二注入区的掺杂浓度越大,耗尽层的宽度变化速度越慢,电容的变化率越慢,即拟合线的斜率越小;第二注入区的掺杂浓度越小,耗尽层的宽度变化速度越快,电容的变化率越快,即拟合线的斜率越大。
从现有技术中能够得知离子浓度与电容及电压的关系式如下:
其中,N为掺杂浓度,q为电子电荷,ε为介电常数,C为电容,V为电压;从上述的公式能够得知电容及电压与掺杂浓度存在关系,而通过电容的变化率能够表征掺杂浓度。因此在本实施例中,通过对比不同的离子注入工艺条件下的等效电容值的变化率,能够对比衡量离子掺杂浓度的大小与变化。
图5为本实施例提供的测试方法的对比曲线图,请参考图5,A和B两条曲线为采用不同的离子注入工艺条件得到的电压-等效电容拟合线,从图中能够得知A的斜率大于B的斜率,即A的电容变化率大于B的电容变化率,而掺杂浓度越高,电容变化率越慢,从而得知A的掺杂浓度低于B的掺杂浓度。在实际测试中,由于离子注入深度会影响离子掺杂浓度,可以根据不同离子深度与同一个掺杂浓度形成多个测试结构,然后测试每个测试结构中不同离子深度处同一个掺杂浓度的等效电容值的变化率,将不同离子深度处同一个掺杂浓度等效电容值的变化率进行对比,能够得知在不同深度处离子浓度是否受注入深度的影响,以此衡量离子注入的浓度分布。
综上,在本发明提供的一种测试结构及测试方法中,将第二注入区作为待测注入区,根据不同的离子注入工艺条件形成第二注入区,第二注入区与第一注入区的导电类型相反,第二注入区与第一注入区形成电容结构,通过第三注入区将第一注入区联通出去;然后第一电连接件与第二注入区电连接且第一电连接件作为测试结构的电源端,第二电连接件与第三注入区电连接且第二电连接件作为测试结构的接地端,通过在电源端和接地端之间施加变化的测试电压以获取第一注入区和第二注入区之间的的等效电容值,施加电压后第一注入区与第二注入区之间会形成耗尽层,通过变化的施加电压能够改变耗尽层的宽度,并且改变第一注入区和第二注入区之间的的等效电容值,等效电容值的变化率与耗尽层的宽度变化速度相关,而耗尽层的宽度变化速度与第二注入区的掺杂浓度相关,通过对比在不同的离子注入工艺条件下的等效电容值的变化率,能够对比衡量离子掺杂浓度的大小与变化。
上述仅为本发明的优选实施例而已,并不对本发明起到任何限制作用。任何所属技术领域的技术人员,在不脱离本发明的技术方案的范围内,对本发明揭露的技术方案和技术内容做任何形式的等同替换或修改等变动,均属未脱离本发明的技术方案的内容,仍属于本发明的保护范围之内。
Claims (10)
1.一种测试结构,其特征在于,包括:
衬底;
第一注入区,形成于所述衬底中,具有第一导电类型;
浅沟槽隔离区,形成于所述第一注入区中,所述浅沟槽隔离区包括若干浅沟槽隔离结构;
第二注入区,形成于所述第一注入区中,具有第二导电类型,所述第二注入区包括若干第二注入子单元,所述第二注入子单元位于相邻的两个所述浅沟槽隔离结构之间,所述第二注入区为待测注入区;
第三注入区,形成于所述第一注入区中,具有第一导电类型,所述第三注入区位于所述浅沟槽隔离区之外;
若干第一电连接件,位于所述衬底上并与对应的所述第二注入区电连接,若干第一电连接件作为所述测试结构的电源端;
若干第二电连接件,位于所述衬底上并与对应的所述第三注入区电连接,若干第二电连接件作为所述测试结构的接地端;
其中,通过在所述电源端和所述接地端之间施加变化的测试电压以获取第一注入区和第二注入区之间的的等效电容值。
2.如权利要求1所述测试结构,其特征在于,所述浅沟槽隔离结构为横向及纵向交错分布的条状结构,并限定出呈行列分布的所述第二注入子单元。
3.如权利要求1所述测试结构,其特征在于,所述浅沟槽隔离结构为横向分布的条状结构,相邻的两个所述浅沟槽隔离结构之间具有若干横向分布的所述第二注入子单元。
4.如权利要求1所述测试结构,其特征在于,所述浅沟槽隔离结构为纵向分布的条状结构,相邻的两个所述浅沟槽隔离结构之间具有若干纵向分布的所述第二注入子单元。
5.如权利要求1所述测试结构,其特征在于,所述第三注入区包括若干第三注入子单元,若干所述第三注入子单元沿所述浅沟槽隔离区周向均匀分布。
6.如权利要求1所述测试结构,其特征在于,所述第一电连接件与所述衬底之间及所述第二电连接件与所述衬底之间均形成有金属硅化物。
7.如权利要求2~4中任一所述测试结构,其特征在于,所述浅沟槽隔离结构的宽度大于0.099μm。
8.如权利要求7所述测试结构,其特征在于,横向相邻的两个所述浅沟槽隔离结构的间距或纵向相邻的两个所述浅沟槽隔离结构的间距均大于0.081μm。
9.一种测试方法,其特征在于,包括:
提供若干如权利要求1-8中任一项所述的测试结构,每个所述测试结构中的待测注入区的离子注入工艺条件不同;
对于每个所述测试结构,在所述测试结构的电源端上施加变化的测试电压,并将所述测试结构的接地端接地,以得到不同测试电压下的第一注入区和第二注入区之间的等效电容值;
将每个所述测试结构在不同测试电压下等效电容值进行曲线拟合,以得到对应的拟合线。
10.如权利要求9所述离子注入测试方法,其特征在于,所述测试电压的频率为10KHz~1MKHz。
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Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004146440A (ja) * | 2002-10-22 | 2004-05-20 | Nec Electronics Corp | 静電保護回路及び半導体装置 |
US20050012155A1 (en) * | 2003-07-17 | 2005-01-20 | Industrial Technology Research Institute | Turn-on-efficient bipolar structures with deep N-well for on-chip ESD protection |
CN102306644A (zh) * | 2011-08-29 | 2012-01-04 | 上海宏力半导体制造有限公司 | Soi型mos晶体管的测试结构及其的形成方法 |
KR20120129682A (ko) * | 2011-05-20 | 2012-11-28 | 삼성전자주식회사 | 반도체 장치 |
CN105810665A (zh) * | 2016-05-11 | 2016-07-27 | 上海华虹宏力半导体制造有限公司 | Mos电容器泄漏检测测试结构以及mos电容器泄漏检测方法 |
CN111883528A (zh) * | 2020-08-31 | 2020-11-03 | 上海华虹宏力半导体制造有限公司 | 静电保护ggnmos结构 |
CN112103333A (zh) * | 2020-11-19 | 2020-12-18 | 晶芯成(北京)科技有限公司 | 半导体结构及其制造方法 |
-
2021
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Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004146440A (ja) * | 2002-10-22 | 2004-05-20 | Nec Electronics Corp | 静電保護回路及び半導体装置 |
US20050012155A1 (en) * | 2003-07-17 | 2005-01-20 | Industrial Technology Research Institute | Turn-on-efficient bipolar structures with deep N-well for on-chip ESD protection |
KR20120129682A (ko) * | 2011-05-20 | 2012-11-28 | 삼성전자주식회사 | 반도체 장치 |
CN102306644A (zh) * | 2011-08-29 | 2012-01-04 | 上海宏力半导体制造有限公司 | Soi型mos晶体管的测试结构及其的形成方法 |
CN105810665A (zh) * | 2016-05-11 | 2016-07-27 | 上海华虹宏力半导体制造有限公司 | Mos电容器泄漏检测测试结构以及mos电容器泄漏检测方法 |
CN111883528A (zh) * | 2020-08-31 | 2020-11-03 | 上海华虹宏力半导体制造有限公司 | 静电保护ggnmos结构 |
CN112103333A (zh) * | 2020-11-19 | 2020-12-18 | 晶芯成(北京)科技有限公司 | 半导体结构及其制造方法 |
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