CN112490216B - 用于表征pn结耗尽区特征的wat测试结构和方法 - Google Patents

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Abstract

本发明公开了一种用于表征PN结耗尽区特征的WAT测试结构及方法，所述测试结构的有源区中形成有N阱，所述N阱的周围形成有浅槽隔离结构，在所述N阱的上方形成有多个不同宽度的栅极结构，所述栅极结构均由栅氧化层、栅极导电材料层和侧墙组成，所述有源区内还形成有位于各栅极结构一侧的PLDD区域，所述PLDD区域和所述N阱形成PN结，所述PN结的交界面呈台阶状并在所述栅极结构下方形成耗尽区；所述N阱的一端引出为量测端，另一端引出为接地端，所述PLDD区域引出为偏压端。本发明通过上述新型的WAT测试结构及测试方法可以计算出PN结的耗尽区宽度、不同宽度的夹断电压以及评估不同IMP注入方向和角度下的掺杂情况。

Description

用于表征PN结耗尽区特征的WAT测试结构和方法
技术领域
本发明与半导体集成电路测试技术有关，具体涉及用于表征PN结耗尽区特征的WAT测试结构和方法。
背景技术
在一块本征半导体中掺进不同的杂质，使一部分为P型半导体，另一部分为N型半导体，那么在P型半导体与N型半导体的交界处就会形成一个具有特殊电学性能的过渡区域，这个过渡区域被称为PN结。在PN结中，由于P区和N区两区多数载流子浓度的差异，引起多子由浓度高的地方向浓度低的地方扩散。随着扩散运动的进行，在P区和N区的交界处，P区一侧出现一层带负电的粒子区(这是不能移动的电荷)，N区一侧出现一层带正电的粒子区。电子和空穴相遇时，将发生复合而消失，于是形成空间电荷区。在空间电荷区，形成内建电场，促使少子漂移并阻止多子扩散，由于缺少多子，所以也称之为耗尽区，如图1所示。
PN结具有单向导电性。PN结正向导通时，如图2所示，P区接正压，N区接负压，内建电场被削弱，多子的扩散加强，此时形成较大的正向扩散电流，耗尽区的宽度随着电压的增加而减小，而当PN结反向偏置时，如图3所示，P区接负压，N区接正压，内建电场被加强，多子的扩散受到抑制，少子的漂移被加强，此时少子数量有限，形成极小的反向电流，耗尽区的宽度随着电压的增加而增大。
耗尽区的宽度与掺杂浓度相关，掺杂浓度越高，耗尽区宽度越窄，而掺杂浓度与离子注入(Implant)的作业条件息息相关，例如IMP能量、剂量、角度、晶格排列等因素，因此实际生产中无法精确计算某一深度的掺杂浓度，这就造成PN结的耗尽区的宽度难以表征和评估。
发明内容
本发明要解决的技术问题是提供一种用于表征PN结耗尽区特征的WAT测试结构和方法，可以解决现有技术中无法准确地评估PN结耗尽区的宽度以及离子注入情况的问题。
为解决上述技术问题，本发明提供的用于表征PN结耗尽区特征的WAT测试结构，所述测试结构的有源区中形成有N阱，所述N阱的周围形成有浅槽隔离结构，在所述N阱的上方形成有多个不同宽度的栅极结构，所述栅极结构均由栅氧化层、栅极导电材料层和侧墙组成，所述有源区内还形成有位于各栅极结构一侧的PLDD区域，所述PLDD区域和所述N阱形成PN结，所述PN结的交界面呈台阶状并在所述栅极结构下方形成耗尽区；所述N阱的一端引出为量测端，另一端引出为接地端，所述PLDD区域引出为偏压端。
为了解决上述技术问题，本发明提供的用于表征PN结耗尽区特征的WAT测试方法，其中：
所述测试结构的有源区中形成有N阱，所述N阱的周围形成有浅槽隔离结构，在所述N阱的上方形成有多个不同宽度的栅极结构，所述栅极结构均由栅氧化层、栅极导电材料层和侧墙组成，所述有源区内还形成有位于各栅极结构一侧的PLDD区域，所述PLDD区域和所述N阱形成PN结，所述PN结的交界处呈台阶状并在所述栅极结构下方形成耗尽区；所述N阱的一端引出为量测端，另一端引出为接地端，所述PLDD区域引出为偏压端；
使所述接地端接0V，在所述量测端施加设定电压，在所述偏压端施加反偏电压0V～-Vdd V，控制反偏电压逐渐增加，使得所述栅极结构下方的各台阶状交界处的耗尽区按照所述栅极结构的宽度由小到大的顺序依次扩大至接触到所述浅槽隔离结构的边缘达到夹断状态，得到不同宽度的所述栅极结构下方的各耗尽区达到夹断状态所需的夹断电压，利用所述夹断电压计算表征所述PN结耗尽区的特征。
进一步的，表征所述PN结耗尽区的所述特征为所述PLDD区域在所述栅极结构下方的横向扩散宽度。
为了解决上述技术问题，本发明还提供一种用于表征PN结耗尽区特征的WAT测试结构，由上测试结构、下测试结构、左测试结构、右测试结构四个相同的单测试结构并联而成，所述四个单测试结构分别用于检测自身所在方向上的离子注入情况；
每个所述单测试结构的有源区中形成有N阱，所述N阱的周围形成有浅槽隔离结构，在所述N阱的上方形成有多个不同宽度的栅极结构，所述栅极结构均由栅氧化层、栅极导电材料层和侧墙组成，所述有源区内还形成有位于各栅极结构一侧的PLDD区域，所述PLDD区域和所述N阱形成PN结，所述PN结的交界面呈台阶状并在所述栅极结构下方形成耗尽区；所述N阱的一端引出为量测端，另一端引出为接地端，所述PLDD区域引出为偏压端；
四个单测试结构的偏压端共接为一端并与一个测试焊垫连接，四个单测试结构的接地端共接为一端并与一个测试焊垫连接，每个单测试结构的量测端各接一个测试焊垫。
进一步的，以每个单测试结构自身所在方向上的离子注入方向为基准，所述上测试结构中最小宽度的栅极结构位于所述上测试结构的最左侧，所述下测试结构中最小宽度的栅极结构位于所述下测试结构的最右侧，所述左测试结构中最小宽度的栅极结构位于所述左测试结构的最左侧，所述右测试结构中最小宽度的栅极结构位于所述右测试结构的最右侧。
为了解决上述技术问题，本发明还提供一种用于表征PN结耗尽区特征的WAT测试方法，其中：
离子注入工艺分为四次晶圆回转作业，每次转动90度，每次注入的剂量为总剂量的四分之一；
采用由上测试结构、下测试结构、左测试结构、右测试结构四个相同的单测试结构并联而成的WAT测试结构，所述四个单测试结构分别用于检测自身所在方向上的离子注入情况；
每个所述单测试结构的有源区中形成有N阱，所述N阱的周围形成有浅槽隔离结构，在所述N阱的上方形成有多个不同宽度的栅极结构，所述栅极结构均由栅氧化层、栅极导电材料层和侧墙组成，所述有源区内还形成有位于各栅极结构一侧的PLDD区域，所述PLDD区域和所述N阱形成PN结，所述PN结的交界面呈台阶状并在所述栅极结构下方形成耗尽区；所述N阱的一端引出为偏压端，另一端引出为接地端，所述PLDD区域引出为偏压端；
四个单测试结构的偏压端共接为一端并与一个测试焊垫连接，四个单测试结构的接地端共接为一端并与一个测试焊垫连接，每个单测试结构的量测端各接一个测试焊垫；
使四个单测试结构的接地端接0V，并在每个单测试结构的量测端施加相同的设定电压；
在四个单测试结构的偏压端施加反偏电压0V～-Vdd V，检测每个单测试结构的量测端的导通电流，利用四个单测试结构的所述偏压端的反偏电压和所述量测端的导通电流之间的对应关系计算表征所述PN结耗尽区的特征以及对各个方向的离子注入进行评估。
进一步的，根据各个单测试结构的所述偏压端的反偏电压和所述量测端的导通电流之间的对应关系绘制导通电流-反偏电压曲线，每条导通电流-反偏电压曲线分别对应一个离子注入方向的离子注入情况。
进一步的，根据各个单测试结构的所述偏压端的反偏电压和所述量测端的导通电流之间的对应关系绘制导通电流-反偏电压曲线，先计算单位电压下耗尽区的扩展宽度，再计算导通电流每次发生跳变时对应的耗尽区扩散宽度，最后计算所述PLDD区域在所述栅极结构下方的横向扩散宽度。
进一步的，所述PLDD区域在栅极结构下方的横向扩散宽度等于所述PLDD区域和所述N阱形成的PN结的各台阶状交界处与浅槽隔离结构边缘之间的距离和各台阶状交界处的耗尽区扩大接触到所述浅槽隔离结构的边缘使导通电流发生跳变时对应的各耗尽区扩散宽度的差值。
进一步的，通过四条导通电流-反偏电压曲线的对比判断离子注入情况有偏差的离子注入方向。
本发明取得的有益效果在于：
第一，本发明的测试结构中N阱和PLDD区域的交界处呈台阶状，在载流子的扩散运动下形成PN结的耗尽区，当PLDD区域施加负压时PN结处于反偏状态，随着反偏电压的增加，PN结的耗尽区扩大直至第一个台阶状交界处(栅极结构宽度最窄)的耗尽区接触到浅槽隔离结构(STI)/有源区(AA)的边缘达到夹断，此时电流通路变窄，导通电流变小，以此类推，继续增加反偏电压，直至所有的台阶状交界处的耗尽区都接触到浅槽隔离结构(STI)/有源区(AA)的边缘达到夹断，因此在PLDD区域施加反偏电压，通过N阱引出的量测端检测导通电流，从而可以根据夹断电压计算表征PN结耗尽区的特征；
第二，本发明根据离子注入工艺的实际作业方式在四个离子注入方向上均设置一个单测试结构，用于衡量四个离子注入方向上的离子注入情况，从而形成四个单测试结构的接地端共接、偏压端共接、量测端分开的并联测试结构，在量测端施加设定电压，在偏压端施加逐渐增大的反偏电压，从而得到四个量测端的导通电流与偏压端施加的反偏电压的对应关系，进一步结合测试结构的设计尺寸(各台阶状交界处的高度)可以得到PLDD区域在栅极结构下方的横向扩散宽度以及各个方向的离子注入情况。
附图说明
图1为PN结及耗尽区的示意图；
图2为PN结正向导通的示意图；
图3为PN结反向偏置的示意图；
图4为本发明实施例一的WAT测试结构的平面示意图；
图5为图4所示的WAT测试结构沿A-A的纵剖面图；
图6为图4所示的WAT测试结构中第一个台阶状交界处的耗尽区夹断的示意图；
图7为图6所示的WAT测试结构沿A-A的纵剖面图；
图8为利用图4所示的WAT测试结构得到的导通电流的一阶导数-反偏电压曲线图；
图9为本发明实施例二的WAT测试结构的平面示意图；
图10为每个单测试结构的设计尺寸图；
图11为利用图9所示的WAT测试结构得到的各量测端的导通电流与偏压端的反偏电压的I-V曲线图。
具体实施方式
下面结合附图通过特定的具体实施例说明本发明的实施方式，本领域技术人员可以由本说明书所揭示的内容轻易地了解本发明的其它优点与功效。在以下描述中阐述了具体细节以便于充分理解本发明，但是本发明亦可通过其它不同的具体实施例加以施行或应用，本说明书中的各项细节亦可基于不同观点与应用，本领域技术人员在不背离本发明的精神下可以进行各种类似推广和替换。
还应当理解的是，除非特别说明或者指出，否则说明书中的术语“上”、“下”、“左”、“右”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。
实施例一
本发明实施例的用于表征PN结耗尽区特征的WAT测试结构，如图4、图5所示，所述测试结构的有源区(AA)中形成有N阱100，所述N阱100的周围形成有浅槽隔离结构(STI)104，在所述N阱100的上方形成有多个不同宽度的栅极结构102，所述栅极结构均由栅氧化层、栅极导电材料层和侧墙组成，所述有源区内还形成有位于各栅极结构102一侧的PLDD区域106，所述PLDD区域106和所述N阱100形成PN结，所述PN结的交界面呈台阶状并在所述栅极结构102下方形成耗尽区；所述N阱100的一端引出为量测端，另一端引出为接地端，所述PLDD区域106引出为偏压端。
基于上述WAT测试结构的本发明实施例的WAT测试方法中，使所述接地端接0V，在所述量测端施加设定电压，在所述偏压端施加反偏电压0V～-Vdd V，控制反偏电压逐渐增加，使得所述栅极结构102下方的各台阶状交界处的耗尽区按照所述栅极结构102的宽度由小到大(如图4所示，第一个台阶即栅极结构宽度最小处)的顺序依次扩大至接触到所述浅槽隔离结构STI/有源区AA的边缘达到夹断状态，得到不同宽度的所述栅极结构下方的各耗尽区达到夹断状态所需的夹断电压，利用所述夹断电压计算表征所述PN结耗尽区的特征。
在本实施例中，N阱100的一端(量测端)加电压(如0.1伏)，另一端接地，从而形成电势差，电流在N阱中流动。PLDD区域引出的偏压端施加反偏电压，所述PN结处于反向偏置状态，在反偏电压未增加前，所述PLDD区域和所述N阱已经形成一定宽度的PN结耗尽区，随着偏压端的反偏电压的增加，PN结的耗尽区扩大，如图6、图7所示，直至第一个台阶状交界处的耗尽区接触到STI边缘，达到夹断状态，此时电流通路变窄，导通电流发生跳变有一个瞬间变小，以此类推，反偏电压继续增加，PN结的耗尽区继续扩大，直到第N个台阶状交界处的耗尽区夹断。因此，在所述PLDD区域的偏压端施加反偏电压，可以得到导通电流的一阶导数dI/dV，根据所述导通电流的一阶导数与所述偏压端的反偏电压的关系可以得到导通电流的一阶导数与反偏电压的曲线，如图8所示，由该曲线可知，峰值为不同宽度的夹断电压，根据所述夹断电压可以计算表征PN结耗尽区的特征，例如PLDD区域在栅极结构下方的横向扩散宽度。
实施例二
本发明实施例的用于表征PN结耗尽区特征的WAT测试结构，如图9所示，由上测试结构、下测试结构、左测试结构、右测试结构四个相同的单测试结构并联而成，所述四个单测试结构分别用于检测自身所在方向上的离子注入情况；
每个所述单测试结构的有源区中形成有N阱100，所述N阱100的周围形成有浅槽隔离结构(STI)104，在所述N阱100的上方形成有多个不同宽度的栅极结构102，所述栅极结构均由栅氧化层、栅极导电材料层和侧墙组成，所述有源区内还形成有位于各栅极结构102一侧的PLDD区域106，所述PLDD区域106和所述N阱100形成PN结，所述PN结的交界面呈台阶状并在所述栅极结构102下方形成耗尽区；所述N阱100的一端引出为量测端，另一端引出为接地端，所述PLDD区域106引出为偏压端；
四个单测试结构的偏压端共接为一端并与一个测试焊垫(WAT PAD)连接，四个单测试结构的接地端共接为一端并与一个测试焊垫连接，每个单测试结构的量测端各接一个测试焊垫。
在晶圆的实际离子注入过程中，由于大的倾角注入会使晶圆产生较大的阴影效应(由于栅极结构的阴影效应，在栅极结构的不同方向进行离子注入，实际在晶圆上的离子注入剂量会有所不同)，因此为了避免阴影效应对离子注入的影响，离子注入一般会分为四次晶圆回转进行作业，每次扭角转动90度，每次注入的剂量为总剂量的四分之一。而在实际生产中，四次不同方向上的注入剂量也会有所不同，本实施例采用四个单测试结构，每个单测试结构用来监控一个方向上的离子注入情况，如图9所示，每个单测试结构监控的方向为其结构中的PLDD区域所在的一侧的离子注入情况，因此，以每个单测试结构自身所在方向上的离子注入方向为基准，所述上测试结构中最小宽度的栅极结构(定义为PN结的第一个台阶状交界处)位于所述上测试结构的最左侧，所述下测试结构中最小宽度的栅极结构位于所述下测试结构的最右侧，所述左测试结构中最小宽度的栅极结构位于所述左测试结构的最左侧，所述右测试结构中最小宽度的栅极结构位于所述右测试结构的最右侧。
如图9所示，本实施例的WAT测试结构(Test Key)采用四个单测试结构并联，偏压端共接，量测端分开分别对应上下左右四个方向。具体的，该测试结构为六端器件，其中四个单测试结构的PIN1端共接为一端接一个WAT PAD，量测端PIN2-1、PIN2-2、PIN2-3、PIN2-4各为一端接四个WAT PAD，四个单测试结构的GND端共接为一端接一个WAT PAD。
基于上述WAT测试结构的WAT测试方法中，离子注入工艺分为四次晶圆回转作业，每次转动90度，每次注入的剂量为总剂量的四分之一；采用由上测试结构、下测试结构、左测试结构、右测试结构四个相同的单测试结构并联而成的WAT测试结构，所述四个单测试结构分别用于检测自身所在方向上的离子注入情况；
四个单测试结构的偏压端共接为一端并与一个测试焊垫连接，四个单测试结构的接地端共接为一端并与一个测试焊垫连接，每个单测试结构的量测端各接一个测试焊垫；
使四个单测试结构的接地端GND接0V，并在每个单测试结构的量测端PIN2-1、PIN2-2、PIN2-3、PIN2-4施加相同的设定电压(如0.1V)；在四个单测试结构的偏压端PIN1施加反偏电压0V～-Vdd V，检测每个单测试结构的量测端PIN2-1、PIN2-2、PIN2-3、PIN2-4的导通电流I，利用四个单测试结构的所述偏压端的反偏电压和所述量测端的导通电流之间的对应关系计算表征所述PN结耗尽区的特征以及对各个方向的离子注入进行评估。
根据各个单测试结构的所述偏压端的反偏电压和所述量测端的导通电流之间的对应关系绘制导通电流-反偏电压曲线(即I-V曲线)，每条导通电流-反偏电压曲线分别对应一个离子注入方向的离子注入情况。
如图10所示，为每个单测试结构的设计尺寸图，其中A为周围浅槽隔离结构的宽度，B为有源区的宽度，C为栅极结构的宽度，由于是台阶状，所以不同台阶处的栅极结构的宽度不同，D为各个台阶横向的宽度，E为有源区与STI区的重叠区域的宽度，F为横向两条STI的间隔距离，G为在横向方向上宽度最大的栅极结构的左侧与最后一个台阶的右侧之间的距离，H为在纵向方向上栅极结构的上边缘与PLDD区域下边缘的距离。
在本实施例中，测试结构的具体尺寸如表1所示，该具体尺寸仅作为示例，本发明并不局限于下述尺寸。其中，各个台阶的高度设定为固定值0.01μm，各个台阶的横向的宽度设定为固定值0.5μm。
表1测试结构的设计尺寸
实际测试结构中P-IMP为PLDD区域，N-IMP为N阱，图11所示为本实施例的四个量测端输出的I-V曲线，四条曲线分别对应IMP旋转四次各个方向的I-V曲线。根据各个单测试结构的所述偏压端的反偏电压和所述量测端的导通电流之间的对应关系绘制导通电流-反偏电压曲线，先计算单位电压下耗尽区的扩展宽度，再计算导通电流每次发生跳变时对应的耗尽区扩散宽度，最后计算所述PLDD区域在所述栅极结构下方的横向扩散宽度。
所述PLDD区域在栅极结构下方的横向扩散宽度等于所述PLDD区域和所述N阱形成的PN结的各台阶状交界处与浅槽隔离结构边缘之间的距离和各台阶状交界处的耗尽区扩大接触到所述浅槽隔离结构的边缘使导通电流发生跳变时对应的各耗尽区扩散宽度的差值。
在本实施例的具体应用中，利用本实施例的WAT测试结构和测试方法得到四条I-V曲线，如图11所示。由图11可知，量测端采集的导通电流随着反偏电压的增加而降低，这表明PN结耗尽区随着反偏电压的增加而扩大加宽。导通电流逐渐线性降低，而且从下测试结构的量测端PIN2-3、左测试结构的量测端PIN2-4以及右测试结构的量测端PIN2-2所对应的三条I-V曲线可以看出，这三个方向的导通电流在相同的六个反偏电压处(0.1V、0.3V、0.5V、0.7V、0.85V、1.05V)会发生轻微跳变，导通电流发生跳变时的反偏电压即为夹断电压，由此可以计算得到单位电压下耗尽区的扩展宽度为：Δd/ΔV＝0.01μm*5/(1.05V-0.1V)＝53nm/V。
在导通电流发生第一次跳变(即第一个跳变点对应的夹断电压0.1V)时，耗尽区扩展的宽度为0.1V*53nm/V＝5.3nm，此时第一个台阶状交界处的耗尽区扩展到STI/AA边缘，由此可以推测出此处的PLDD区域在栅极结构下方的横向扩散宽度等于第一个台阶状交界处和STI边缘之间的距离与该跳变点下耗尽区扩展的宽度的差值。根据表1所示的WAT测试结构的具体设计尺寸可知，PN结交界处(即第一个台阶处)距STI边缘的距离为C1-E＝20nm，由此可推测出PLDD区域在栅极结构下方横向扩散宽度为20nm-5.3nm＝14.7nm。上述实施例中列举的夹断电压仅用于说明利用WAT测试结构获得的数据计算表征PN结耗尽区的特征的计算方式，并不对夹断电压的具体数值进行限定。
此外，通过四条导通电流-反偏电压曲线的对比，还可以判断离子注入情况有偏差的离子注入方向。具体的，如图11所示，四个方向的I-V曲线不重合，且最上方的I-V曲线离群(对应的是上测试结构)，电流发生跳变的位置与其他曲线差异较大，由此可以推测该方向的离子注入与其他方向的离子注入有较大偏差。
综上所述，利用本实施例的WAT测试结构中的单独的单测试结构可以计算PN结耗尽区的特征，而同时利用四个单测试结构则可以对四个方向上不同IMP注入方向和角度下的掺杂情况。
以上通过具体实施例对本发明进行了详细的说明，该实施例仅仅是本发明的较佳实施例，本发明并不局限于上述实施方式。在不脱离本发明原理的情况下，本领域的技术人员做出的等效置换和改进，均应视为在本发明所保护的技术范畴内。

Claims (9)

1.一种用于表征PN结耗尽区特征的WAT测试结构，其特征在于，表征所述PN结耗尽区的所述特征为PLDD区域在栅极结构下方的横向扩散宽度，所述测试结构的有源区中形成有N阱，所述N阱的周围形成有浅槽隔离结构，在所述N阱的上方形成有多个不同宽度的栅极结构，所述栅极结构均由栅氧化层、栅极导电材料层和侧墙组成，所述有源区内还形成有位于各栅极结构一侧的PLDD区域，所述PLDD区域和所述N阱形成PN结，所述PN结的交界面呈台阶状并在所述栅极结构下方形成耗尽区；所述N阱的一端引出为量测端，另一端引出为接地端，所述PLDD区域引出为偏压端。
2.一种采用权利要求1所述的用于表征PN结耗尽区特征的WAT测试结构的WAT测试方法，其特征在于，
所述测试结构的有源区中形成有N阱，所述N阱的周围形成有浅槽隔离结构，在所述N阱的上方形成有多个不同宽度的栅极结构，所述栅极结构均由栅氧化层、栅极导电材料层和侧墙组成，所述有源区内还形成有位于各栅极结构一侧的PLDD区域，所述PLDD区域和所述N阱形成PN结，所述PN结的交界处呈台阶状并在所述栅极结构下方形成耗尽区；所述N阱的一端引出为量测端，另一端引出为接地端，所述PLDD区域引出为偏压端；
所述接地端接0V，在所述量测端施加设定电压，在所述偏压端施加反偏电压0V ~ -VddV，控制反偏电压逐渐增加，使得所述栅极结构下方的各台阶状交界处的耗尽区逐渐扩展,按照所述栅极结构的宽度由小到大的顺序依次扩展至接触到所述浅槽隔离结构的边缘达到夹断状态，得到不同宽度的所述栅极结构下方的各耗尽区达到夹断状态所需的夹断电压，利用所述夹断电压计算表征所述PN结耗尽区的特征。
3.一种用于表征PN结耗尽区特征的WAT测试结构，其特征在于，表征所述PN结耗尽区的所述特征为所述PLDD区域在栅极结构下方的横向扩散宽度，所述测试结构由上测试结构、下测试结构、左测试结构、右测试结构四个相同的单测试结构并联而成，所述四个单测试结构分别用于检测自身所在方向上的离子注入情况；
每个所述单测试结构的有源区中形成有N阱，所述N阱的周围形成有浅槽隔离结构，在所述N阱的上方形成有多个不同宽度的栅极结构，所述栅极结构均由栅氧化层、栅极导电材料层和侧墙组成，所述有源区内还形成有位于各栅极结构一侧的PLDD区域，所述PLDD区域和所述N阱形成PN结，所述PN结的交界面呈台阶状并在所述栅极结构下方形成耗尽区；所述N阱的一端引出为量测端，另一端引出为接地端，所述PLDD区域引出为偏压端；
四个单测试结构的偏压端共接为一端并与一个测试焊垫连接，四个单测试结构的接地端共接为一端并与一个测试焊垫连接，每个单测试结构的量测端各接一个测试焊垫。
4.根据权利要求3所述的用于表征PN结耗尽区特征的WAT测试结构，其特征在于，以每个单测试结构自身所在方向上的离子注入方向为基准，所述上测试结构中最小宽度的栅极结构位于所述上测试结构的最左侧，所述下测试结构中最小宽度的栅极结构位于所述下测试结构的最右侧，所述左测试结构中最小宽度的栅极结构位于所述左测试结构的最左侧，所述右测试结构中最小宽度的栅极结构位于所述右测试结构的最右侧。
5.一种采用权利要求3所述的用于表征PN结耗尽区特征的WAT测试结构的WAT测试方法，其特征在于，
离子注入工艺分为四次晶圆回转作业，每次转动90度，每次注入的剂量为总剂量的四分之一；
采用由上测试结构、下测试结构、左测试结构、右测试结构四个相同的单测试结构并联而成的WAT测试结构，所述四个单测试结构分别用于检测自身所在方向上的离子注入情况；
每个所述单测试结构的有源区中形成有N阱，所述N阱的周围形成有浅槽隔离结构，在所述N阱的上方形成有多个不同宽度的栅极结构，所述栅极结构均由栅氧化层、栅极导电材料层和侧墙组成，所述有源区内还形成有位于各栅极结构一侧的PLDD区域，所述PLDD区域和所述N阱形成PN结，所述PN结的交界面呈台阶状并在所述栅极结构下方形成耗尽区；所述N阱的一端引出为偏压端，另一端引出为接地端，所述PLDD区域引出为偏压端；
四个单测试结构的偏压端共接为一端并与一个测试焊垫连接，四个单测试结构的接地端共接为一端并与一个测试焊垫连接，每个单测试结构的量测端各接一个测试焊垫；
使四个单测试结构的接地端接0V，并在每个单测试结构的量测端施加相同的设定电压；
在四个单测试结构的偏压端施加反偏电压0V~-Vdd V，检测每个单测试结构的量测端的导通电流，利用四个单测试结构的所述偏压端的反偏电压和所述量测端的导通电流之间的对应关系计算表征所述PN结耗尽区的特征以及对各个方向的离子注入进行评估。
6.根据权利要求5所述的用于表征PN结耗尽区特征的WAT测试方法，其特征在于，根据各个单测试结构的所述偏压端的反偏电压和所述量测端的导通电流之间的对应关系绘制导通电流-反偏电压曲线，每条导通电流-反偏电压曲线分别对应一个离子注入方向的离子注入情况。
7.根据权利要求6所述的用于表征PN结耗尽区特征的WAT测试方法，其特征在于，根据各个单测试结构的所述偏压端的反偏电压和所述量测端的导通电流之间的对应关系绘制导通电流-反偏电压曲线，先计算单位电压下耗尽区的扩展宽度，再计算导通电流每次发生跳变时对应的耗尽区扩散宽度，最后计算所述PLDD区域在所述栅极结构下方的横向扩散宽度。
8.根据权利要求7所述的用于表征PN结耗尽区特征的WAT测试方法，其特征在于，所述PLDD区域在栅极结构下方的横向扩散宽度等于所述PLDD区域和所述N阱形成的PN结的各台阶状交界处与浅槽隔离结构边缘之间的距离和各台阶状交界处的耗尽区扩大接触到所述浅槽隔离结构的边缘使导通电流发生跳变时对应的各耗尽区扩散宽度的差值。
9.根据权利要求6所述的用于表征PN结耗尽区特征的WAT测试方法，其特征在于，通过四条导通电流-反偏电压曲线的对比判断离子注入情况有偏差的离子注入方向。
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Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11126815A (ja) * 1997-08-21 1999-05-11 Sharp Corp 不揮発性メモリ、該メモリをテストする方法及び記録媒体
CN103515240A (zh) * 2012-06-28 2014-01-15 中芯国际集成电路制造(上海)有限公司 一种横向扩散场效应晶体管结构和制作方法
JP2014038976A (ja) * 2012-08-20 2014-02-27 Seiko Epson Corp 評価方法、半導体装置、電気光学装置、及び電子機器
CN204088304U (zh) * 2014-09-22 2015-01-07 中芯国际集成电路制造(北京)有限公司 半导体测试结构
CN204155927U (zh) * 2014-10-21 2015-02-11 中芯国际集成电路制造(北京)有限公司 离子注入掺杂扩散的测试结构
CN111244154A (zh) * 2020-01-17 2020-06-05 上海华力集成电路制造有限公司 Pmos器件及其制造方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102006011660A1 (de) * 2006-03-12 2007-09-13 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Verfahren zur Ermittlung einer Dotierungsdichte in einer Halbleiterprobe

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11126815A (ja) * 1997-08-21 1999-05-11 Sharp Corp 不揮発性メモリ、該メモリをテストする方法及び記録媒体
CN103515240A (zh) * 2012-06-28 2014-01-15 中芯国际集成电路制造(上海)有限公司 一种横向扩散场效应晶体管结构和制作方法
JP2014038976A (ja) * 2012-08-20 2014-02-27 Seiko Epson Corp 評価方法、半導体装置、電気光学装置、及び電子機器
CN204088304U (zh) * 2014-09-22 2015-01-07 中芯国际集成电路制造(北京)有限公司 半导体测试结构
CN204155927U (zh) * 2014-10-21 2015-02-11 中芯国际集成电路制造(北京)有限公司 离子注入掺杂扩散的测试结构
CN111244154A (zh) * 2020-01-17 2020-06-05 上海华力集成电路制造有限公司 Pmos器件及其制造方法

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