CN112865773B - 具有栅极保护二极管的mos晶体管 - Google Patents

Abstract

本发明公开了一种具有栅极保护二极管的MOS晶体管，MOS晶体管的导电沟道的载流子类型为第一导电类型，栅极保护二极管的第二导电类型掺杂区和MOS晶体管的源区连接，栅极保护二极管的第一导电类型掺杂区和MOS晶体管的栅极结构之间通过第一开关连接；当MOS晶体管的栅源电压使MOS晶体管导通时，第一开关也导通，栅极保护二极管为MOS晶体管的栅极结构的等离子体电荷提供泄放路径；当MOS晶体管的栅源电压使MOS晶体管截止时，第一开关防止栅极保护二极管产生正偏。本发明能防止栅极保护二极管产生正偏，从能消除在CMOS制造过程中的等离子体损伤带来的等离子体电荷在栅极结构中的积累的同时能精确测量GIDL和栅极漏电流，能提高SPICE模型精确性。

Description

具有栅极保护二极管的MOS晶体管

技术领域

本发明涉及一种半导体集成电路，特别是涉及一种具有栅极保护二极管的MOS晶体管。

背景技术

在CMOS工艺中，等离子体增强化学气相沉积(PECVD)、反应离子刻蚀(RIE)等需要采用等离子体(plasma)的工艺中产生的等离子体会在制造MOS器件过程中留在栅极结构如栅极结构的多晶硅栅上。多晶硅栅上残留的等离子体电荷会影响器件的性能，现有技术中往往采用栅极保护二极管来消除等离子体损伤带来的等离子体电荷。通过栅极保护二极管提供一条供等离子体电荷泄放通路。如图1所示，是现有具有栅极保护二极管的MOS晶体管的电路图；以MOS晶体管为NMOS为例，包括：

NMOS101，包括源区、漏区和栅极结构；源区和漏区都为N型掺杂区且分别会通过金属互连结构连接到由金属层组成的源极和漏极；栅极结构通常由栅介质层如栅氧化层和多晶硅栅叠加而成，多晶硅栅最会会通过金属互连结构连接到由金属层组成的栅极。NMOS101在电路中的连接结构为源极接地GND，漏极接电源电压Vdd。

栅极保护二极管102，包括由N型掺杂区和P型掺杂区组成的PN结，P型掺杂区为正电极掺杂区并会连接正电极，N型掺杂区为负电极掺杂区并会连接负电极。图1中，栅极保护二极管102的正电极接地，负电极连接NMOS101的栅极。

由图1所示可知，栅极保护二极管102会提供一条标记103所示的箭头线对应的等离子体电荷泄放通路。

但是，栅极保护二极管102虽然在NMOS101正常导通时为反偏，从而不会导通；但是NMOS101有时也需要在截止时进行漏电测试，例如栅引导漏极泄露电流(gate induceddrain leakage，GIDL)和栅极漏电流(Igate)的测试。这时，NMOS101的栅源电压会为负值，而栅极保护二极管102的正负电极电压等于栅源电压，栅源电压为负值时会使栅极保护二极管102产生正偏，正偏会使栅极保护二极管102导通，从而会影响NMOS101的测试电流。如图2A所示，是图1所示的现有MOS晶体管的GIDL漏电测试曲线；标记104对应的区域内，栅源电压即Vgs达-0.6V以下即绝对值大于0.6V，这时栅极保护二极管102会导通，从而使得GIDL增加，出现异常。

如图2B所示，是图1所示的现有MOS晶体管的栅极漏电测试曲线；标记105对应的区域内，Vgs具有较大的负电压，这时栅极保护二极管102会导通，从会使Igate增加。

图2A和图2B的测试结果显然和NMOS101实际漏电性能不符。

发明内容

本发明所要解决的技术问题是提供一种具有栅极保护二极管的MOS晶体管，能防止栅极保护二极管正偏。

为解决上述技术问题，本发明提供的具有栅极保护二极管的MOS晶体管的导电沟道的载流子类型为第一导电类型，MOS晶体管的源区和漏区都具有第一导电类型掺杂。

栅极保护二极管的第二导电类型掺杂区和所述MOS晶体管的源区连接。

所述栅极保护二极管的第一导电类型掺杂区和所述MOS晶体管的栅极结构之间通过第一开关连接。

当所述MOS晶体管的栅源电压使所述MOS晶体管导通时，所述第一开关也导通，所述栅极保护二极管的第一导电类型掺杂区和所述MOS晶体管的栅极结构相导通，所述栅极保护二极管为所述MOS晶体管的栅极结构的等离子体电荷提供泄放路径。

当所述MOS晶体管的栅源电压使所述MOS晶体管截止时，所述第一开关所述栅极保护二极管产生正偏。

进一步的改进是，MOS晶体管为第一NMOS，第一导电类型为N型，第二导电类型为P型。

进一步的改进是，所述第一NMOS为增强型NMOS；所述第一开关采用第二NMOS，所述第二NMOS为耗尽型NMOS。

所述第二NMOS的漏区和栅极结构连接在一起且都连接所述第一NMOS的栅极结构。

所述第二NMOS的源区连接所述栅极保护二极管的第一导电类型掺杂区。

进一步的改进是，所述第一NMOS的源区接地以及漏区连接电源电压。

当所述第一NMOS的栅源电压大于等于所述第一NMOS的第一阈值电压时，所述第一NMOS导通，所述第二NMOS也导通。

当所述第一NMOS的栅源电压小于0V且小于所述第二NMOS的第二阈值电压时所述第一NMOS管截止，所述第二NMOS也截止。

进一步的改进是，所述第二阈值电压的绝对值小于所述栅极保护二极管的正向导通的第三阈值电压。

当所述第一NMOS的栅源电压大于所述第二阈值电压时，所述第二NMOS管导通，所述栅极保护二极管截止。

进一步的改进是，所述第二阈值电压包括-0.1V。

进一步的改进是，MOS晶体管为第一PMOS，第一导电类型为P型，第二导电类型为N型。

进一步的改进是，所述第一PMOS为增强型PMOS；所述第一开关采用第二PMOS，所述第二PMOS为耗尽型PMOS。

所述第二PMOS的漏区和栅极结构连接在一起且都连接所述第一PMOS的栅极结构。

所述第二PMOS的源区连接所述栅极保护二极管的第一导电类型掺杂区。

进一步的改进是，所述第一PMOS的源区接电源电压以及漏区接地。

当所述第一PMOS的栅源电压小于等于所述第一PMOS的第四阈值电压时，所述第一PMOS导通，所述第二PMOS也导通。

当所述第一PMOS的栅源电压大于0V且大于所述第二PMOS的第五阈值电压时所述第一PMOS管截止，所述第二PMOS也截止。

进一步的改进是，所述第五阈值电压小于所述栅极保护二极管的正向导通的第三阈值电压。

当第一PMOS的栅源电压小于所述第五阈值电压时，所述第二PMOS导通，所述栅极保护二极管截止。

进一步的改进是，所述第五阈值电压包括0.1V。

进一步的改进是，所述MOS晶体管的栅极结构包括栅介质层和多晶硅栅的叠加结构；所述等离子体电荷是在MOS晶体管的形成工艺中采用等离子体工艺时残留在所述多晶硅栅中的电荷。

进一步的改进是，所述等离子体工艺包括PECVD，RIE。

进一步的改进是，所述第一NMOS的IV测试过程中，所述第一NMOS的栅极结构所加的栅极电压从负电压向正电压扫描。

所述第一NMOS的GIDL漏电和栅极漏电特性在所述第一NMOS的栅极电压为负电压时测试得到。

进一步的改进是，所述第一PMOS的IV测试过程中，所述第一PMOS的栅极结构所加的栅极电压从大于电源电压到小于电源电压扫描；

所述第一PMOS的GIDL漏电和栅极漏电特性在所述第一PMOS的栅极电压为大于电源电压时测试得到。

本发明通过在栅极保护二极管和MOS晶体管的栅极结构之间设置第一开关，第一开关能在MOS晶体管导通时导通，这样使得MOS晶体管的栅极结构能和栅极保护二极管正常连接，实现栅极保护二极管对MOS晶体管的栅极结构的保护功能。

同时，第一开关能在MOS晶体管截止时防止栅极保护二极管产生正偏，这能通过使第一开关断开；或者即使第一开关导通，但是第一开关导通后栅极保护二极管的正负电极区的电压差小于导通所需要的第三阈值电压，例如：对应MOS晶体管为第一NMOS时，第一开关能采用耗尽型的第二NMOS，通过使第二阈值电压的绝对值小于栅极保护二极管的正向导通的第三阈值电压，则即使当第一NMOS的栅源电压大于第二阈值电压而使第二NMOS管导通时，栅极保护二极管依然会保持截止；对应MOS管为第一PMOS时的情形也类似。

所以，本发明通过第一开关断开或者即使第一开关导通，但是第一开关导通后栅极保护二极管的正负电极区的电压差小于导通所需要的第三阈值电压，最后能防止栅极保护二极管正偏；这样能防止栅极保护二极管正偏时对MOS晶体管的不利影响，例如对MOS晶体管的GIDL和栅极漏电测试中的不利影响。

另外，本发明的第一开关采用和MOS晶体管类型相同的耗尽型MOS晶体管即可实现，利用耗尽型MOS晶体管的常开和反偏时关断特性，消除了栅极保护二极管正偏所带来的影响；所以本发明能消除在CMOS制造过程中的等离子体损伤带来的等离子体电荷在栅极结构中的积累，同时能精确测量GIDL和Igate在积累区的栅电流，能很好提高了SPICE模型(Model)的精确性。

附图说明

下面结合附图和具体实施方式对本发明作进一步详细的说明：

图1是现有具有栅极保护二极管的MOS晶体管的电路图；

图2A是图1所示的现有MOS晶体管的GIDL漏电测试曲线；

图2B是图1所示的现有MOS晶体管的栅极漏电测试曲线；

图3是本发明实施例第一实施例具有栅极保护二极管的MOS晶体管的电路图；

图4A是图3所示的本发明实施例第一实施例MOS晶体管的GIDL漏电测试曲线；

图4B是图3所示的本发明实施例第一实施例MOS晶体管的栅极漏电测试曲线；

图5是本发明实施例第二实施例具有栅极保护二极管的MOS晶体管的电路图。

具体实施方式

本发明实施例具有栅极保护二极管的MOS晶体管的导电沟道的载流子类型为第一导电类型，MOS晶体管的源区和漏区都具有第一导电类型掺杂。

栅极保护二极管的第二导电类型掺杂区和所述MOS晶体管的源区连接。

所述栅极保护二极管的第一导电类型掺杂区和所述MOS晶体管的栅极结构之间通过第一开关连接。

当所述MOS晶体管的栅源电压使所述MOS晶体管导通时，所述第一开关也导通，所述栅极保护二极管的第一导电类型掺杂区和所述MOS晶体管的栅极结构相导通，所述栅极保护二极管为所述MOS晶体管的栅极结构的等离子体电荷提供泄放路径。

当所述MOS晶体管的栅源电压使所述MOS晶体管截止时，所述第一开关防止所述栅极保护二极管产生正偏。所述第一开关防止所述栅极保护二极管产生正偏包括两种情形：

第一种情形为，所述第一开关直接断开，从而使得所述栅极保护二极管不会和所述MOS晶体管的栅极相连，从而不会产生正偏。

第二种情形为，虽然第一开关导通使所述栅极保护二极管不会和所述MOS晶体管的栅极相连，但是所述MOS晶体管的栅源电压会小于使所述栅极保护二极管导通所需的阈值电压即后续描述的第三阈值电压，故所述栅极保护二极管的正电极电压虽然大于负电极电压，但是依然不会导通。

本发明实施例第一实施例具有栅极保护二极管2的MOS晶体管：

如图3所示，是本发明实施例第一实施例具有栅极保护二极管2的MOS晶体管的电路图；本发明第一实施例具有栅极保护二极管2的MOS晶体管的导电沟道的载流子类型为N型，即MOS晶体管为第一NMOS1。

MOS晶体管的源区和漏区都具有N型掺杂。

栅极保护二极管2的P型掺杂区和所述MOS晶体管的源区连接。

所述栅极保护二极管2的N型掺杂区和所述MOS晶体管的栅极结构之间通过第一开关连接。

当所述MOS晶体管的栅源电压使所述MOS晶体管导通时，所述第一开关也导通，所述栅极保护二极管2的N型掺杂区和所述MOS晶体管的栅极结构相导通，所述栅极保护二极管2为所述MOS晶体管的栅极结构的等离子体电荷提供泄放路径。

所述MOS晶体管即所述第一NMOS1的栅极结构包括栅介质层和多晶硅栅的叠加结构；所述等离子体电荷是在MOS晶体管的形成工艺中采用等离子体工艺时残留在所述多晶硅栅中的电荷。所述等离子体工艺包括PECVD，RIE。

当所述MOS晶体管的栅源电压使所述MOS晶体管截止时，所述第一开关防止所述栅极保护二极管2产生正偏。

所述第一NMOS1为增强型NMOS；所述第一开关采用第二NMOS4，所述第二NMOS4为耗尽型NMOS。

所述第二NMOS4的漏区和栅极结构连接在一起且都连接所述第一NMOS1的栅极结构。

所述第二NMOS4的源区连接所述栅极保护二极管2的N型掺杂区。

所述第一NMOS1的源区接地GND以及漏区连接电源电压Vdd。

本发明第一实施例中，所述第一NMOS1的源区和漏区分别会通过金属互连结构连接到金属层形成的源极和漏极，所述第一NMOS1的多晶硅栅会通过金属互连结构连接到金属层形成的栅极。所述第二NMOS4的源区和漏区分别会通过金属互连结构连接到金属层形成的源极和漏极，所述第二NMOS4的多晶硅栅会通过金属互连结构连接到金属层形成的栅极。所述栅极保护二极管2的N型掺杂区会通过金属互连结构连接到金属层形成的正电极，N型掺杂区会通过金属互连结构连接到金属层形成的负电极。图3中，所述第一NMOS1、所述第二NMOS4和所述栅极保护二极管2直接通过对应的电极连接，如，所述第一NMOS1的源极接地GND、漏极接电源电压Vdd；所述第一NMOS1的栅极连接所述第二NMOS4的漏极和栅极；所述第二NMOS4的源极连接所述栅极保护二极管2的负电极，所述栅极保护二极管2的正电极接地GND。

当所述第一NMOS1的栅源电压大于等于所述第一NMOS1的第一阈值电压时，所述第一NMOS1导通，所述第二NMOS4也导通。此时，所述栅极保护二极管2为反偏。所述第一NMOS1会正常工作，所述栅极保护二极管2会提供标记3对应的箭头线所示的等离子体电荷提供泄放路径。

当所述第一NMOS1的栅源电压小于0V且小于所述第二NMOS4的第二阈值电压时所述第一NMOS1管截止，所述第二NMOS4也截止；此时，所述栅极保护二极管2无法实现正偏。所述第二阈值电压包括-0.1V。

所述第二阈值电压的绝对值小于所述栅极保护二极管2的正向导通的第三阈值电压。当所述第一NMOS1的栅源电压大于所述第二阈值电压时，所述第二NMOS4管导通，所述栅极保护二极管2截止；此时，即使所述第一NMOS1的栅源电压小于0V，所述栅极保护二极管2的N型掺杂区的电压大于N型掺杂区的电压，但是这个电压小于第三阈值电压，故所述栅极保护二极管2依然不会正偏。

由上可知，本发明第一实施例能使得所述栅极保护二极管2在所述第一NMOS1的栅源电压为任何大小时都不会正偏。这样有利于对所述第一NMOS1进行准确的电学测试特别是漏电测试。

所述第一NMOS1的IV测试过程中，所述第一NMOS1的栅极结构所加的栅极电压从负电压向正电压扫描。所述第一NMOS1的GIDL漏电和栅极漏电特性在所述第一NMOS1的栅极电压为负电压时测试得到。

如图4A所示，是图3所示的本发明实施例第一实施例MOS晶体管的GIDL漏电测试曲线；和图2A比较可知，本发明第一实施例中由于所述栅极保护二极管2在所述第一NMOS1的栅源电压Vgs具有较大负值时并不会正偏，故不会出现图2A的区域104中的漏电异常情形。

如图4B所示，是图3所示的本发明实施例第一实施例MOS晶体管的栅极漏电测试曲线；和图2B比较可知，本发明第一实施例中由于所述栅极保护二极管2在所述第一NMOS1的栅源电压Vgs具有较大负值时并不会正偏，故不会出现图2B的区域105中的漏电异常情形。

本发明第一实施例通过在栅极保护二极管2和MOS晶体管的栅极结构之间设置第一开关，第一开关能在MOS晶体管导通时导通，这样使得MOS晶体管的栅极结构能和栅极保护二极管2正常连接，实现栅极保护二极管2对MOS晶体管的栅极结构的保护功能。

同时，第一开关能在MOS晶体管截止时防止栅极保护二极管2产生正偏，这能通过使第一开关断开；或者即使第一开关导通，但是第一开关导通后栅极保护二极管2的正负电极区的电压差小于导通所需要的第三阈值电压，例如：对应MOS晶体管为第一NMOS1时，第一开关能采用耗尽型的第二NMOS4，通过使第二阈值电压的绝对值小于栅极保护二极管2的正向导通的第三阈值电压，则即使当第一NMOS1的栅源电压大于第二阈值电压而使第二NMOS4管导通时，栅极保护二极管2依然会保持截止。

所以，本发明第一实施例通过第一开关断开或者即使第一开关导通，但是第一开关导通后栅极保护二极管2的正负电极区的电压差小于导通所需要的第三阈值电压，最后能防止栅极保护二极管2正偏；这样能防止栅极保护二极管2正偏时对MOS晶体管的不利影响，例如对MOS晶体管的GIDL和栅极漏电测试中的不利影响。

本发明实施例第二实施例具有栅极保护二极管202的MOS晶体管：

如图5所示，是本发明实施例第二实施例具有栅极保护二极管202的MOS晶体管的电路图；本发明第二实施例具有栅极保护二极管202的MOS晶体管的导电沟道的载流子类型为P型，即MOS晶体管为第一PMOS201。

MOS晶体管的源区和漏区都具有P型掺杂。

栅极保护二极管202的N型掺杂区和所述MOS晶体管的源区连接。

所述栅极保护二极管202的P型掺杂区和所述MOS晶体管的栅极结构之间通过第一开关连接。

当所述MOS晶体管的栅源电压使所述MOS晶体管导通时，所述第一开关也导通，所述栅极保护二极管202的P型掺杂区和所述MOS晶体管的栅极结构相导通，所述栅极保护二极管202为所述MOS晶体管的栅极结构的等离子体电荷提供泄放路径。

所述MOS晶体管即所述第一PMOS201的栅极结构包括栅介质层和多晶硅栅的叠加结构；所述等离子体电荷是在MOS晶体管的形成工艺中采用等离子体工艺时残留在所述多晶硅栅中的电荷。所述等离子体工艺包括PECVD，RIE。

当所述MOS晶体管的栅源电压使所述MOS晶体管截止时，所述第一开关防止所述栅极保护二极管202产生正偏。

所述第一PMOS201为增强型PMOS；所述第一开关采用第二PMOS204，所述第二PMOS204为耗尽型PMOS。

所述第二PMOS204的漏区和栅极结构连接在一起且都连接所述第一PMOS201的栅极结构。

所述第二PMOS204的源区连接所述栅极保护二极管202的P型掺杂区。

所述第一PMOS201的源区接电源电压Vdd以及漏区接地GND。

当所述第一PMOS201的栅源电压小于等于所述第一PMOS201的第四阈值电压时，所述第一PMOS201导通，所述第二PMOS204也导通。

当所述第一PMOS201的栅源电压大于0V且大于所述第二PMOS204的第五阈值电压时所述第一PMOS201管截止，所述第二PMOS204也截止。

所述第五阈值电压小于所述栅极保护二极管202的正向导通的第三阈值电压。

当第一PMOS201的栅源电压小于所述第五阈值电压时，所述第二PMOS204导通，所述栅极保护二极管202截止。所述第五阈值电压包括0.1V。

本发明第二实施例中，所述第一PMOS201的源区和漏区分别会通过金属互连结构连接到金属层形成的源极和漏极，所述第一PMOS201的多晶硅栅会通过金属互连结构连接到金属层形成的栅极。所述第二PMOS204的源区和漏区分别会通过金属互连结构连接到金属层形成的源极和漏极，所述第二PMOS204的多晶硅栅会通过金属互连结构连接到金属层形成的栅极。所述栅极保护二极管202的P型掺杂区会通过金属互连结构连接到金属层形成的正电极，P型掺杂区会通过金属互连结构连接到金属层形成的负电极。图5中，所述第一PMOS201、所述第二PMOS204和所述栅极保护二极管202直接通过对应的电极连接，如，所述第一PMOS201的源极接电源电压Vdd、漏极接地GND；所述第一PMOS201的栅极连接所述第二PMOS204的漏极和栅极；所述第二PMOS204的源极连接所述栅极保护二极管202的正电极，所述栅极保护二极管202的负电极接电源电压Vdd。

和本发明第一实施例一样，本发明第二实施例能使得所述栅极保护二极管202在所述第一PMOS201的栅源电压为任何大小时都不会正偏。这样有利于对所述第一PMOS201进行准确的电学测试特别是漏电测试。所述第一PMOS201的IV测试过程中，所述第一PMOS201的栅极结构所加的栅极电压从大于电源电压Vdd到小于电源电压Vdd扫描；所述第一PMOS201的GIDL漏电和栅极漏电特性在所述第一PMOS201的栅极电压为大于电源电压Vdd时测试得到。

以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (15)

1.一种具有栅极保护二极管的MOS晶体管，其特征在于：MOS晶体管的导电沟道的载流子类型为第一导电类型，MOS晶体管的源区和漏区都具有第一导电类型掺杂；

栅极保护二极管的第二导电类型掺杂区和所述MOS晶体管的源区连接；

所述栅极保护二极管的第一导电类型掺杂区和所述MOS晶体管的栅极结构之间通过第一开关连接；所述第一开关采用MOS器件，所述MOS器件的栅极与所述MOS晶体管的栅极电连接；

当所述MOS晶体管的栅源电压使所述MOS晶体管导通时，所述第一开关也导通，所述栅极保护二极管的第一导电类型掺杂区和所述MOS晶体管的栅极结构相导通，所述栅极保护二极管为所述MOS晶体管的栅极结构的等离子体电荷提供泄放路径；

当所述MOS晶体管的栅源电压使所述MOS晶体管截止时，所述第一开关防止所述栅极保护二极管产生正偏。

2.如权利要求1所述的具有栅极保护二极管的MOS晶体管，其特征在于：MOS晶体管为第一NMOS，第一导电类型为N型，第二导电类型为P型。

3.如权利要求2所述的具有栅极保护二极管的MOS晶体管，其特征在于：所述第一NMOS为增强型NMOS；所述第一开关采用第二NMOS，所述第二NMOS为耗尽型NMOS；

所述第二NMOS的漏区和栅极结构连接在一起且都连接所述第一NMOS的栅极结构；

所述第二NMOS的源区连接所述栅极保护二极管的第一导电类型掺杂区。

4.如权利要求3所述的具有栅极保护二极管的MOS晶体管，其特征在于：所述第一NMOS的源区接地以及漏区连接电源电压；

当所述第一NMOS的栅源电压大于等于所述第一NMOS的第一阈值电压时，所述第一NMOS导通，所述第二NMOS也导通；

当所述第一NMOS的栅源电压小于0V且小于所述第二NMOS的第二阈值电压时所述第一NMOS管截止，所述第二NMOS也截止。

5.如权利要求4所述的具有栅极保护二极管的MOS晶体管，其特征在于：所述第二阈值电压的绝对值小于所述栅极保护二极管的正向导通的第三阈值电压；

当所述第一NMOS的栅源电压大于所述第二阈值电压时，所述第二NMOS管导通，所述栅极保护二极管截止。

6.如权利要求5所述的具有栅极保护二极管的MOS晶体管，其特征在于：所述第二阈值电压包括-0.1V。

7.如权利要求1所述的具有栅极保护二极管的MOS晶体管，其特征在于：MOS晶体管为第一PMOS，第一导电类型为P型，第二导电类型为N型。

8.如权利要求7所述的具有栅极保护二极管的MOS晶体管，其特征在于：所述第一PMOS为增强型PMOS；所述第一开关采用第二PMOS，所述第二PMOS为耗尽型PMOS；

所述第二PMOS的漏区和栅极结构连接在一起且都连接所述第一PMOS的栅极结构；

所述第二PMOS的源区连接所述栅极保护二极管的第一导电类型掺杂区。

9.如权利要求8所述的具有栅极保护二极管的MOS晶体管，其特征在于：所述第一PMOS的源区接电源电压以及漏区接地；

当所述第一PMOS的栅源电压小于等于所述第一PMOS的第四阈值电压时，所述第一PMOS导通，所述第二PMOS也导通；

当所述第一PMOS的栅源电压大于0V且大于所述第二PMOS的第五阈值电压时所述第一PMOS管截止，所述第二PMOS也截止。

10.如权利要求9所述的具有栅极保护二极管的MOS晶体管，其特征在于：所述第五阈值电压小于所述栅极保护二极管的正向导通的第三阈值电压；

当第一PMOS的栅源电压小于所述第五阈值电压时，所述第二PMOS导通，所述栅极保护二极管截止。

11.如权利要求10所述的具有栅极保护二极管的MOS晶体管，其特征在于：所述第五阈值电压包括0.1V。

12.如权利要求1所述的具有栅极保护二极管的MOS晶体管，其特征在于：所述MOS晶体管的栅极结构包括栅介质层和多晶硅栅的叠加结构；所述等离子体电荷是在MOS晶体管的形成工艺中采用等离子体工艺时残留在所述多晶硅栅中的电荷。

13.如权利要求12所述的具有栅极保护二极管的MOS晶体管，其特征在于：所述等离子体工艺包括PECVD，RIE。

14.如权利要求4所述的具有栅极保护二极管的MOS晶体管，其特征在于：所述第一NMOS的IV测试过程中，所述第一NMOS的栅极结构所加的栅极电压从负电压向正电压扫描；

所述第一NMOS的GIDL漏电和栅极漏电特性在所述第一NMOS的栅极电压为负电压时测试得到。

15.如权利要求9所述的具有栅极保护二极管的MOS晶体管，其特征在于：所述第一PMOS的IV测试过程中，所述第一PMOS的栅极结构所加的栅极电压从大于电源电压到小于电源电压扫描；

所述第一PMOS的GIDL漏电和栅极漏电特性在所述第一PMOS的栅极电压为大于电源电压时测试得到。

Images