KR20200019096A - 반도체 장치 - Google Patents

반도체 장치 Download PDF

Info

Publication number
KR20200019096A
KR20200019096A KR1020190097902A KR20190097902A KR20200019096A KR 20200019096 A KR20200019096 A KR 20200019096A KR 1020190097902 A KR1020190097902 A KR 1020190097902A KR 20190097902 A KR20190097902 A KR 20190097902A KR 20200019096 A KR20200019096 A KR 20200019096A
Authority
KR
South Korea
Prior art keywords
junction
partial
junction structure
predetermined
composite
Prior art date
Application number
KR1020190097902A
Other languages
English (en)
Inventor
유스트 빌레멘
Original Assignee
인피니언 테크놀로지스 아게
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인피니언 테크놀로지스 아게 filed Critical 인피니언 테크놀로지스 아게
Publication of KR20200019096A publication Critical patent/KR20200019096A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/8611—Planar PN junction diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/60—Protection against electrostatic charges or discharges, e.g. Faraday shields
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/0814—Diodes only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0646—PN junctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0688—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions characterised by the particular shape of a junction between semiconductor regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/36—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/6609—Diodes
    • H01L29/66136—PN junction diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/8618—Diodes with bulk potential barrier, e.g. Camel diodes, Planar Doped Barrier diodes, Graded bandgap diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1203—Rectifying Diode
    • H01L2924/12036—PN diode

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Thyristors (AREA)

Abstract

본 발명은 반도체 장치(100)에 관한 것으로, 반도체 장치(100)는 반도체 기판(120)의 복합 pn 접합 구조체(J1)로서, 복합 pn 접합 구조체(J1)는 m1≥0.50인, 미리 정해진 제 1 접합 경사 계수(m1)를 갖도록 배열되는, 복합 pn 접합 구조체(J1)를 포함한다. 복합 pn 접합 구조체(J1)는 제 1 부분 pn 접합 구조체(J11) 및 제 2 부분 pn 접합 구조체(J12)를 포함하고, 제 1 부분 pn 접합 구조체(J11)는 미리 정해진 제 1 부분 접합 경사 계수(m11)를 갖도록 배열되고, 제 2 부분 pn 접합 구조체(J12)는 미리 정해진 제 2 부분 접합 경사 계수(m12)를 갖도록 배열된다. 미리 정해진 제 1 부분 접합 경사 계수(m11)는 미리 정해진 제 2 부분 접합 경사 계수(m12)와 상이하고, 즉, m11≠m12이다. 미리 정해진 제 1 부분 및 제 2 부분 접합 경사 계수(m11, m12) 중 적어도 하나는 0.50보다 크고, 즉, m11 및/또는 m12>0.50이다. 복합 pn 접합 구조체(J1)의 미리 정해진 제 1 접합 경사 계수(m1)는 제 1 및 제 2 부분 접합 경사 계수(m11, m12)의 미리 정해진 조합에 기초한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 기판에 복합 pn 접합 구조체(또한 본원에서 다이오드 구조로 또한 표기됨)를 포함하는 반도체 장치에 관한 것으로, 여기서 복합 pn 접합 구조체는, 예를 들어, m1≥0.50인 미리 정해진 제 1 접합 경사 계수(m1)를 갖도록 배열된다. 복합 pn 접합 구조체는, 예를 들어, 제 1 부분 pn 접합 구조체 및 제 2 부분 pn 접합 구조체를 포함한다. 제 1 부분 pn 접합 구조체는, 예를 들어, 미리 정해진 제 1 부분 접합 경사 계수(m11)를 갖도록 배열되고, 제 2 부분 pn 접합 구조체는, 예를 들어, 미리 정해진 제 2 부분 접합 경사 계수(m12)를 갖도록 배열된다. 미리 정해진 제 1 부분 접합 경사 계수(m11)는, 예를 들어, 미리 정해진 제 2 부분 접합 경사 계수(m12)와는 상이하고, 즉, m11≠m12 이고, 예를 들어, 미리 정해진 제 1 및 제 2 부분 접합 경사 계수(m11, m12) 중 적어도 하나는 0.50보다 크고, 즉, m11 및/또는 m12 > 0.50이다. 복합 pn 접합 구조체(J1)의 미리 정해진 제 1 접합 경사 계수(m1)는, 예를 들어, 제 1 및 제 2 부분 접합 경사 계수(m11, m12)의 미리 정해진 조합에 기초한다.
추가적인 실시예는 조정 가능한 접합 경사 계수(m1)(바람직하게는 설계 및 기술에서 조정 가능하고, 통상적으로 동작시 조정 가능하지 않음)를 포함하는 적어도 하나의 복합 pn 접합 구조체(또한 본원에서 다이오드 구조체로 표기함)를 갖는 반도체 장치에 관한 것으로, 여기서, 복합 pn 접합 구조체는 제 1 부분 pn 접합 구조체 및 제 2 부분 pn 접합 구조체를 포함하며, 각각의 부분 pn 접합 구조체는 조정 가능한 부분 접합 경사 계수(m11, m12)(또한, 다이오드 멱승법 지수(diode power law exponent)로 칭함)(바람직하게는 설계 및 기술에서 조정 가능하며 통상적으로 동작시 조정 가능하지 않음), 부분 조정 가능 경사 계수(m11, m12)를 포함할 수 있다.
이산 ESD 보호 장치(ESD = Electro-Static Discharge) 및 TVS 장치(TVS = Transient Voltage Suppressor)는 일반적으로, ESD 보호 장치 또는 TVS 장치에 접속되어 있는 신호 라인, 예를 들어, PCB 라인(PCB = Printed Circuit Board) 상에 존재하는 RF 신호(RF = Radio Frequency)의 고조파 왜곡을 야기하는 비선형 전기적 특성을 갖는다. 이러한 고조파 생성은, 이러한 기능 또는 기능 블록이 왜곡된 RF 신호의 정수배인 주파수 대역을 사용하는 경우, 전자 시스템의 다른 기능이나 기능 블록을 방해할 수 있는 스퓨리어스(spurious) 및 원하지 않는 고조파 신호를 생성한다.
예를 들어, 모바일 통신 표준에 사용되는 800과 900MHz 사이의 범위의 특정 주파수 대역의 3차 고조파(H3) 주파수는 2.4GHz WiFi 대역, 즉, 2.412와 2.472GHz 사이의 주파수 범위에서 RF 신호와 간섭한다.
상술한 예시적인 주파수 대역 사이의 이러한 원하지 않는 간섭을 피하기 위해, TVS 장치와 같은 전자 장치는 그 고조파 생성을 충분히 낮은 수준으로 최소화해야 한다.
공지의 구현예에서, 예를 들어, 짝수 고조파의 생성은 RF 신호의 양(positive) 및 음(negative)의 반파(half wave)에 대해 전자 장치가 엄격하게 대칭인 설계 및 고도로 대칭인 거동을 이용함으로써 최소화된다. 대칭을 보장함으로써, 짝수 고조파는 효율적으로 억제될 수 있지만, 홀수 고조파의 생성은 이 접근법에 의해 영향을 받거나 지원되지 않는다.
일반적으로, 홀수 고조파, 예를 들어, 3차 고조파의 감소되거나 최소의 생성을 갖고 조정 가능한, 예를 들어, 감소되거나 튜닝된 항복 전압을 추가로 갖는, 예를 들어, 이산 ESD 보호 장치 또는 TVS 장치와 같은 반도체 장치를 구현하기 위한 접근법이 본 기술 분야에 필요하다.
일 실시예에 따르면, 반도체 장치는 반도체 기판의 복합 pn 접합 구조체로서, 복합 pn 접합 구조체는 m1≥0.50인 미리 정해진 제 1 접합 경사 계수(m1)를 갖도록 배열되는 복합 pn 접합 구조체를 포함하고, 복합 pn 접합 구조체는 제 1 부분 pn 접합 구조체 및 제 2 부분 pn 접합 구조체를 포함하고, 제 1 부분 pn 접합 구조체는 미리 정해진 제 1 부분 접합 경사 계수(m11)를 갖도록 배열되고, 제 2 부분 pn 접합 구조체는 미리 정해진 제 2 부분 접합 경사 계수(m12)를 갖도록 배열되고, 미리 정해진 제 1 부분 접합 경사 계수(m11)는 미리 정해진 제 2 부분 접합 경사 계수(m12)와 상이하고, 즉, m11≠m12이고, 미리 정해진 제 1 및 제 2 부분 접합 경사 계수(m11, m12) 중 적어도 하나는 0.50보다 크고, 즉, m11 및/또는 m12>0.50이고, 복합 pn 접합 구조체의 미리 정해진 유효한 제 1 접합 경사 계수(m1)는 제 1 및 제 2 부분 접합 경사 계수(m11, m12)의 미리 정해진 조합에 기초한다.
본 개념의 실시예는 첨부된 그림 및 도면을 참조하여 본원에 설명된다.
도 1은 일 실시예에 따른 반대-직렬(anti-serially) 접속된 pn 접합 구조체의 쌍으로 이루어진 반도체 장치의 예시적인 개략 회로도를 도시한다.
도 2a는 일 실시예에 따른 반도체 장치의 개략 단면도를 도시한다.
도 2b는 도 2a의 반도체 장치의 pn 접합 구조체의 예시적인 도핑 프로파일을 개략적으로 시뮬레이팅한 플롯을 도시한다.
도 3a는 도 2b의 도핑 프로파일의 얕은 pn 접합에 대한 상이한 주입 도즈에 기초한 도핑 농도의 함수로서, 최종 접합 경사 계수(m1)를 개략적으로 시뮬레이팅한 플롯을 도시한다.
도 3b는 도 2b의 도핑 프로파일의 얕은 pn 접합에 대한 상이한 주입 도즈에 기초한 도핑 농도의 함수로서, 최종 항복 전압을 개략적으로 시뮬레이팅한 플롯을 도시한다.
도 4는 일 실시예에 따른 개략적인 등가 회로도를 도시하는데, 복합 pn 접합 구조체(J1)는 제 1 및 제 2 부분 pn 접합 구조체(J11, J12)와 등가이며, 추가의 복합 pn 접합 구조체(J2)는 추가의 제 1 및 추가의 제 2 부분 pn 접합 구조체(J21, J22)와 등가이다.
도 5는 도 2b에 나타내는 도핑 프로파일 중 2개에 대한 2개의 조정된 부분 접합 경사 계수(m11, m12)에 기초하여 제 1 및 제 2 부분 pn 접합 구조체의 영역 사이의 면적비의 함수로서, 복합 pn 접합 구조체의 최종 조합된 접합 경사 계수를 도시한다.
도 6a 내지 도 6d는 일 실시예에 따른 복합 pn 접합 구조체(J1)를 갖는 반도체 장치의 상이한 구현의 개략적인 단면도를 도시한다.
도 7a 및 도 7b는 추가의 실시예에 따른 복합 pn 접합 구조체(J1)를 갖는 반도체 장치의 상이한 구현의 추가의 개략적인 단면도를 도시한다.
도 8a 내지 도 8d는 일 실시예에 따른 2개의 복합 pn 접합 구조체(J1, J2)를 갖는 반도체 장치의 상이한 구현의 개략적인 단면도를 도시한다.
도면을 사용하여 본 발명의 실시예를 더욱 상세하게 설명하기 전에, 도면 및 명세서에서, 동일한 요소들, 및 동일한 기능 및/또는 동일한 기술적 또는 물리적 효과를 갖는 요소들은 통상적으로 동일한 참조 번호를 부여받거나 동일한 명칭으로 식별되어, 상이한 실시예에 나타내어진 이들 요소 및 그 기능의 설명이 상호 교환 가능하거나 상이한 실시예에서 서로에 대해 적용될 수 있음이 적시된다.
이하의 설명에서, 본 발명의 실시예가 상세히 논의되지만, 본 발명은 광범위하게 다양한 반도체 장치에서 구현될 수 있는 많은 적용 가능한 개념을 제공한다는 것을 이해해야 한다. 논의된 특정 실시예는 단지 본 발명을 만들고 사용하기 위한 특정 방식을 예시하며, 본 발명의 범위를 제한하지 않는다. 이하의 실시예의 설명에서, 동일한 기능을 갖는 동일 또는 유사한 요소는 동일한 참조 부호 또는 동일 명칭과 연관되며, 이러한 요소의 설명은 모든 실시예에 대해 반복되지 않을 것이다. 또한, 이하에 설명되는 상이한 실시예의 특징은 특별히 달리 언급하지 않는 한, 서로 결합될 수 있다.
어떤 요소가 다른 요소에 "접속된" 또는 "커플링된" 것으로 칭해질 때, 그 요소는 다른 요소에 직접 접속되거나 커플링될 수 있거나 중간 요소가 존재할 수 있는 것으로 이해된다. 반대로, 요소가 "접속된" 또는 "커플링된" 다른 요소에 "직접" 접속되는 것으로 칭해질 때, 중간 요소는 존재하지 않는다. 요소들 간의 관계를 설명하기 위해 사용되는 다른 용어는 유사한 방식으로 해석되어야 한다(예를 들어, "사이에" 대 "사이에 직접", "인접한" 대 "직접 인접한" 등).
도 1은 ESD(Electro-Static Discharge) 장치로서 채용될 수 있는 반도체 장치(100)의 회로도를 나타낸다. 반도체 장치(100)는 반대-직렬(anti-serially) 접속된 pn 접합 구조체(다이오드 구조체)(J1, J2), 즉 pn 접합 구조체(J1)와 추가의 pn 접합 구조체(J2)의 쌍(102)을 포함한다. pn 접합 구조체(J1) 및 추가의 pn 접합 구조체(J2)는 각각 제 1 유효 접합 경사 계수(m1) 및 제 2 유효 접합 경사 계수(m2)를 갖도록 배열된다. 또한, pn 접합 구조체(J1)는 제 1 제로 바이어스 접합 커패시턴스(CJ01) 및 제 1 접합 전압 전위(VJ1)를 갖도록 배열되고, 추가의 pn 접합 구조체(J2)는 제 2 바이어스 접합 커패시턴스(CJ02) 및 미리 정해진 제 2 접합 전압 전위(VJ2)를 갖도록 배열된다.
pn 접합 구조체(J1, J2)는 제 1 및 제 2 단자(107, 108) 사이에 접속된다.
공통으로 적용되는 pn 접합 구조체의 모델에서, i번째(i=1, 2) 접합 경사 계수(mi)는 pn 접합 구조체에 적용 가능한 역 바이어스 전압(Vi)에 대한 pn 접합 구조체의 공핍 영역의 전압 의존 커패시턴스 특성(Ci(Vi))에 기초하여 결정된다.
Figure pat00001
(A1)
식 A1에 의해 설명되는 C(V) 특성은 작은 순방향 바이어스 전압에 대해서도 유효하다. 즉, 이 표현은 역 바이어스 전압이 음인, 즉, 인가된 전압이 순방향 바이어스 전압인 인가된 전압의 범위에 대해서도 또한 유효하다. 본 명세서에서, "경사 계수(mi)를 갖는 pn 접합(또는 다이오드 구조체)"라는 용어는 상기 pn 접합 또는 다이오드 구조체의 C(V) 특성이 경사 계수 또는 멱승법 지수(mi)를 갖는 식 A1에 의해 설명될 수 있음을 표현하는 데 사용된다. 예를 들어, 전자 RF 신호 스위치 장치 또는 버랙터(varactor) 다이오드 또는 튜너 다이오드 또는 ESD 장치의 단순 토폴로지에서 사용하기 위한 더 높은 고조파(예를 들어, 2차 및 3차 고조파)의 생성을 억제하는 관점에서, pn 접합 구조체(J1, J2)는 바람직하게는 동등하게 접합 경사 계수(m1=m2=0.50)를 갖도록 배열될 수 있다. 예를 들어, ESD 장치의 다른 토폴로지에서, 반대-직렬 접속된 pn 접합 구조체(J1, J2)의 조정되었지만 상이한 제로 바이어스 커패시턴스(CJ01, CJ02)를 갖고, 접합 경사 계수는 동등하고, 즉, m1=m2 및 m1>0.50인 것이 선호될 수 있다.
일 실시예에 따르면, 반도체 장치(100)는, 예를 들어, TVS 기능을 갖는 이산 ESD 장치(ESD = Electro-Static Discharge)를 형성한다. 다른 실시예에서, 장치(100)는 전자 RF 신호 스위치 장치 또는 버랙터 다이오드 또는 튜너 다이오드를 형성한다.
경사 계수(m)에 대한 몇 가지 예는 다음과 같다.
- m=0.5는 (1) n- 및 p-영역에서 균일한 도펀트(= 도핑 농도)를 갖는 급격한 pn 접합, 또는 (2) 고농도로 도핑된 영역과 균일하게 도핑된 저농도 도핑된 영역 사이의 매우 급격한 pn 접합을 갖는 일측(one-sided) 접합의 거동을 나타낸다. 이러한 종류의 이상적인 접합을 통상의 반도체 기술로 실현하는 것은 어렵거나 비용이 많이 들 수 있다.
- m=0.33은 선형-경사 접합의 거동을 나타낸다. 이 경우 금속학적 접합 주변의 도펀트 농도는 깊이에 따라 선형적으로 변화한다. 이 pn 접합 유형은, 예를 들어, p-도펀트 종을 n-도핑된 영역으로 확산시킨 결과로서 통상의 반도체 기술과 매우 공통적이다.
- m>0.5의 경우, 매우 급격한(hyper-abrupt) 접합이라는 용어가 사용된다. 이는 더 낮은 도핑 영역이 일정한 도핑 프로파일을 갖지 않고 금속학적 접합으로부터의 거리에 따라 감소하는 도핑 농도를 갖는 일측 접합으로 고려될 수 있다.
도 2a는 반도체 기판(120)에서의 도 1에 따른 회로도의 실현예로서 반도체 장치(100)의 개략 단면도를 나타낸다.
도 2a에 나타낸 바와 같이, 반도체 장치(100)는 반도체 기판(120)의 대향하는 주측면 상에 제 1 주표면 부분(120a) 및 제 2 주표면 부분(120b)을 갖는 반도체 기판(120)을 포함한다.
반도체 기판(120)의 상이한 층 및 영역의 이하의 예시적인 설명은 본질적으로 반도체 기판(120)의 제 2 주표면 부분(120b)으로부터 제 1 주표면 부분(120a)까지 연장된다. 반도체 기판(120)의 상이한 영역 및 구조는, 예를 들어, 반도체 집적 회로 제조의, 소위, FEOL(Front End Of Line) 프로세스 단계 중에 제조될 수 있다.
반도체 기판(120)은 낮은 저항 n형 기판(120-1)을 포함할 수 있다. n형 기판(120-1) 상에는 p형 반도체층(120-2)이 배열된다. n형 기판(120-1) 상에는 p형 반도체층(120-2)(예를 들어, p-에피 층(120-2))이 에피택셜 방식으로 적용될 수 있다. p형 반도체층(120-2)은 매립된 p형 반도체층(120-3)(P 매립층(120-3))을 포함한다. 매립된 p형 반도체층(120-3)은 예를 들어, 반도체층(120-2)에 p형 도펀트를 블랭킷(마스킹되지 않음) 주입하는 형태로 형성될 수 있다.
추가의 p형 층(120-4)(예를 들면, p-에피 층(120-4))이 매립된 p형 층(120-3)을 갖는 p형 반도체층(120-2) 상에 배열된다. p형 반도체층(120-4)은 p형 반도체층(120-2) 상에 에피택셜 방식으로 적용될 수 있다. 대안적으로, 층(120-4)은 또한 i형(즉, 진성의 또는 의도적으로 도핑되지 않은) 층에 의해 실현될 수 있다.
제 2 에피 층(120-4)에는 p형 웰 영역(120-5)(p-웰(120-5))이 배열될 수 있다. p형 웰 영역(120-5)은 반도체 기판(120)의 p형 층(120-4)의 주표면 영역(120a)의 LOCOS 산화를 수행한 후, 블랭킷 주입 단계를 수행함으로써 형성될 수 있다. 이러한 접근법에 기초하면, 리소그래피 레지스트 마스크는 p형 층(120-4)의 표면 영역(120a) 상에 필요하지 않지만, 자기-정렬 주입 프로세스는 표면(120a) 상의 LOCOS 산화로 인해 수행될 수 있다. LOCOS 프로세스(LOCOS, LOCal Oxyidation of Silicon)는 실리콘 웨이퍼, 즉, 실리콘 주표면 영역(120a)의 나머지보다 더 낮은 지점 또는 평면에서 Si-SiO2 계면을 갖는 반도체 기판(120) 상의 선택된 영역에 실리콘 산화물이 형성되는 마이크로 제조 프로세스이다. 물론 p-웰(102-5)은 또한 본 기술 분야에 일반적으로 알려진 리소그래피 구조화된 포토 레지스트 마스크 방법을 채용하여 형성될 수 있다.
도 2a에 나타낸 바와 같이, pn 접합 구조체(J1, J2)는 pn 접합 구조체(J1, J2)로 반도체 영역(122)을 횡 방향으로 한정 및/또는 횡 방향으로 둘러싸는 소위 깊은 절연 트렌치(130)에 의해 반도체 기판(120)의 다른 영역으로부터 분리될 수 있는 반도체 기판(120)의 반도체 영역(122)에 배열될 수 있다. 깊은 절연 트렌치(130)는, 예를 들어, 반도체 기판(120)에서 RIE(Reactive Ion Etching) 프로세스 단계에 의해 형성될 수 있으며, 달성된 트렌치(130)는 트렌치 라이너 산화 프로세스에 의해 산화물 재료(134), 예를 들어, SiO2 라이너로 라이닝될 수 있으며, 반도체 재료(132), 예를 들어, 폴리-실리콘에 의해 충진될 수 있다.
반도체 장치(100)는 p형 웰(120-5)의 표면 영역에 인접한 주입 영역의 형태로 고농도로 도핑된 n형 접촉 영역(120-7)을 더 포함한다. n형 접촉 영역(120-7)은 또한 일부 실시예에서 얕은 n-영역(120-7) 또는 이미터 영역으로 고려될 수 있다. n형 접촉 영역(120-7)은, 예를 들어, 블랭킷 주입에 의해 n-접촉 주입 프로세스 단계에 의해 형성될 수 있으며, 이는 (상술된) LOCOS 프로세스에 의해 자기-정렬될 수 있어, 리소그래피 레지스트 마스크가 필요하지 않다.
반도체 기판(120)을 프로세싱하기 위한 FEOL(Front End Of Line) 프로세스의 추가(예를 들어, 최종) 프로세스 단계로서, 산화물 재료(128)가 반도체 기판(120)의 제 1 주표면 영역(120a) 상에 증착될 수 있다. 반도체 장치(110)는 상호 접속부(110)(예를 들어, 접촉 플러그 또는 비아) 및 상호 접속층(107)을 제공하기 위해 반도체 기판(120)의 제 1 주표면 영역(120a) 상에 접촉 및 금속화층 스택(140)(BEOL(Back End Of Line) 스택)을 더 포함할 수 있다. 단자(108)(도 2a에 나타나지 않지만 도 1에 나타냄)는 반도체 기판(120)의 후측(backside) 금속화에 의해 또는 반도체 기판(120)의 다른 영역 상에 형성될 수 있다. 금속화 스택(140)의 접촉 구조체 및 (구조화된) 금속화층은 BEOL 프로세스 단계에 의해 형성될 수 있다. 마지막으로, 복수의 반도체 장치(100)가 반도체 웨이퍼(120)와 같은 반도체 기판(120)에서 제조되는 경우, 하나 이상의 반도체 장치(100)가 분리(다이싱)될 수 있다. 예를 들어, 칩 스케일 패키징 프로세스는, 예를 들어, 금속화 스택(140)의 최상층으로서의 전극(또는 패드)의 형성 및 다이싱 프로세스를 포함한다.
도 2a에 나타낸 바와 같이, n형 접촉 영역(120-7)(캐소드 영역) 및 p형 웰 영역(120-5)(애노드 영역)은 pn 접합 구조체(J1)를 형성한다. 또한, 매립된 p형 층(120-3)(애노드 영역) 및 n형 기판(120-1)(캐소드 영역)은 추가의 pn 접합 구조체(J2)를 형성한다.
도 2b는 도 2a의 반도체 장치(100)의 예시적인 도핑 프로파일의 개략적인 계산된 플롯을 나타내며, 여기서, p형 웰(120-5)의 상이한 도핑 농도는 상이한 주입 도즈에 의해 달성될 수 있으며, 이는 도면 부호 "36" 내지 "42"로 나타내어진다. 도 2b의 플롯은 도 2a의 반도체 기판(120)의 상이한 층 및/또는 영역의 근사적인 확장의 예시적인 표시를 더 포함한다. n형 영역(120-7)과 p형 영역(120-5) 사이의 금속학적 접합은 영역(120-5)의 p형 주입 프로파일의 감소하는 기울기로 떨어진다. n형 영역(120-7)의 n형 주입의 충분히 급격한 기울기로, 영역(120-5 및 120-7)에 의해 형성된 pn 접합의 C(V) 특성은 매우 급격한 특성을 나타낼 수 있으므로, m1>0.5의 경사 계수를 가질 수 있다.
도 2a 및 도 2b에 나타내는 다양한 도핑 프로파일의 추가 분석으로부터 이해될 수 있는 바와 같이, 통상의 반도체 기술에서, 25V 미만 또는 심지어 16V 또는 12V 미만의 낮은 항복 전압과 제어 가능한 경사 계수 m≥0.5를 갖는 (매우) 급격한 접합을 실현하는 것에 어려움이 있다. 이는 주입 및 확산과 같은 반도체 기술에서 통상적으로 사용되는 프로세싱 단계가 금속학적 접합 주위의 좁은 영역에서 약간의 경사를 나타내는 도펀트 프로파일을 생성하는 사실에 기인한다. 커패시턴스 대 전압 거동 및 pn 접합의 항복 전압을 결정하는 공간-전하 영역은 금속학적 접합 주위로 연장된다. 낮은 항복 전압의 경우 도핑 농도가 높고 공간 전하 영역의 연장이 작다. 항복 전압이 증가함에 따라, 금속학적 접합의 일측 또는 양측에서의 도핑 농도가 감소하고 공간 전하 영역의 폭이 증가한다. 금속학적 접합 부근의 필연적인 경사로 인해, 낮은 항복 전압을 갖는 접합은 실제로 원하는 급격한 또는 매우 급격한 도핑 프로파일 대신 다소 경사진 프로파일을 볼 것이다. 따라서, 반도체 장치 및 회로의 대량 생산에 통상적으로 사용되는 반도체 프로세스로 낮은 항복 전압과 m≥0.5의 경사 계수의 조합이 실현되기 어렵다.
요약하면, 도핑 레벨이 높을수록 연장된 공간 전하 영역(공핍 영역)이 작아지고, 따라서 항복 전압(Vbd)이 더 낮아진다. 더욱이, 결과적으로 보다 선형적인 경사 접합 거동은 (더) 작은 경사 계수(m)를 초래한다.
(더) 높은 경사 계수 m≥0.5는 더 큰(또는 매우) 급격한 도핑 프로파일을 필요로 한다. 금속학적 접합의 일측에서 더 낮은 도핑 레벨의 경우에, 공핍층은 이러한 더 낮은 도핑 영역 내로 추가로 연장될 것이다. 따라서, 공핍층은 보다 높은 도핑 레벨의 경우에서와 같이 금속학적 접합 주위의 좁은 영역에 국한되지 않으며, 여기서 통상적으로 도핑 프로파일은 다소 선형의 경사를 나타내고 있다. 공핍 영역이 더 낮은 도핑 레벨인 경우, 금속학적 접합에 가까운 경사 영역을 넘어 연장되기 때문에, 더 낮은 도핑된 접합의 C(V) 특성은 m≥0.5의 경사 계수에 보다 쉽게 적응될 수 있다. 동시에 (더) 낮은 도핑 레벨은 높은 항복 전압(Vbd)으로 이어진다.
따라서, 낮은 항복 전압과 m≥0.5의 경사 계수의 조합은 통상의 기술로는 실현하기 어렵다.
도 3a는 영역(120-7, 120-5) 사이의 pn 접합을 포함하는 영역(120-4)에서 도 2b의 도핑 프로파일의 부분의 상이한 주입 도즈에 기초하여 도핑 농도의 함수로서 결과적인 시뮬레이팅된 접합 경사 계수(m1)의 개략 플롯을 나타낸다. 보다 구체적으로, 고도로 n-도핑된 얕은 접촉 영역과 p-도핑된 웰 영역 사이의 pn 접합의 시뮬레이팅된 커패시턴스 대 전압 특성이 영역(120-7 및 120-5)(예를 들어, 도 2a 참조)를 포함하는 반도체 영역(120-4)에 대해 (더욱 상세하게 상술된) 도 2b에 나타낸 도핑 프로파일에 대해 도 3a에 나타내어져 있으며, 여기서 동일한 도면 부호(36, 42)는 대응하는 도핑 프로파일을 나타낸다. 이 도면에서, p-웰의 매우 급격한 접합에 대한 낮은 주입 도즈로 m>0.5를 얻을 수 있음을 알 수 있다.
도 3b는 도 3a 및 도 2b에서 동일한 번호에 의해 나타내어지는 상이한 주입 도즈 및 도핑 프로파일에 기초한 도핑 농도의 함수로서 영역(120-7 및 120-5) 사이의 pn 접합의 최종 시뮬레이팅한 항복 전압의 개략 플롯을 나타낸다. 그러나, 상술한 바와 같이, 가장 높은 경사 계수를 갖는 경향이 있는 더 낮은 p-웰 도즈를 갖는 접합은, 도 3b에 나타낸 바와 같이, 높은 항복 전압을 갖는 경향이 있다. 이러한 시뮬레이팅 예의 경우, 최소 3차 고조파 생성에 대해 약 0.5의 경사 계수가 필요한 경우, 접합은 상술한 바와 같이 복합 pn 접합 구조체를 사용하지 않고, 40V 이상의 항복 전압을 가질 것이라는 것이 나타내어진다.
일부 실시예는 반도체 장치(100)에 원하는 특성, 즉 낮은 항복 전압 및 적어도 0.50의 조정 가능한 경사 계수 모두를 제공한다.
아래의 도 4를 참조하여 보다 상세히 설명되는 실시예에 따르면, 반도체 기판(120) 내에 복합 pn 접합 구조체(102-1)를 포함하는 반도체 장치(100)가 제공될 수 있으며, 여기서, 복합 pn 접합 구조체(102-1)는 m1≥0.50인 미리 정해진 제 1 접합 경사 계수(m1)를 갖도록 배열될 수 있다. 복합 pn 접합 구조체(102-1)는 제 1 부분 pn 접합 구조체(J11) 및 제 2 부분 pn 접합 구조체(J12)를 포함할 수 있다. 제 1 부분 pn 접합 구조체(J11)는 미리 정해진 제 1 부분 접합 경사 계수(m11)를 갖도록 배열될 수 있다. 제 2 부분 pn 접합 구조체(J12)는 미리 정해진 제 2 부분 접합 경사 계수(m12)를 갖도록 배열될 수 있다. 미리 정해진 제 1 부분 접합 경사 계수(m11)는 미리 정해진 제 2 부분 접합 경사 계수(m12)와 다를 수 있다(m11≠m12). 미리 정해진 제 1 및 제 2 부분 접합 경사 계수(m11, m12) 중 적어도 하나는 0.50 초과일 수 있으며, 즉, m11 및/또는 m12 > 0.50이다. 또한, 복합 pn 접합 구조체(102-1)의 미리 정해진 제 1 접합 경사 계수(m1)는 제 1 및 제 2 부분 접합 경사 계수(m11, m12)의 미리 정해진 조합에 기초할 수 있다.
아래의 도 4를 참조하여 또한 보다 상세히 설명될 추가 실시예에 따르면, 반도체 장치(100)가 제공될 수 있으며, 반도체 장치(100)는 반도체 기판(120)에 추가의 복합 pn 접합 구조체(102-2)를 포함한다. 복합 pn 접합 구조체(120-1) 및 추가의 복합 pn 접합 구조체(102-2)는 모놀리식으로 집적될 수 있다. 즉, 복합 pn 접합 구조체(102-1) 및 추가의 복합 pn 접합 구조체(102-2)는 동일한 반도체 기판(120) 내에 집적될 수 있다. 대안적으로, 복합 pn 접합 구조체 및 추가의 복합 pn 접합 구조체(102-2)는 모놀리식으로 집적되지 않고 별개의 개별 구성 요소로서 형성될 수 있다. 즉, 대안적인 실시예는, 예를 들어, 본드 와이어 또는 임의의 다른 기술을 사용하여 각각 복합 pn 접합 구조체(102-1) 및 추가의 복합 pn 접합 구조체(102-2)를 갖는 개별적인 칩을 전기적으로 접속시킴으로써 또한 구현될 수 있다. 추가의 복합 pn 접합 구조체(102-2)는 m2≥0.50인 미리 정해진 제 2 접합 경사 계수(m2)를 갖도록 배열될 수 있다. 추가의 복합 pn 접합 구조체(102-2)는 추가의 제 1 부분 pn 접합 구조체(J21) 및 추가의 제 2 부분 pn 접합 구조체(J22)를 포함할 수 있다. 추가의 제 1 부분 pn 접합 구조체(J21)는 미리 정해진 추가의 제 1 부분 접합 경사 계수(m21)를 갖도록 배열될 수 있고, 추가의 제 2 부분 pn 접합 구조체(J22)는 미리 정해진 추가의 제 2 부분 접합 경사 계수(m22)를 갖도록 배열될 수 있다. 미리 정해진 추가의 제 1 부분 접합 경사 계수(m21)는 미리 정해진 추가의 제 2 부분 접합 경사 계수(m22)와 상이할 수 있으며, 즉, m21≠m22이다. 미리 정해진 추가의 제 1 및 제 2 부분 접합 경사 계수(m21, m22) 중 적어도 하나는 0.50보다 클 수 있으며, 즉, m21 및/또는 m22 > 0.50이다. 또한, 추가의 복합 pn 접합 구조체(102-2)의 미리 정해진 제 2 접합 경사 계수(m2)는 미리 정해진 추가의 제 1 및 제 2 접합 경사 계수(m21, m22)의 미리 정해진 조합에 기초할 수 있다.
도 4는 한 쌍의 2개의 복합 pn 접합 구조체(102-1, 102-2)로서 형성된 pn 접합 구조체의 쌍(102)의 예를 나타낸다. 제 1 복합 pn 접합 구조체(102-1)는 또한 때로는 참조 부호 J1로 참조될 수 있고, 제 2 복합 pn 접합 구조체(102-2)는 또한 때로는 참조 부로 J2로 참조될 수 있다. 제 1 복합 pn 접합 구조체(102-1)는 제 1 부분 pn 접합 구조체(J11) 및 제 2 부분 pn 접합 구조체(J12)를 포함하고, 제 2 복합 pn 접합 구조체(102-2)(또한 추가의 pn 접합 구조체로 칭해짐)는 추가의 제 1 부분 pn 접합 구조체(J21) 및 추가의 제 2 부분 pn 접합 구조체(J22)를 포함한다. 즉, 쌍(102)은 각각 제 1 부분 pn 접합 구조체(J11, J21) 및 제 2 부분 pn 접합 구조체(J12, J22)의 병렬 접속을 갖는 한 쌍의 반대-직렬 접속 복합 pn 접합 구조체(102-1, 102-2)에 의해 형성된다. 제 1 복합 pn 접합 구조체(102-1)의 제 1 부분 pn 접합 구조체(J11)는 제 1 부분 접합 경사 계수(m11), 제 1 부분 접합 전압 전위(VJ11) 및 제 1 부분 제로 바이어스 커패시턴스(CJ011)를 가지며, 제 1 복합 pn 접합 구조체(102-1)의 제 2 부분 pn 접합 구조체(J12)는 제 2 부분 접합 경사 계수(m12), 제 2 부분 접합 전압 전위(VJ12) 및 제 2 부분 제로 바이어스 커패시턴스(CJ012)를 가지며, 이는, 예를 들어, 제 1 부분 접합 경사 계수(m12), 제 1 부분 접합 전압 전위(VJ11) 및 제 1 부분 제로 바이어스 커패시턴스(CJ011) 중 적어도 하나와 상이할 수 있다. 제 1 및 제 2 부분 접합 경사 계수(m11, m12)의 조합에 기초하여, 복합 pn 접합 구조체(102-1)의 제 1 유효 접합 경사 계수(m1)가 얻어진다. 즉, 복합 pn 접합 구조체(102-1)는 유효 접합 경사 계수(m1), 유효 접합 전위(VJ1) 및 유효 제로 바이어스 접합 커패시턴스(CJ01)를 갖는 pn 접합 구조체로서 거동한다. 단순한 pn 접합 구조체로서 복합 pn 접합 구조체(102-1)의 이러한 효과적인 거동은 pn 접합 구조체(J1)에 대한 복합 pn 접합 구조체(102-1)의 대응성에 의해 도 4에 나타내어진다. 이에 따라, 복합 pn 접합 구조체(J1)의 전압 의존 커패시턴스 특성은 많은 경우에, mi를 유효(조합된) 접합 경사 계수로서 취하고, 마찬가지로 접합 전위(VJi) 및 제로 바이어스 접합 커패시턴스(CJ0i)에 대해 상술한 표현식 A1을 만족하도록 설명되거나 모델링될 수 있다. 부가적으로, 추가의 복합 pn 접합 구조체(102-2)에 대해, 추가의 제 1 부분 접합 구조체(J21)는 제 1 부분 접합 경사 계수(m21), 추가의 제 1 부분 접합 전압 전위(VJ21) 및 추가의 제 1 부분 제로 바이어스 커패시턴스(CJ021)를 가지며, 추가의 제 2 부분 pn 접합 구조체(J22)는 추가의 제 2 부분 접합 경사 계수(m22), 추가의 제 2 부분 접합 전압 전위(VJ22) 및 추가의 제 2 부분 제로 바이어스 커패시턴스(CJ022)를 가지며, 이는, 예를 들어, 추가의 제 1 부분 접합 경사 계수(m21), 추가의 제 1 부분 접합 전압 전위(VJ21) 및 또 다른 제 1 부분 제로 바이어스 커패시턴스(CJ021) 중 적어도 하나와 다를 수 있다. 추가의 제 1 및 추가의 제 2 부분 접합 경사 계수(m21, m22)의 조합에 기초하여, 추가의 복합 pn 접합 구조체(102-2)의 제 2 유효 접합 경사 계수(m2)가 얻어진다. 즉, 추가의 복합 pn 접합 구조체(102-2)는 유효 접합 경사 계수(m2), 유효 접합 전위(VJ2) 및 유효 제로 접합 커패시턴스(CJ02)를 갖는 pn 접합 구조체로서 거동한다. 복합 pn 접합 구조체(102-1)에 관해서는, 단순한 pn 접합 구조체로서의 추가의 복합 pn 접합 구조체(102-2)의 효과적인 거동이 추가의 복합 pn 접합 구조체(J2)에 대한 추가의 복합 pn 접합 구조체(102-2)의 대응성에 의해 도 4에 나타내어진다. 이에 대응하여, 복합 pn 접합 구조체(J2)의 전압 의존 커패시턴스 특성은 많은 경우에, mi를 유효(조합된) 접합 경사 계수로서 취하고, 마찬가지로 접합 전위(VJi) 및 제로 바이어스 접합 커패시턴스(CJ0i)에 대해 상술한 표현식 A1을 만족하도록 설명되거나 모델링될 수 있다.
즉, 실시예에 따른 도 4에 나타낸 반도체 장치(100)는 제 1 부분 pn 접합 구조체(J11) 및 제 2 부분 pn 접합 구조체(J12)의 제 1 병렬 회로(102-1), 및 추가의 제 1 부분 pn 접합 구조체(J21) 및 추가의 제 2 부분 pn 접합 구조체(J22)의 제 2 병렬 회로(102-2)를 포함하며, 제 1 및 제 2 병렬 회로(102-1, 102-2)는 반대-직렬로 접속된다. 반대-직렬로 접속된 제 1 및 제 2 병렬 회로(102-1, 102-2)는 도 1 및 도 4에 나타낸 pn 접합 구조체(J1, J2)의 쌍(102)을 형성한다.
구체적으로 도 4를 포함하여 상술한 바로부터 이해할 수 있는 바와 같이, pn 접합 구조체의 결과적인 접합 경사 계수(m1, m2)를 갖는 반도체 장치(100)는 큰 자유도로 실현될 수 있다. 특히, m≥0.5의 경사 계수로 항복 전압을 튜닝하는 큰 자유도를 갖는 pn 접합 구조체는 복합 pn 접합 구조체로서 실현될 수 있고, 일부 실시예의 반도체 장치(100)에 대해 사용될 수 있거나, 단독으로 다른 실시예에서 다양한 상이한 토폴로지로 채용될 수 있다.
즉, 도 4에 나타낸 실시예는 접합을 2개의 영역, 즉, 각각의 복합 pn 접합 구조체(102-1, 102-2)를 함께 형성하는 부분 pn 접합 구조체(J11, J12; J21, J22)로 하위 분할함으로써 원하는 특성, 즉, 25V 이하의 미리 정해진 낮은 항복 전압 및 0.5 이상의 미리 정해진 경사 계수를 갖는 접합(pn 접합 구조체)을 얻기 위한 개념을 도입한다.
(1) 보다 높은 웰 주입 도즈를 갖는 하나의 활성 영역으로서, 이는 낮은 미리 정해진 항복 전압을 갖는 pn 접합(J11, J21)의 일부로 귀결되며, 일부 실시예에서, pn 접합부(J11, J21)는 m11<0.50, m21<0.50인 경사 계수를 가질 수 있으며,
(2) 더 낮은 웰 주입 도즈를 갖는 다른 활성 영역으로서, 이는 미리 정해진 것보다 높은 항복 전압 및 m12>0.50, m22>0.50의 경사 계수를 갖는 pn 접합(J12, J22)의 일부로 귀결된다.
이러한 복합 pn 접합(102-1 및 102-2)의 전체적인 거동은 각각 더 높은 웰 도핑에 의해 결정되는 항복 전압을 나타내며, 커패시턴스 대 전압 특성의 경사 계수는 각각 제 1 및 제 2 부분 pn 접합 구조체(J11, J12 및 J21, J22)의 2개의 브랜치에서의 병렬 접속에 의해 결정된다.
(1) 제 1 및 제 2 부분 pn 접합 구조체(J11, J12)(및 J21, J22)의 2개의 영역에서(웰 주입 도즈 및 에너지에 의해, 또한 추가의 확산 단계에 의해) 경사 계수(m11, m12(및 m21, m22))를 조정함으로써, 그리고 (2) 상이한 웰 주입으로 제 1 및 제 2 부분 pn 접합 구조체(J11, J12(및 J21, J22))의 2개의 영역의 면적비를 조정함으로써, 결과적인 복합 접합 구조체(102-1)의 결과적인 유효 경사 계수(m1)(및 ㅂ복합 접합 구조체(102-2)의 유효 경사 계수(m2))가 조정될 수 있다.
일부 실시예에서, 복합 접합(102-1, 102-2)의 쌍(102)에 대해, J11 및 J21(및 각각 J12 및 J22)의 제로 바이어스 커패시턴스(CJ0)는 또한 짝수(예를 들어, 2차) 고조파의 생성을 억제하기 위한 대칭 장치(100)를 형성하는 관점으로부터 동일하게 배열될 수 있다. 유사한 고려 사항이 부분 pn 접합 구조체(J11, J21)(및, 각각 J12 및 J22)의 접합 전압 전위(VJ0)뿐만 아니라 복합 pn 접합 구조체의 쌍(102)을 형성하는 각각의 복합 구조체(102-1, 102-2)의 부분 pn 접합의 면적비에 대해서도 유효하다. 이들 실시예에서, 스퓨리어스 홀수 고조파(예를 들어, 3차 고조파)의 생성을 억제하는 관점에서, 유효 경사 계수(m1 및 m2)를 m1=m2=0.50으로 조정하는 것이 더욱 유리할 수 있다. 다른 실시예에서, 스퓨리어스 홀수 고조파의 생성을 억제하기 위해 유효 경사 계수를 m1=m2>0.50으로 조정한다.
상술한 개념에서, 항복 전압 및 순(net) 경사 계수 모두가 기술 및 물리적 설계 또는 레이아웃 조정에 의해 훨씬 더 큰 파라미터 범위에서 제어될 수 있는 한 쌍의 복합 pn 접합(102-1, 102-2)이 실현된다.
도 5는 2개의 조정된 부분 접합 경사 계수(m11(또는 m21)) 및 (m12(또는 m22))에 기초하여 복합 pn 접합 구조체(102-1(102-2))의 제 1 및 제 2 pn 접합 구조체(J11, J12(또는 J21, J22))의 활성 영역 사이의 면적비의 함수로서 복합 pn 접합 구조체(102-1(또는 102-2))의 결과적인, 조합된 접합 경사 계수(m1(또는 m2))를 나타낸다. 이 경우의 제 1 및 제 2 부분 pn 접합 구조체의 도핑 프로파일은 도 2b(도 3a 및 도 3b의 각각의 도면 부호도 참조)에 나타낸 도면 부호 37 및 41에 대응한다. 상술한 바와 같이, 최저 p-웰 도즈 및 최고 경사 계수를 갖는 접합의 항복 전압은 도 5에 나타낸 바와 같이 높은 항복 전압을 갖는 경향이 있다. 상대적인 면적 기여도는 장치의 물리적 설계(레이아웃)에 의해 용이하게 제어될 수 있다.
일 실시예에 따르면, 제 1 부분 pn 접합 구조체(J11)는 제 1 부분 접합 경사 계수 m11>0.50를 갖도록 배열되며, 제 2 부분 pn 접합 구조체(J12)는 제 2 부분 접합 경사 계수 m12<m11을 갖도록 배열되며, 예를 들어, m11은 0.30과 0.50 사이에 있을 수 있다.
일 실시예에 따르면, 제 1 및 제 2 부분 pn 접합 구조체(J11, J21 및 J12, J22)는 반도체 기판(120)에 배열되며, 상기 조합은 추가의 복합 pn 접합 구조체(102-2)의 J21 및 J22뿐만 아니라 복합 pn 접합 구조체(102-1)의 제 1 및 제 2 부분 pn 접합 구조체(J11, J12)의 반도체 기판(120)의 제 1 주표면 영역(120a)에 병렬의 활성 영역 사이의 면적비에 비례하여 의존한다. 일 실시예에 따르면, 복합 pn 접합 구조체(102-1)의 제 1 및 제 2 부분 pn 접합 구조체(J21, J22) 및 추가의 복합 pn 접합 구조체(102-2)의 제 1 및 제 2 부분 pn 접합 구조체(J21, J22)는 반도체 기판(120)의 횡 방향으로 절연된 공통 영역에 함께 배열될 수 있다. 일 실시예에 따르면, 제 1 및 제 2 부분 pn 접합 구조체(J11, J12; J21, J22)는 반도체 기판(120)의 제 1 주표면 영역(120a)에 대해 깊이 방향으로 반도체 기판(120) 내에 수직 연장된다.
따라서, 실시예는 항복 전압 및/또는 접합 경사 계수에 관한 원하는 거동을 조정 및 획득하기 위해 적어도 2개의 부분 pn 접합 구조체(J11, J12)를 갖는 "복합" pn 접합 구조체(J1)(102-1)를 갖는 반도체 장치(100)에 관한 것이다.
일 실시예에 따르면, 도 6a에 나타낸 반도체 장치(100)는 반도체 기판(120)에 복합 pn 접합 구조체(J1(102-1))를 포함하며, 복합 pn 접합 구조체(J1)는 미리 정해진 제 1 접합 경사 계수(m1), m1≥0.5를 갖도록 배열되며, 복합 pn 접합 구조체(J1)는 제 1 부분 pn 접합 구조체(J11) 및 제 2 부분 pn 접합 구조체(J12)를 포함한다.
제 1 부분 pn 접합 구조체(J11)는 미리 정해진 제 1 부분 접합 경사 계수(m11)를 갖도록 배열되고, 제 2 부분 pn 접합 구조체(J12)는 미리 정해진 제 2 부분 접합 경사 계수(m12)를 갖도록 배열된다. 미리 정해진 제 1 부분 접합 경사 계수(m11)는 미리 정해진 제 2 부분 접합 경사 계수(m12)와 다르며, 즉, m11≠m12이고, 미리 정해진 제 1 및 제 2 부분 접합 경사 계수(m11, m12) 중 적어도 하나는 0.5보다 크며, 즉, m11 및/또는 m12 > 0.5이다. 복합 pn 접합 구조체(J1)의 미리 정해진 제 1 접합 경사 계수(m1)는 제 1 및 제 2 부분 접합 경사 계수(m11, m12)의 미리 정해진 조합에 기초한다.
도 6a는 도 4에 나타낸 바와 같이 "복합" pn 접합(다이오드) 구조체(J1)를 갖는 반도체 장치(100)의 개략 단면도를 나타낸다. 도 6a에 나타낸 바와 같이, 반도체 장치(100)는 반도체 기판(120)의 대향하는 주측면 상의 제 1 주표면 부분(120a) 및 제 2 주표면 부분(120b)을 갖는 반도체 기판(120)을 포함한다.
반도체 기판(120)의 상이한 층 및 영역의 다음의 예시적인 설명은 본질적으로 반도체 기판(120)의 제 2 주표면 부분(120b)으로부터 제 1 주표면 부분(120a)으로 연장된다. 반도체 기판(120)의 상이한 영역 및 구조체는, 예를 들어, 소위 FEOL(Front End Of Line) 프로세스 단계 중에 제조된다.
반도체 기판(120)은 p형 반도체층(120-3)(P 기판(120-3))을 포함할 수 있다. 추가의 p형 층(120-4)(예를 들어, P-에피 층)은 p형 층(120-3) 상에 배열된다. p형 반도체층(120-4)은 p형 층(120-3)에 에피택셜 방식으로 적용될 수 있다. 다른 실시예에서, p형 층(120-4)은 p-기판(120-3)의 일체형 부분일 수 있고 추가적인 에피 층이 아닐 수 있다. 즉, 본원에서 설명되는 에피 층은 선택적인 것으로 고려될 수 있다.
에피택셜 p형 층(120-4)에는, p형 웰 영역(120-5)(P-웰(120-5)) 및 추가의 p형 웰 영역(120-6)(P-웰(120-6))이 배열될 수 있다. 반도체 장치(100)는 p형 웰(120-5, 120-6)의 표면 영역에 인접한 주입 영역의 형태로 고농도로 도핑된 n형 접촉 영역(120-7)을 더 포함한다.
반도체 장치(100)는 반도체 장치(100)에 대해, 그리고 선택적으로, 반도체 기판(120)의 추가의 회로 요소(도 6a에 미도시)에 대해 상호 접속부(110)(예를 들어, 접촉 플러그 또는 비아) 및 접촉 영역(107)을 제공하기 위해 반도체 기판(120)의 제 1 주표면 영역(120a) 상에 접촉 및 금속화층 스택(140)(BEOL(Back End Of Line) 스택)을 더 포함할 수 있다. 금속화 스택(140)의 접촉 구조체 및 (구조화된) 금속화층은 BEOL 프로세스 단계에 의해 형성될 수 있다. 마지막으로, 반도체 웨이퍼(120)와 같은 반도체 기판(120)에 복수의 반도체 장치(100)가 제조되는 경우, 반도체 장치(100)는 분리(다이싱)될 수 있다. 예를 들어, 패드 증착(전극의 형성)을 위한 칩 스케일 패키징 프로세스가 다이싱 프로세스에 선행하여 수행될 수 있다.
도 6a에 나타낸 바와 같이, 제 1 복합 pn 접합 구조체(J1)는 기판 영역(120-4)에서 2개의 상이한 주입 영역(120-5, 120-6)을 사용함으로써 구현될 수 있다. 따라서, 기판 영역(120-4)의 n형 접촉 영역(120-7)은 인접하는(접한) 주입 영역(120-5, 120-6)에 매립된다. 기판 영역(120-4)의 n형 접촉 영역(120-7) 및 주입 영역(120-6)은 (본 실시예에서 접한 부분 pn 접합 구조체(J11, J12)로서) 제 1 부분 pn 접합 구조체(J11)를 형성하고, 기판 영역(122)의 n형 접촉 영역(120-7) 및 주입 영역(120-5)은 제 2 부분 pn 접합 구조체(J12)를 형성한다. 제 2 복합 pn 접합 구조체(J2)의 부분 pn 접합 구조체는 상술한 제 1 복합 pn 접합 구조체(J1)에 대해 설명된 것과 유사한 방식으로 형성될 수 있다.
도 6b에 나타낸 바와 같이, 반도체 영역(120-4)의 제 2 에피택셜 p형 층(120-4)에 p형 웰 영역(120-5)(P-웰(120-5))이 배열되며, p형 웰(120-5)은 반도체 기판(120)의 p형 층(120-4)에서 고농도로 도핑된 n형 접촉 영역(120-7)을 부분적으로만 둘러싸고 있다. 따라서, 반도체 영역(120-4)에서, 고농도로 도핑된 n형 접촉 영역(120-7) 및 제 2 에피택셜 p형 층(120-4)은 제 1 부분 pn 접합 구조체(J11)를 형성하며, p형 웰 영역(120-5) 및 고농도로 도핑된 n형 접촉 영역(120-7)은 제 2 부분 pn 접합 구조체(J12)(본 실시예에서, 접한 부분 pn 접합 구조체(J11, J12)로서)를 형성한다. 예를 들어, p형 웰 영역(120-5)(P-웰(120-5))은, 예컨대 p형 층(120-3) 상에 p형 웰 영역(120-5)을 에피택셜 방식으로 적용하는 동안 또는 주입 단계를 수행하는 것에 의해, p형 반도체층(120-4)에 원하는 도핑 프로파일을 형성함으로써 에피택셜 p형 층(120-4)에 배열될 수 있다.
대안적으로, 층(120-4)의 에피택셜 성장 동안 도핑 레벨을 점차 조정함으로써 부분 pn 접합 구조체(J11)에서 미리 정해진 경사 계수(m12)를 얻기 위해 층(120-4)의 도핑 프로파일이 각각 조정될 수 있다. 즉, 에피 층의 성장 중에 도펀트 소스 가스의 가스 흐름을 제어하여 에피 층에 도핑 레벨의 깊이 의존을 생성함으로써 부분 pn 접합(J11)에 초급격한 접합 거동이 실현될 수 있다.
도 6c에 나타낸 바와 같이, 제 1 부분 pn 접합 구조체(J11)는 기판 영역(120-4)에서 주입 영역(120-5)을 사용함으로써 구현될 수 있으며, n형 접촉 영역(120-7)은 주입 영역(120-5)에 매립된다. 제 1 부분 pn 접합 구조체(J11)로부터 횡 방향으로 이격된 제 2 부분 pn 접합 구조체(J12)는 기판 영역(120-4)에서 주입 영역(120-6)을 사용함으로써 구현될 수 있으며, 추가의 n형 접촉 영역(120-7)이 주입 영역(120-6)에 매립된다. 따라서, 부분 pn 접합 구조체(J11, J12)는 본 실시예에서는 접하지 않는다.
도 6d에 나타낸 바와 같이, 고농도로 도핑된 n형 접촉 영역(120-7)과 제 2 에피 층(120-4)은 제 1 부분 pn 접합 구조체(J11)를 형성하고, p형 웰 영역(120-5) 및 고농도로 도핑된 n형 접촉 영역(120-7)은 제 1 부분 pn 접합 구조체(J11)로부터 횡 방향으로 이격된 제 2 부분 pn 접합 구조체(J12)를 형성한다. 따라서, 부분 pn 접합 구조체(J11, J12)는 본 실시예에서 접하지 않는다.
또한, 도 6d의 경우에서도, 대안적으로, 층(120-4)의 에피택셜 성장 동안 도핑 레벨을 점차 조정함으로써, 부분 pn 접합 구조체(J11)에서 미리 정해진 경사 계수(m12)를 얻기 위해 층(120-4)의 도핑 프로파일이 각각 조정될 수 있다. 즉, 에피 층 성장 중에 도펀트 소스 가스의 가스 흐름을 제어하여 에피 층의 도핑 레벨의 깊이에 의존하도록 함으로써 부분 pn 접합(J11)에서 초급격 접합 거동이 실현될 수 있다.
일 실시예에 따르면, 보다 작은 미리 정해진 부분 접합 경사 계수(m11 또는 m12)를 갖는 제 1 및 제 2 부분 pn 접합 구조체(J11, J12)의 부분 pn 접합 구조체(J11 또는 J12)는 반도체 장치(100)의 미리 정해진 항복 전압을 제공하도록 배열된다.
상세히 상술한 바와 같이, 도핑 레벨이 높을수록 공간 전하 영역(공핍 영역)이 덜 연장되고, 따라서 항복 전압(Vbd)이 (더) 낮아진다. 더욱이, 결과적인 더욱 선형적인 경사진 접합의 거동은 작은(더 작은) 경사 계수로 이어진다. (더) 높은 경사 계수는 더욱 초급격한 도핑 프로파일을 요구한다. 그러나 "이상적인" 급격한 프로파일을 생성할 수 없기 때문에, (더) 낮은 도핑 레벨을 갖는 (더) 넓은 공간 전하 영역이 생성된다. (더) 낮은 도핑 레벨은 더 높은 항복 전압(Vbd)으로 이어진다.
따라서, 반도체 장치(100)의 요구된(예를 들어, 낮은) 항복 전압은 더 작은 미리 정해진 부분 접합 경사 계수(m11 또는 m12)를 갖는 제 1 및 제 2 부분 pn 접합 구조체(J11, J12)의 부분 pn 접합 구조체(J11 또는 J12)에 의해 조정 가능하다.
일 실시예에 따르면, 제 1 부분 pn 접합 구조체(J11)는 0.50보다 큰 제 1 부분 접합 경사 계수(m11)를 갖도록 배열되며, 즉, m11>0.50이고, 제 2 부분 pn 접합 구조체(J12)는 0.25보 큰 제 2 부분 접합 경사 계수(m12)를 갖도록 배열되며, 즉, m12>0.25이다.
일 실시예에 따르면, 제 1 부분 pn 접합 구조체(J11)는 0.50보다 큰 제 1 부분 접합 경사 계수(m11)를 갖도록 배열되며, 즉, m11>0.50이고, 제 2 부분 pn 접합 구조체(J12)는 0.50보다 작은 제 2 부분 접합 경사 계수(m12)를 갖도록 배열되며, 즉, m12<0.50이다.
복합 pn 접합 구조체(J1(102-1))의 미리 정해진 제 1 접합 경사 계수(m1)는 제 1 및 제 2 부분 접합 경사 계수(m11, m12)의 미리 정해진 조합에 기초한다. 따라서, 본 개념에 따르면, 제 1 부분 접합 경사 계수(m11)를 갖는 제 1 부분 pn 접합 구조체(J11)는 초급격 접합으로 형성될 수 있으며, 제 2 부분 접합 경사 계수(m12)를 갖는 제 2 부분 pn 접합 구조체(J12)는 선형으로 경사진 접합으로 형성될 수 있다(m12=0.33±0.10).
일 실시예에 따르면, 제 1 및 제 2 부분 접합 경사 계수(m11, m12)의 상기 미리 정해진 조합은 제 1 및 제 2 부분 pn 접합 구조체(J11, J12)의 반도체 기판(120)의 제 1 주표면 영역(120a)에 평행한 활성 영역(120-5, 120-6) 사이의 면적비에 비례하여 의존한다. 따라서, 결과적인 미리 정해진 제 1 접합 경사 계수(m1)는 회로 설계에 의해, 즉, 제 1 및 제 2 부분 pn 접합 구조체(J11, J12)의 활성 영역의 비율을 조정함으로써 조정될 수 있다.
일 실시예에 따르면, 복합 pn 접합 구조체(J1(102-1))의 제 1 부분 및 제 2 부분 pn 접합 구조체(J11, J12)는, 도 6a 내지 도 6d에 나타낸 바와 같이, 전기적으로 병렬 접속된다. 또한, 제 1 및 제 2 부분 pn 접합 구조체(J11, J12)는 반도체 기판(120)의 제 1 주표면 영역(120a)에 대하여 깊이 방향으로 반도체 기판(120) 내에 수직 연장될 수 있다.
본 기술 분야의 통상의 기술자는 모든 상술한 실시예에서, 주표면(120a)에 평행한 평면 접합에서의 항복 전압과 비교하여 주변 영역에서 항복 전압이 감소되는 것과 같이, 도면 부호 120-7 및 120-4, 120-5, 120-6 사이의 pn 접합의 경계 영역이 도면 부호 120-7과 120-4, 120-5, 120-6 사이에 형성된 평면 접합과 상이한 전기적 특성을 가질 수 있음을 이해할 것이며, 본 기술 분야의 통상의 기술자는 주변 영역의 원하지 않는 특성을 피하기 위해 본원에 설명되는 실시예 중 임의의 것에 추가적인 특징이 선택적으로 추가될 수 있음을 이해할 것인데, 이는 가드 링 주입, 에지 종단 구조체 또는 도면 부호 120-4, 120-5, 120-6에 대해 영역(120-7)의 오버랩(overlap) 또는 언더랩(underlap)을 조정하는 것을 포함할 수 있다.
복합 접합은 반드시 상이한 p 웰(예를 들어, 도 6a 내지 도 6d에 나타낸 바와 같음)에 의해 결정될 필요는 없다는 점에 유의해야 한다. 오히려, 대안으로서, 예를 들어, 병렬 회로화되고 p 웰(또는 단일 p 웰) 및 2개의 상이한 접촉 주입(예를 들어, 도면 부호 120-7)을 사용하여 상이한(부분) 접합 경사 계수를 포함하는 2개의 pn 접합을 구현하는 것도 가능하다. 예를 들어, 인(phosphorus) 도핑을 사용하여 덜 가파른 N-프로파일(또는 N-도핑 프로파일)이 달성될 수 있고, 비소(arsenic) 도핑을 사용하여 더 가파른 프로파일(또는 N-도핑 프로파일)이 달성될 수 있다. 따라서, 인 도핑을 포함하는 덜 가파른 프로파일 및 비소 도핑을 포함하는 더 가파른 프로파일은 p 웰(또는 단일 또는 공통 p 웰)로 도입될 때 2개의 상이한 (부분) 접합 경사 계수로 귀결될 것이다. n-프로파일의 급준성(steepness)은 또한 하나의 프로파일(두 프로파일 중)과 다른 프로파일(두 프로파일 중)에 상이한 어닐링 단계를 적용하여 조정 가능하다.
결론적으로, 병렬 회로화되고 상이한 (부분) 접합 경사 계수를 포함하는 2개의 pn 접합을 구현하기 위해 상이한 p 웰 또는 상이한 p 영역을 가질 필요는 없다. 오히려, 동일한 도핑을 갖는 공통 p 웰 또는 2개의 p 웰이 또한 사용될 수 있으며, 상이한 (부분) 접합 경사 계수는 n-도핑된 영역의 도핑 프로파일을 적응시킴으로써 달성될 수 있다. 이러한 적응은 선택적으로 도 6a 내지 도 6d에 나타낸 실시예에 적용될 수 있으며, 본원에 개시된 다른 실시예에도 적용될 수 있다.
도 7a는 다른 실시예에 따른 복합 pn 접합 구조체(102-1)의 구성을 나타낸다. 복합 pn 접합 구조체(102-1)는 n+ 영역(120-7)과 p-웰 영역(120-5) 사이의 pn 접합 및 다른 인접한 다른 전압 의존 커패시턴스를 포함하며, 이는 본 실시예에서 반도체/산화물 계면(135)에서의 반전 전하층(inversion charge layer)(120-8) 및 반도체 재료의 벌크 또는 에피 층(120-4)에 의해 형성될 수 있다. 벌크 반도체 재료 또는 에피 층(120-4)은 예를 들어, p-도핑되거나 또는 진성(즉, 의도적으로 도핑되지 않음)일 수 있다. 이러한 전압 의존 커패시턴스의 하나의 전극(캐소드에 대응함)은 반도체/산화물 계면(135) 또는 그 부근에서 고정된 산화물 전하(136)의 존재에 의해 야기되는 반전 전하층(120-8)에 의해 형성된다. 반전 전하층(120-8)에 직접 인접하여, 반도체 재료의 체적은 도 7a의 공핍 영역(120-9)에 의해 표시된 바와 같이 이동 전하가 공핍되고, 공핍 구역 아래의 공핍되지 않은 반도체 재료는 전압 의존 커패시턴스의 다른 전극(애노드에 대응함)을 형성한다. 공핍 구역은 공핍층의 경계를 개략적으로 나타내는 점선(137)에 의해 도 7a에 표시되어 있다.
일부 실시예에서, 에지 및 반도체/산화물 계면(135) 부근의 p-웰(120-5)의 도핑 프로파일은, 또한 이 영역에서 반전 전하층(120-8)이 존재하고, n+ 영역(120-7)으로 둘러싸는 반전 전하층(120-8) 사이의 전기적 접속이 확립되도록 조정된다.
전자 반전 전하층(120-8)에 의해 형성된 전압 의존 커패시턴스의 특성은 또한 이러한 종류의 전압 의존 커패시턴스에 대해 경사 계수, 제로 바이어스 커패시턴스 및 접합 전위를 규정하는 상술한 식(A1)에 따라 모델링될 수 있다. 이와 관련하여, 상술한 바와 같이 반전 전하층(120-8)의 존재로 인해 형성된 전압 의존 커패시턴스는 또한 복합 pn 접합 구조체((J1(102-1)), (J2(102-2)))의 관점에서 부분 pn 접합 구조체(J11, J12; J21, J22)로 고려된다.
본 실시예에 따른 복합 pn 접합 구조체(102-1)의 유효 경사 계수는 pn 접합의 경사 계수와 전자 반전 전하층(120-8)의 존재로 인해 형성된 전압 의존 커패시턴스의 경사 계수의 조합이다. 양쪽의 경사 계수의 상대적인 기여도는 (1) pn 접합 및 전압 의존성 커패시턴스(120-8)를 규정하는 각 영역의 도핑 프로파일과 (2) pn 접합 및 전압 의존 커패시턴스(120-8)의 상대 면적에 의해 조정될 수 있다.
전압 의존 커패시턴스(120-8)는 전압 의존 커패시턴스(120-8)가 형성되는 의도된 영역 외부의 영역이 전압 의존 커패시턴스에 기여하는 것을 피하는 채널 정지 영역(120-10)에 의해 둘러싸일 수 있다.
이러한 구조체의 항복 전압(Vbd)은 n+ 영역(120-7)과 p-웰 영역(120-5) 사이의 pn 접합 구조체에 의해 결정된다.
도 7b는 복합 pn 접합 구조체(102-1)의 또 다른 실시예를 나타낸다. 도 7a에 나타낸 실시예의 전압 의존 커패시턴스는 깊은 절연 트렌치 구조체(130)의 수직 측벽 상에 형성된 반전 층(120-8)에 의해 추가로 연장된다. 다른 구체 사항은 도 7a와 관련하여 설명된 것과 유사하며, 여기서 반복하지 않는다.
그 예가 도 8a 내지 도 8d를 참조하여 이하에서 상세히 설명될 수 있는 또 다른 실시예에 따르면, 반도체 장치(100)는 반도체 기판(120)에 추가의(= 제 2) 복합 pn 접합 구조체(J2)를 더 포함하며, 추가의 복합 pn 접합 구조체(J2)는 m2≥0.5인 미리 정해진 추가의 제 1 접합 경사 계수(m2)를 갖도록 배열되며, 추가의 복합 pn 접합 구조체(J2)는 추가의 제 1 부분 pn 접합 구조체(J21) 및 추가의 제 2 부분 pn 접합 구조체(J22)를 더 포함하며, 추가의 제 1 부분 pn 접합 구조체(J21)는 미리 정해진 추가의 제 1 부분 접합 경사 계수(m21)를 갖도록 배열되고, 추가의 제 2 부분 pn 접합 구조체(J22)는 미리 정해진 추가의 제 2 부분 접합 경사 계수(m22)를 갖도록 배열되고, 미리 정해진 추가의 제 1 부분 접합 경사 계수(m21)는 미리 정해진 추가의 제 2 부분 접합 경사 계수(m22)와 상이하며, 즉, m21≠m22이고, 미리 정해진 추가의 제 1 및 제 2 부분 접합 경사 계수들(m21, m22) 중 적어도 하나는 0.50보다 크고, 즉, m21 및/또는 m22 > 0.50이다. 추가의 복합 pn 접합 구조체(J2)의 미리 정해진 추가의 제 1 접합 경사 계수(m2)는 미리 정해진 추가의 제 1 및 제 2 부분 접합 경사 계수(m21, m22)의 미리 정해진 조합에 기초한다.
따라서, 실시예는 그 항복 전압 및 접합 경사 계수(예를 들어, 후자는 스퓨리어스 고조파의 생성 억제에 관한 것임)에 관하여 반도체 장치(100)의 원하는 TVS(Transient Voltage Suppressor) 거동을 조정하고 얻도록 제 1 및 제 2 복합 pn 접합 구조체(J1, J2)를 갖는 반도체 장치(100)에 관한 것이다.
도 8a에 나타낸 바와 같이, 제 1 복합 pn 접합 구조체(J1)는 기판 영역(120-4)에 2개의 상이한 주입 영역(120-5, 120-6)을 사용함으로써 구현될 수 있으며, 제 2 복합 pn 접합 구조체(120-4)가 또한 기판 영역(120-4)에 2개의 상이한 주입 영역(120-5, 120-6)을 사용함으로써 구현될 수 있다. 따라서, 기판 영역(120)의 n형 접촉 영역(120-7)은 인접한 주입 영역(120-5, 120-6)에 매립된다. n형 접촉 영역(120-7)과 주입 영역(120-6)은 제 1 부분 pn 접합 구조체(J11)를 형성하고, n형 접촉 영역(120-7)과 주입 영역(120-5)은 제 2 부분 pn 접합 구조체(J12)(본 실시예에서 접한 부분 pn 접합 구조체(J11, J12로서)를 형성한다. 또한, 추가의 n형 접촉 영역(120-7) 및 추가의 주입 영역(120-6)은 추가의 제 1 부분 pn 접합 구조체(J21)를 형성하며, 추가의 n형 접촉 영역(120-7) 및 추가의 주입 영역(120-5)은 (본 실시예에서 접한 부분 pn 접합 구조체(J21, J22)로서) 추가의 제 2 부분 pn 접합 구조체(J22)를 형성한다.
도 8b에 나타낸 바와 같이, 반도체 영역(120-4)에서, 고농도로 도핑된 n형 접촉 영역(120-7)과 제 2 에피택셜 p형 층(120-4)은 제 1 부분 pn 접합 구조체(J11, J21)를 형성하고, p형 웰 영역(120-5)과 고농도로 도핑된 n형 접촉 영역(120-7)은 제 2 부분 pn 접합 구조체(J12, J22)를 형성한다. 따라서, 반도체 영역(120-4)에서, 고농도로 도핑된 n형 접촉 영역(120-7)과 에피택셜 p형 층(120-4)이 제 1 부분 pn 접합 구조체(J11)를 형성하고, p형 웰 영역(120-5)과 고농도로 도핑된 n형 접촉 영역(120-7)이 (본 실시예에서는 접한 부분 pn 접합 구조체(J11, J12)로서) 제 2 부분 pn 접합 구조체(J12)를 형성한다. 또한, 반도체 영역(120-4)에서, 추가의 고농도로 도핑된 n형 접촉 영역(120-7) 및 에피택셜 p형 층(120-4)이 추가의 제 1 부분 pn 접합 구조체(J21)를 형성하고, 추가의 p형 웰 영역(120-5) 및 추가의 고농도로 도핑된 n형 접촉 영역(120-7)은 (본 실시예에서 접한 부분 pn 접합 구조체(J21, J22)로서) 추가의 제 2 부분 pn 접합 구조체(J22)를 형성한다.
도 8c에 나타낸 바와 같이, 각각의 제 1 부분 pn 접합 구조체(J11, J21)는 기판 영역(120-4)에서 주입 영역(120-5)을 사용함으로써 구현될 수 있으며, 기판 영역(120-4)에서 n형 접촉 영역(120-7)은 각각 주입 영역(120-5)에 매립된다. 각각의 제 2 부분 pn 접합 구조체(J12, J22)는 기판 영역(120-4)의 주입 영역(120-6)을 사용함으로써 구현될 수 있으며, 기판 영역(120-4)의 추가의 n형 접촉 영역(120-7)은 주입 영역(120-6)에 매립된다.
보다 구체적으로는, 제 1 복합 pn 접합 구조체(J1)의 제 1 부분 pn 접합 구조체(J11)는 기판 영역(120-4)에 주입 영역(120-5)을 사용함으로써 구현될 수 있으며, n형 접촉 영역(120-7)은 주입 영역(120-5)에 매립된다. 제 1 부분 pn 접합 구조체(J11)로부터 횡 방향으로 이격되어 있는 제 1 복합 pn 접합 구조체(J1)의 제 2 부분 pn 접합 구조체(J12)는 기판 영역(120-4)의 주입 영역(120-6)을 사용함으로써 구현될 수 있고, 추가의 n형 접촉 영역(120-7)은 주입 영역(120-6)에 매립된다. 따라서, 제 1 복합 pn 접합 구조체(J1)의 부분 pn 접합 구조체(J11, J12)는 본 실시예에서는 접하지 않는다.
또한, 추가의(즉, 제 2) 복합 pn 접합 구조체(J2)의 추가의 제 1 부분 pn 접합 구조체(J21)는 기판 영역(120-4)에 추가의 주입 영역(120-5)을 사용함으로써 구현될 수 있으며, 추가의 n형 접촉 영역(120-7)은 추가의 주입 영역(120-5)에 매립된다. 추가의 제 1 부분 pn 접합 구조체(J21)로부터 횡 방향으로 이격되어 있는 추가(즉, 제 2) 복합 pn 접합 구조체(J2)의 추가의 제 2 부분 pn 접합 구조체(J22)는 기판 영역(120-4)에 추가의 주입 영역(120-6)을 사용함으로써 구현될 수 있고, 추가의 n형 접촉 영역(120-7)이 추가의 주입 영역(120-6)에 매립된다. 따라서, 추가의(즉, 제 2) 복합 pn 접합 구조체(J2)의 부분 pn 접합 구조체(J21, J22)는 이 실시예에서 접하지 않는다.
도 8d에 나타낸 바와 같이, 고농도로 도핑된 n형 접촉 영역(120-7)과 에피택셜 p형 층(120-4)은 제 1 부분 pn 접합 구조체(J11, J21)를 형성하고, p형 웰 영역(120-5) 및 추가의 고농도로 도핑된 n형 접촉 영역(120-7)은 제 2 부분 pn 접합 구조체(J12, J22)를 형성한다.
더욱 구체적으로, 고농도로 도핑된 n형 접촉 영역(120-7)과 에피택셜 p형 층(120-4)이 제 1 복합 pn 접합 구조체(J1)의 제 1 부분 pn 접합 구조체(J11)를 형성하고, p형 웰 영역(120-5) 및 고농도로 도핑된 n형 접촉 영역(120-7)은 제 1 부분 pn 접합 구조체(110)로부터 횡 방향으로 이격되어 있는 제 1 복합 pn 접합 구조체(J1)의 제 2 부분 pn 접합 구조체(J12)를 형성한다. 따라서, 부분 pn 접합 구조체(J11, J12)는 본 실시예에서 접하지 않는다.
또한, 추가의 고농도로 도핑된 n형 접촉 영역(120-7) 및 제 2 에피택셜 p형 층(120-4)은 추가의(즉, 제 2) 복합 pn 접합 구조체(J2)의 추가의 제 1 부분 pn 접합 구조체(J21)를 형성하며, 추가의 p형 웰 영역(120-5) 및 추가의 고농도로 도핑된 n형 접촉 영역(120-7)은 추가의 제 1 부분 pn 접합 구조체(J21)로부터 횡 방향으로 이격되어 있는 추가의(즉, 제 2) 복합 pn 접합 구조체(J2)의 추가의 제 2 부분 pn 접합 구조체(J22)를 형성한다. 따라서, 부분 pn 접합 구조체(J21, J22)는 본 실시예에서 접하지 않는다.
일 실시예에 따르면, 미리 정해진 추가의 제 1 및 제 2 부분 접합 경사 계수(m21, m22)의 미리 정해진 조합은 추가의 제 1 및 제 2 부분 pn 접합 구조체(J21, J22)의 반도체 기판(120)의 제 1 주표면 영역(120a)에 평행한 활성 영역(120-5, 120-6) 사이의 면적비에 비례적으로 의존한다.
또 다른 실시예에 따르면, 추가의 복합 pn 접합 구조체(J2(102-2))의 추가의 제 1 및 제 2 부분 pn 접합 구조체(J21, J22)는 상호 접속층(140)과 반도체 기판(120) 사이에서 병렬로 전기적으로 접속될 수 있다.
또 다른 실시예에 따르면, 추가의 복합 pn 접합 구조체(J2(102-2))의 추가의 제 1 및 제 2 부분 pn 접합 구조체(J21, J22)는 반도체 기판(120)의 제 1 주표면 영역(120a)으로부터 반도체 기판(120) 내에 깊이 방향으로 수직 연장될 수 있다.
또 다른 실시예에 따르면, 복합 pn 접합 구조체(J1)(102-1) 및 추가의 복합 pn 접합 구조체(J2(102-2))는 실질적으로 동일한 경사 계수를 갖도록 배열될 수 있으며, 즉, m1=m2이다.
또 다른 실시예에 따르면, 복합 pn 접합 구조체(J1)(102-1)는 m1=0.5인 미리 정해진 제 1 접합 경사 계수(m1), 미리 정해진 제 1 제로 바이어스 접합 커패시턴스(CJ01) 및 미리 정해진 제 1 접합 전압 전위(VJ1)를 갖도록 배열될 수 있으며, 추가의 복합 pn 접합 구조체(J2(102-2))는 m2=0.5인 미리 정해진 제 2 접합 경사 계수(m2), 미리 정해진 제 2 제로 바이어스 접합 커패시턴스(CJ02) 및 미리 정해진 제 2 접합 전압 전위(VJ2)를 갖도록 배열될 수 있으며, 복합 pn 접합 구조체(J1(102-1))의 미리 정해진 제 1 제로 바이어스 접합 커패시턴스(CJ01) 및 추가의 복합 pn 접합 구조체(J2(102-1))의 미리 정해진 제 2 제로 바이어스 접합 커패시턴스(CJ02)는 실질적으로 동일하다.
또 다른 실시예에 따르면, 복합 pn 접합 구조체(J1(102-1))는 추가의 복합 pn 접합 구조체(J2(102-2))에 반대-직렬로 접속되며, 제 1 접합 경사 계수(m1) 및 제 2 접합 경사 계수(m2)는 0.5보다 크고, 즉, m1 및 m2 > 0.5(매우 급격)이다.
또 다른 실시예에 따르면, 복합 pn 접합 구조체(J1(102-1))는 미리 정해진 제 1 제로 바이어스 접합 커패시턴스(CJ01) 및 미리 정해진 제 1 접합 전위(VJ1)를 갖도록 배열될 수 있고, 추가의 복합 pn 접합 구조체(J2(102-2))는 미리 정해진 제 2 제로 바이어스 접합 커패시턴스(CJ02) 및 미리 정해진 제 2 접합 전압 전위(VJ2)를 갖도록 배열될 수 있으며, 복합 pn 접합 구조체(J1(102-1))의 미리 정해진 제 1 제로 바이어스 접합 커패시턴스(CJ01) 및 추가의 복합 pn 접합 구조체(J2(102-2))의 미리 정해진 제 2 제로 바이어스 접합 커패시턴스(CJ02)는 실질적으로 동일할 수 있고, 제 1 접합 경사 계수(m1) 및 제 2 접합 경사 계수(m2)는 실질적으로 동일할 수 있다.
일 실시예에 따르면, 복합 pn 접합 구조체(J1(102-1))의 미리 정해진 접합 전압 전위(VJ1) 및 추가의 복합 pn 접합 구조체(J2(102-2))의 미리 정해진 제 2 접합 전압 전위(VJ2)는 실질적으로 동일하다.
일 실시예에 따르면, 반도체 장치는 ESD(Electro-Static Discharge) 보호 장치를 형성한다.
도 8a 내지 8d와 관련하여, 동일한 반도체 기판(120) 내에 집적된 복합 pn 접합 구조체(102-1(J1)) 및 추가의 복합 pn 접합 구조체(102-2(J2))를 갖는 실시예가 설명되었다. 물론, 본 발명은 이러한 구성에 한정되는 것은 아니고, 예를 들면, 본드 와이어 또는 본 기술 분야에 알려진 다른 임의의 기술을 사용하여 복합 pn 접합 구조체(102-1(J1))와 추가의 복합 pn 접합 구조체(102-2(J2))를 각각 갖는 별개의 칩을 전기적으로 접속하여 구현될 수도 있다.
몇몇 양태가 장치의 관점에서 특징으로서 설명되었지만, 이러한 설명은 또한 방법의 대응하는 특징의 설명으로서 간주될 수 있음이 명백하다. 몇몇 양태가 방법의 관점에서 특징으로서 설명되었지만, 이러한 설명은 또한 장치의 기능에 관한 대응하는 특징의 설명으로 간주될 수 있음은 명백하다.
상술한 상세한 설명에서, 본 발명의 간소화를 목적으로 다양한 특징이 예에서 함께 그룹화되어 있음을 알 수 있다. 이러한 본 발명의 방법은, 청구된 예가 각 청구항에 명시적으로 언급된 것보다 많은 특징을 요구한다는 의도를 반영하는 것으로 해석되어서는 안된다. 오히려, 이하의 청구항이 반영하는 바와 같이, 본 발명의 주제는 개시된 단일 예의 모든 특징보다 적을 수 있다. 따라서, 이하의 청구항은 본원에서 상세한 설명에 통합되며, 각 청구항은 그 자체로 독립된 예로서 나타날 수 있다. 각각의 청구항은 별개의 예로서 그 자체로 독립적일 수 있으며, 종속 청구항이 하나 이상의 다른 청구항과의 특정 조합에 대해 청구할 수 있지만, 다른 예는 종속항과 각각 다른 종속항의 주제와의 조합 또는 각각의 특징과 다른 종속항 또는 독립항과의 조합을 또한 포함할 수 있음에 유의해야 한다. 특정 조합이 의도되지 않는다고 명시되지 않는 한, 이러한 조합이 본원에서 제안된다. 또한, 이러한 청구항이 종속 청구항에 직접적으로 종속되지 않더라도, 임의의 다른 독립 청구항에 대한 청구항의 특징을 또한 포함하는 것으로 의도된다.
본원에서 특정 실시예가 예시되고 설명되었지만, 본 기술 분야의 통상의 기술자는, 본 발명의 범위를 벗어나지 않고도 다양한 대안 및/또는 동등한 구현이 나타내어지고 설명된 특정 실시예에 대해 대체될 수 있음을 이해할 것이다. 본 출원은 본원에서 논의된 특정 실시예의 임의의 개조 또는 변형을 포괄하도록 의도된다. 따라서, 본 발명은 청구항 및 그 균등물에 의해서만 제한되는 것으로 의도된다.
(확실하지 않을 경우 설명이 우선함)
32 내지 42: 상이한 주입 도즈
100: 반도체 장치
102: pn 접합 구조체의 제 1 쌍
102-1, 102-2: 제 1, 제 2 병렬 회로/복합 pn 접합 구조체
107: 제 1 단자
108: 제 2 단자
110: 상호 접속부
120: 반도체 기판
120a, 120b: 제 1, 제 2 주표면 부분
120-1: n형 기판
120-2: p형 반도체층
120-3: 매립된 p형 반도체층 또는 p형 기판
120-4: p형 반도체층
120-5: p형 웰 영역
120-6: p형 웰 영역
120-7: n형 접촉 영역
120-8: 반전 전하층
120-9: 공핍 영역
120-10: 채널 정지 영역
122: 분리된 반도체 영역
124: 분리된 반도체 영역
130: 깊은 절연 트렌치
132: 반도체 필러
134: 라이너 산화물
135: 반도체/산화물 계면
136: 고정 산화물 전하
137: 공핍 구역의 경계
CJ01, CJ02: 제 1, 제 2 제로 바이어스 커패시턴스
CJ011, CJ012: 제 1, 제 2 부분 제로 바이어스 커패시턴스
J1, J2: 복합 pn 접합 구조체
J11, J21: 제 1 형 부분 pn 접합 구조체
J12, J22: 제 2 형 부분 pn 접합 구조체
m1, m2: 제 1, 제 2 접합 경사 계수
m11, m12: 부분 접합 경사 계수
Vbd: 항복 전압
VJ1, VJ2: 제 1, 제 2 접합 전압 전위
VJ11, VJ12: 제 1, 제 2 부분 접합 전압 전위
PH3: 스퓨리어스 3차 고조파의 신호 전력 레벨

Claims (18)

  1. 반도체 장치(100)로서,
    반도체 기판(120) 내에, 미리 정해진 제 1 접합 경사 계수(m1)가 m1≥0.50로 되도록 배열되는 복합 pn 접합 구조체(J1)를 포함하되,
    상기 복합 pn 접합 구조체(J1)는 제 1 부분 pn 접합 구조체(J11) 및 제 2 부분 pn 접합 구조체(J12)를 포함하고,
    상기 제 1 부분 pn 접합 구조체(J11)는 미리 정해진 제 1 부분 접합 경사 계수(m11)를 갖도록 배열되고, 상기 제 2 부분 pn 접합 구조체(J12)는 미리 정해진 제 2 부분 접합 경사 계수(m12)를 갖도록 배열되고,
    상기 미리 정해진 제 1 부분 접합 경사 계수(m11)는 상기 미리 정해진 제 2 부분 접합 경사 계수(m12)와 상이하고(m11≠m12),
    상기 미리 정해진 제 1 부분 접합 경사 계수(m11)와 상기 미리 정해진 제 2 부분 접합 경사 계수(m12) 중 적어도 하나는 0.50보다 크고(m11 및/또는 m12 > 0.50),
    상기 복합 pn 접합 구조체(J1)의 상기 미리 정해진 제 1 접합 경사 계수(m1)는 상기 제 1 부분 접합 경사 계수(m11)와 상기 제 2 부분 접합 경사 계수(m12)의 미리 정해진 조합에 기초하는,
    반도체 장치(100).
  2. 제 1 항에 있어서,
    상기 제 1 부분 pn 접합 구조체(J11)와 상기 제 2 부분 pn 접합 구조체(J12) 중에서 더 작은 미리 정해진 부분 접합 경사 계수(m11 또는 m12)를 갖는 부분 pn 접합 구조체는, 25V 이하인 상기 반도체 장치(100)의 미리 정해진 항복 전압(Vbd)을 제공하도록 배열되는,
    반도체 장치(100).
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 미리 정해진 조합은, 상기 제 1 부분 pn 접합 구조체(J11)와 상기 제 2 부분 pn 접합 구조체(J12)의, 상기 반도체 기판(120)의 제 1 주표면 영역(120a)에 평행한 활성 영역 사이의 면적비에 비례하여 의존하는,
    반도체 장치(100).
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 복합 pn 접합 구조체(J1)의 상기 제 1 부분 pn 접합 구조체(J11)와 상기 제 2 부분 pn 접합 구조체(J12)는 전기적으로 병렬 접속되어 있는,
    반도체 장치(100).
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 제 1 부분 pn 접합 구조체(J11)는 0.50보다 큰 제 1 부분 접합 경사 계수(m11)(m11>0.50)를 갖도록 배열되고, 상기 제 2 부분 pn 접합 구조체(J12)는 0.25보다 큰 제 2 부분 접합 경사 계수(m12)(m12>0.25)를 갖도록 배열되는,
    반도체 장치(100).
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 제 1 부분 pn 접합 구조체(J11)는 0.50보다 큰 제 1 부분 접합 경사 계수(m11)(m11>0.50)를 갖도록 배열되고, 상기 제 2 부분 pn 접합 구조체(J12)는 0.50보다 작은 제 2 부분 접합 경사 계수(m12)(m12<0.50)를 갖도록 배열되는,
    반도체 장치(100).
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 제 1 부분 pn 접합 구조체(J11) 및 상기 제 2 부분 pn 접합 구조체(J12)는 상기 반도체 기판(120)의 제 1 주표면 영역(120a)에 대하여 깊이 방향으로 상기 반도체 기판(120) 내로 수직 연장되는,
    반도체 장치(100).
  8. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 반도체 기판(120) 내에, 미리 정해진 제 2 접합 경사 계수(m2)가 m2≥0.50로 되도록 배열되는 추가의 복합 pn 접합 구조체(J2)를 더 포함하되,
    상기 추가의 복합 pn 접합 구조체(J2)는 추가의 제 1 부분 pn 접합 구조체(J21) 및 추가의 제 2 부분 pn 접합 구조체(J22)를 포함하고,
    상기 추가의 제 1 부분 pn 접합 구조체(J21)는 미리 정해진 추가의 제 1 부분 접합 경사 계수(m21)를 갖도록 배열되고, 상기 추가의 제 2 부분 pn 접합 구조체(J22)는 미리 정해진 추가의 제 2 부분 접합 경사 계수(m22)를 갖도록 배열되고,
    상기 미리 정해진 추가의 제 1 부분 접합 경사 계수(m21)는 상기 미리 정해진 추가의 제 2 부분 접합 경사 계수(m22)와 상이하며(m21≠m22),
    상기 미리 정해진 추가의 제 1 부분 접합 경사 계수(m21)와 상기 미리 정해진 추가의 제 2 부분 접합 경사 계수(m22) 중 적어도 하나는 0.50보다 크며(m21 및/또는 m22 > 0.50),
    상기 추가의 복합 pn 접합 구조체(J2)의 상기 미리 정해진 제 2 접합 경사 계수(m2)는 상기 미리 정해진 추가의 제 1 부분 접합 경사 계수(m21)와 상기 미리 정해진 추가의 제 2 부분 접합 경사 계수(m22)의 미리 정해진 조합에 기초하는,
    반도체 장치(100).
  9. 제 8 항에 있어서,
    상기 미리 정해진 추가의 제 1 부분 접합 경사 계수(m21)와 상기 미리 정해진 추가의 제 2 부분 접합 경사 계수(m22)의 상기 미리 정해진 조합은, 상기 추가의 제 1 부분 pn 접합 구조체(J21)와 상기 추가의 제 2 부분 pn 접합 구조체(J22)의, 상기 반도체 기판(120)의 제 1 주표면 영역(120a)에 평행한 활성 영역 사이의 면적비에 비례하여 의존하는,
    반도체 장치(100).
  10. 제 8 항 또는 제 9 항에 있어서,
    상기 추가의 복합 pn 접합 구조체(J2)의 상기 추가의 제 1 부분 pn 접합 구조체(J21)와 상기 추가의 제 2 부분 pn 접합 구조체(J22)는 상기 반도체 기판(120)과 전기적으로 병렬 접속되어 있는,
    반도체 장치(100).
  11. 제 8 항 내지 제 10 항 중 어느 한 항에 있어서,
    상기 추가의 제 1 부분 pn 접합 구조체(J21) 및 상기 추가의 제 2 부분 pn 접합 구조체(J22)는, 상기 반도체 기판(120)의 제 1 주표면 영역(120a)으로부터 깊이 방향으로 상기 반도체 기판(120) 내로 수직 연장되는,
    반도체 장치(100).
  12. 제 8 항 내지 제 11 항 중 어느 한 항에 있어서,
    상기 복합 pn 접합 구조체(J1)와 상기 추가의 복합 pn 접합 구조체(J2)는 실질적으로 동일한 경사 계수를 갖도록(m1=m2) 배열되는,
    반도체 장치(100).
  13. 제 8 항 내지 제 12 항 중 어느 한 항에 있어서,
    상기 복합 pn 접합 구조체(J1)는 상기 추가의 복합 pn 접합 구조체(J2)에 반대-직렬(anti-serially) 접속되는,
    반도체 장치(100).
  14. 제 13 항에 있어서,
    상기 복합 pn 접합 구조체(J1)는 m1=0.50인 상기 미리 정해진 제 1 접합 경사 계수(m1), 미리 정해진 제 1 제로 바이어스 접합 커패시턴스(CJ01) 및 미리 정해진 제 1 접합 전위(VJ1)를 갖도록 배열되고,
    상기 추가의 복합 pn 접합 구조체(J2)는 m2=0.50인 상기 미리 정해진 제 2 접합 경사 계수(m2), 미리 정해진 제 2 제로 바이어스 접합 커패시턴스(CJ02) 및 미리 정해진 제 2 접합 전압 전위(VJ2)를 갖도록 배열되고,
    상기 복합 pn 접합 구조체(J1)의 상기 미리 정해진 제 1 제로 바이어스 접합 커패시턴스(CJ01)와 상기 추가의 복합 pn 접합 구조체(J2)의 상기 미리 정해진 제 2 제로 바이어스 접합 커패시턴스(CJ02)는 실질적으로 동일한,
    반도체 장치(100).
  15. 제 13 항에 있어서,
    상기 제 1 접합 경사 계수(m1) 및 상기 제 2 접합 경사 계수(m2)는 0.50보다 큰(m1 및 m2 > 0.50),
    반도체 장치(100).
  16. 제 15 항에 있어서,
    상기 복합 pn 접합 구조체(J1)는 미리 정해진 제 1 제로 바이어스 접합 커패시턴스(CJ01) 및 미리 정해진 제 1 접합 전위(VJ1)를 갖도록 배열되고,
    상기 추가의 복합 pn 접합 구조체(J2)는 미리 정해진 제 2 제로 바이어스 접합 커패시턴스(CJ02) 및 미리 정해진 제 2 접합 전압 전위(VJ2)를 갖도록 배열되고,
    상기 복합 pn 접합 구조체(J1)의 상기 미리 정해진 제 1 제로 바이어스 접합 커패시턴스(CJ01)와 상기 추가의 복합 pn 접합 구조체(J2)의 상기 미리 정해진 제 2 제로 바이어스 접합 커패시턴스(CJ02)는 실질적으로 동일하고,
    상기 제 1 접합 경사 계수(m1)와 상기 제 2 접합 경사 계수(m2)는 실질적으로 동일한,
    반도체 장치(100).
  17. 제 14 항 또는 제 16 항에 있어서,
    상기 복합 pn 접합 구조체(J1)의 상기 미리 정해진 제 1 접합 전압 전위(VJ1)와 상기 추가의 복합 pn 접합 구조체(J2)의 상기 미리 정해진 제 2 접합 전압 전위(VJ2)는 실질적으로 동일한,
    반도체 장치(100).
  18. 제 8 항 내지 제 17 항 중 어느 한 항에 있어서,
    상기 반도체 장치(100)는 ESD(Electro-Static Discharge) 장치를 형성하는,
    반도체 장치(100).
KR1020190097902A 2018-08-13 2019-08-12 반도체 장치 KR20200019096A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE102018213635.1A DE102018213635B4 (de) 2018-08-13 2018-08-13 Halbleitervorrichtung
DE102018213635.1 2018-08-13

Publications (1)

Publication Number Publication Date
KR20200019096A true KR20200019096A (ko) 2020-02-21

Family

ID=69186045

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190097902A KR20200019096A (ko) 2018-08-13 2019-08-12 반도체 장치

Country Status (4)

Country Link
US (2) US10847509B2 (ko)
KR (1) KR20200019096A (ko)
CN (1) CN110828545A (ko)
DE (1) DE102018213635B4 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230073323A (ko) 2020-12-28 2023-05-25 가부시키가이샤 하모닉 드라이브 시스템즈 기어 스카이빙 가공법

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3544056A1 (fr) * 2018-03-21 2019-09-25 STMicroelectronics S.r.l. Circuit de protection esd et son procédé de fabrication
DE102018213633A1 (de) 2018-08-13 2020-02-13 Infineon Technologies Ag Halbleitervorrichtung
DE102018213635B4 (de) * 2018-08-13 2020-11-05 Infineon Technologies Ag Halbleitervorrichtung

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4129106B2 (ja) * 1999-10-27 2008-08-06 三菱電機株式会社 半導体装置
US7426225B2 (en) 2004-02-19 2008-09-16 Sumitomo Electric Industries, Ltd. Optical sub-assembly having a thermo-electric cooler and an optical transceiver using the optical sub-assembly
JP2008516441A (ja) * 2004-10-05 2008-05-15 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ 半導体デバイス及びその使用
US7902585B2 (en) 2005-06-08 2011-03-08 Technical University Delft Linear variable voltage diode capacitor and adaptive matching networks
US7910993B2 (en) 2005-07-11 2011-03-22 Peregrine Semiconductor Corporation Method and apparatus for use in improving linearity of MOSFET's using an accumulated charge sink
US7923818B2 (en) 2005-11-24 2011-04-12 Technische Universiteit Delft Varactor element and low distortion varactor circuit arrangement
US8896093B2 (en) * 2012-12-19 2014-11-25 Alpha And Omega Semiconductor Incorporated Circuit configuration and manufacturing processes for vertical transient voltage suppressor (TVS) and EMI filter
JP6186601B2 (ja) * 2013-01-16 2017-08-30 セイコーＮｐｃ株式会社 可変容量ダイオード
US9224703B2 (en) * 2013-09-24 2015-12-29 Semiconductor Components Industries, Llc Electronic device including a diode and a process of forming the same
US20150325573A1 (en) 2014-05-08 2015-11-12 Triquint Semiconductor, Inc. Dual stack varactor
US9590669B2 (en) 2015-05-08 2017-03-07 Qorvo Us, Inc. Single varactor stack with low second-harmonic generation
DE102015108537B4 (de) * 2015-05-29 2019-07-04 Infineon Technologies Dresden Gmbh Halbleitervorrichtung mit elektrostatischer Entladungsschutzstruktur
CN106558543B (zh) * 2016-08-11 2023-09-01 南京矽力微电子技术有限公司 静电释放保护器件的半导体结构以及制造方法
DE102018213635B4 (de) * 2018-08-13 2020-11-05 Infineon Technologies Ag Halbleitervorrichtung
DE102018213633A1 (de) * 2018-08-13 2020-02-13 Infineon Technologies Ag Halbleitervorrichtung

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230073323A (ko) 2020-12-28 2023-05-25 가부시키가이샤 하모닉 드라이브 시스템즈 기어 스카이빙 가공법

Also Published As

Publication number Publication date
US20200051969A1 (en) 2020-02-13
US11495593B2 (en) 2022-11-08
US20210050342A1 (en) 2021-02-18
DE102018213635A1 (de) 2020-02-13
CN110828545A (zh) 2020-02-21
US10847509B2 (en) 2020-11-24
DE102018213635B4 (de) 2020-11-05

Similar Documents

Publication Publication Date Title
KR20200019096A (ko) 반도체 장치
US8129817B2 (en) Reducing high-frequency signal loss in substrates
US11069674B2 (en) Semiconductor device
US8198703B2 (en) Zener diode with reduced substrate current
KR101099385B1 (ko) 고에너지 정전기 방전 구조 및 방법
KR20160133625A (ko) 전력용 반도체 소자
US10504921B2 (en) Integrated circuit with resurf region biasing under buried insulator layers
CN104851919A (zh) 双向穿通半导体器件及其制造方法
US9496333B2 (en) Resurf high voltage diode
US20170025402A1 (en) Semiconductor esd protection circuit
US9466665B2 (en) High voltage diode
US20210193847A1 (en) High voltage diode on soi substrate with trench-modified current path
US9553143B2 (en) Semiconductor device and method for fabricating the same
KR101850851B1 (ko) 과도 전압 억제 소자 및 그 제조 방법
KR101607207B1 (ko) 과도 전압 억제 소자 및 그 제조 방법
US20050224917A1 (en) Junction diode
CN114050180B (zh) 对称的可控硅结构及其制造方法
CN111863804B (zh) 触发电压可调双向esd保护器件、结构及制备方法
US20120068223A1 (en) Bidirectional protection component
KR101951195B1 (ko) 양방향 ulc-tvs 반도체 소자 및 그 제조방법
KR101828144B1 (ko) 고비저항 기판 상에 형성된 무선 주파수 모듈