CN107564901A - 具有 esd 保护功能的 ldmos 器件及其版图 - Google Patents

Abstract

本发明提供一种具有ESD保护功能的LDMOS器件及其版图，本发明的LDMOS器件，通过在漏区的深N阱中增加一较浅的N阱注入区，在源区的深P阱中增加一较浅的P阱注入区,大大提高了LDMOS器件的保持电压和对应的保持电流，能更加有效避免闩锁效应发生，从而在LDMOS器件进入骤回状态前即可释放ESD电流，从而具有较高的静电放电能力；本发明的LDMOS器件版图，在其漏区版图层上方增加一层N阱注入区，在源区版图层上方增加一层P阱注入区，无需额外的掩膜版即可实现深P阱和深N阱以及N阱注入区、P阱注入区的离子注入，可与业界常用的CMOS BCD工艺实现工艺兼容。

Description

具有ESD保护功能的LDMOS器件及其版图

技术领域

本发明涉及集成电路的静电放电保护设计技术领域，尤其涉及一种具有ESD保护功能的LDMOS器件及其版图。

背景技术

横向扩散金属氧化物半导体(Lateral Diffused Metal-Oxide-Semiconductor，LDMOS)装置已广泛地用于许多种应用类型，例如高电压半导体装置的应用。一般而言，LDMOS装置属于高压晶体管的一种，其本身具有较高的击穿电压，但当其进入骤回崩溃状态时，其保持电压(holding voltage)Vh和对应的保持电流(holding current)Ih均比较低，所以当LDMOS器件作为静电放电(ElectroStatic discharge，ESD)保护器件使用时，其静电放电能力差，容易发生寄生闩锁(Latch up)效应或者误开启的情况，导致器件或芯片烧毁。

因此，需要有一种新的具有ESD保护功能的LDMOS器件及其版图，能够具有较高的静电放电能力。

发明内容

本发明的目的在于提供一种具有ESD保护功能的LDMOS器件及其版图，能够兼容BCD(双极型-互补金属氧化半导体-双扩散金属氧化半导体，Bipolar-CMOS-DMOS)工艺，能够具有较高的静电放电能力。

为解决上述问题，本发明提出一种具有ESD保护功能的LDMOS器件，包括沿横向设置有第一深P阱和深N阱的P型衬底；所述第一深P阱表面沿横向设置有第一P+注入区和第一N+注入区，第一P+注入区和第一N+注入区通过第一隔离结构隔离开来，且所述第一N+注入区作为LDMOS器件的第一源区；所述深N阱表面设置有第二N+注入区，所述第二N+注入区作为LDMOS器件的漏区，与所述第一N+注入区通过第二隔离结构隔离开来，在所述第一深P阱中设有一比所述第一深P阱浅的第一P阱注入区，所述第一隔离结构和第一N+注入区位于所述第一P阱注入区中，在所述深N阱中设有一比所述深N阱浅的N阱注入区，所述第二隔离结构和第二N+注入区位于所述N阱注入区中，所述第一P阱注入区和N阱注入区之间的P型衬底上方覆盖有一第一多晶硅栅极，所述第一多晶硅栅极、第一N+注入区和第一P+注入区均接入一第一接口端，所述第二N+注入区接入一第二接口端。

进一步的，所述第一P+注入区位于所述第一P阱注入区中。

进一步的，所述第一深P阱和所述第一深N阱均为高压阱，所述第一P阱注入区和所述N阱注入区均为低压阱，且所述第一P阱注入区中的阱离子掺杂浓度比所述第一深P阱中的阱离子掺杂浓度高10倍以上，所述N阱注入区均中的阱离子掺杂浓度比所述深N阱中的阱离子掺杂浓度高10倍以上。

进一步的，所述P型衬底还包括横向设置在所述深N阱远离所述第一深P阱一侧的第二深P阱，所述第二深P阱表面沿横向设置有第三N+注入区和第二P+注入区，所述第三N+注入区位于所述第二P+注入区和所述第一深P阱之间，所述第三N+注入区和第二P+注入区通过第三隔离结构隔离开来，且所述第三N+注入区作为LDMOS器件的第二源区，与所述第二N+注入区通过第四隔离结构隔离开来，所述第四隔离结构位于所述N阱注入区中。

进一步的，在所述第二深P阱中设有比所述第二深P阱浅的第二P阱注入区，所述第三隔离结构和第三N+注入区位于所述第二P阱注入区中。

进一步的，所述第二深P阱为高压阱，所述第二P阱注入区为低压阱，且所述第二P阱注入区中的阱离子掺杂浓度比所述第二深P阱中的阱离子掺杂浓度高10倍以上。

进一步的，所述N阱注入区与所述第二P阱注入区之间的P型衬底上方覆盖有第二多晶硅栅极，所述第二多晶硅栅极、第三N+注入区和第二P+注入区均接至所述第一接口端。

进一步的，所述第一接口端为接地端，所述第二接口端为静电输入端。

本发明还提供一种具有ESD保护功能的LDMOS器件版图，包括：第一深P阱区、深N阱区、第一P+注入区、第一N+注入区、第二N+注入区、第一P阱注入区、N阱注入区以及第一多晶硅栅极；其中，所述第一深P阱区与所述深N阱区同层间隔设置；所述第一P+注入区和所述第一N+注入区均位于所述第一深P阱区的上层，并均对应所述第一深P阱区的区域设置，且所述第一P+注入区和所述第一N+注入区隔离开来，所述第一N+注入区作为LDMOS器件的第一源区，所述第一P+注入区位于所述第一N+注入区远离所述深N阱区的一侧；所述第二N+注入区位于所述深N阱区的上层，并对应所述深N阱区的区域设置，且所述第二N+注入区作为LDMOS器件的漏区，与所述第一N+注入区隔离开来；所述第一P阱注入区覆盖在所述第一N+注入区和所述第一P+注入区的上层；所述N阱注入区覆盖在所述第二N+注入区的上层；所述第一多晶硅栅极位于所述第一P阱注入区和所述N阱注入区的上层，并覆盖在所述第一P阱注入区和所述N阱注入区之间。

进一步的，所述第一P+注入区的两个端部还延伸并环绕在所述第一N+注入区和第二N+注入区的相应的端部外侧。

进一步的，所述LDMOS器件版图还包括：第二深P阱区、第二P+注入区、第三N+注入区、第二P阱注入区和第二多晶硅栅极，其中，所述第二深P阱区与所述深N阱区同层间隔设置，并位于所述深N阱区且远离所述第一深P阱区的一侧；所述第二P+注入区和第三N+注入区均位于所述第二深P阱区上层，并均对应所述第一深P阱区的区域设置，且所述第二P+注入区和所述第三N+注入区隔离开来，所述第三N+注入区作为LDMOS器件的第二源区，所述第二P+注入区位于所述第三N+注入区远离所述深N阱区的一侧；所述第二P阱注入区覆盖在所述第二N+注入区和所述第二P+注入区的上层；所述第二多晶硅栅极位于所述第二P阱注入区和所述N阱注入区的上层，并覆盖在所述第二P阱注入区和所述N阱注入区之间。

进一步的，所述第一P+注入区和第二P+注入区的端部首尾相接，将所述第一N+注入区、所述第二N+注入区和所述第三N+注入区包围在内。

与现有技术相比，本发明的技术方案具有以下有益效果：

1、本发明的LDMOS器件，通过在漏区的深N阱中增加一较浅的N阱注入区，在源区的深P阱中增加一较浅的P阱注入区,大大提高了LDMOS器件的保持电压和对应的保持电流，能更加有效避免闩锁效应发生，从而在LDMOS器件进入骤回状态前即可释放ESD电流，从而具有较高的静电放电能力，可以用于12V、20V、24V及更高压的LDMOS ESD器件的制造；

2、本发明的LDMOS器件版图，实质上是在漏区版图层上方增加一层N阱注入区，在源区版图层上方增加一层P阱注入区，因此无需额外的掩膜版即可实现第一深P阱和深N阱以及N阱注入区、P阱注入区的离子注入，可与业界常用的CMOS BCD工艺实现工艺兼容。

附图说明

图1是现有技术中常规的LDMOS器件结构示意图；

图2是现有技术中常规的LDMOS器件的I-V特性曲线图；

图3A是本发明实施例一的LDMOS器件的结构示意图；

图3B是本发明实施例二的LDMOS器件的结构示意图；

图4A是本发明实施例一的LDMOS器件版图结构示意图；

图4B是本发明具实施例二的LDMOS器件版图结构示意图；

图5是现有技术和本发明的LDMOS器件的I-V特性曲线图。

具体实施方式

图1为现有的一种典型的LDMOS装置的剖面结构示意图，该LDMOS装置包括：P型基底100、设置于P型基底100上的栅极110、P型基底100中的N+扩散区112构成的源极区、P型基底100中的N型阱区102构成的漏极区、N+扩散区106构成的电极连接点。栅极110用以控制N+扩散区112与N型阱区102之间的电性连接，可以接至地线VSS，P型基底100通过P+扩散区116耦接至地线VSS，N+扩散区112也耦接至地线VSS，N型阱区102通过N+扩散区106接至接合焊垫PAD，P+扩散区104、N型阱区102、P型基底100以及N+扩散区112构成一寄生SCR。

当ESD事件发生在接合焊垫PAD且ESD电压不足以导通SCR时，ESD电流会经接合焊垫PAD、N+扩散区106、N型阱区102、P型基底100及N+扩散区112传导至地线VSS释放。当ESD事件发生在接合焊垫PAD且ESD电压足以导通SCR(即达到触发电压Vt)时，短时间内所注入的高电流脉冲会触发LDMOS装置中的寄生SCR进入骤回(snapback)状态来进行放电，放电电流为It。然而，当其进入骤回崩溃状态时，其保持电压(holding voltage)Vh和对应的保持电流(holding current)Ih均比较低，如图2中保持电压Vh低于电源电压Vdd，所以当LDMOS器件作为ESD保护器件使用时，其静电放电能力差，容易发生寄生闩锁(Latch up)效应或者误开启的情况，导致器件或芯片烧毁。

因此，本发明提供一种具有ESD保护功能的LDMOS器件及其版图，能够在不修改现有LDMOS器件的高压电路结构的前提下，通过在器件区域(coredevice)的高压阱中设置较浅的低压阱，提高了LDMOS器件的保持电压，使其能够具有较高的静电放电能力，保证了LDMOS器件应用于ESD保护时的可靠性，同时能够很好地兼容BCD工艺，且成本低、易于实现。

为使本发明的目的、特征更明显易懂，下面结合附图对本发明的具体实施方式作进一步的说明，然而，本发明可以用不同的形式实现，不应只是局限在所述的实施例。

实施例一

请参考图3A，本发明提出一种具有ESD保护功能的LDMOS器件，包括沿横向设置有第一深P阱301和深N阱302的P型衬底300；所述第一深P阱301表面沿横向设置有第一P+注入区306和第一N+注入区307，第一P+注入区306和第一N+注入区307通过第一隔离结构303a隔离开来，且所述第一N+注入区307作为LDMOS器件的第一源区(source)；所述深N阱302表面设置有第二N+注入区308，第二N+注入区308作为LDMOS器件的漏区(drain)，与所述第一N+注入区307通过第二隔离结构303b隔离开来。其中，在所述第一深P阱301中设有深度相对第一深P阱301较浅的第一P阱注入区304，所述第一隔离结构303a和第一N+注入区307位于第一P阱注入区304中，也可以理解为第一P阱注入区304覆盖所述第一隔离结构303a和第一N+注入区307所在区域；在所述深N阱302中设有深度相对深N阱302较浅的N阱注入区305，所述第二隔离结构303b和第二N+注入区308位于N阱注入区305中，也可以理解为N阱注入区305覆盖所述第二隔离结构303b和第二N+注入区308所在区域；所述第一P阱注入区304和N阱注入区305之间的P型衬底300上方覆盖有第一多晶硅栅极309，所述第一多晶硅栅极309、第一N+注入区307和第一P+注入区306均接入第一接口端PAD1，所述第二N+注入区308接入第二接口端PAD2。

本实施例中，第一深P阱301和深N阱302均高压阱，可以通过采用较低的阱离子注入浓度以及较深的注入深度来形成，而第一P阱注入区304为低压阱。例如为1.2V或1.8V低压阱，此时第一P阱注入区304可通过采用与1.2V或1.8V器件低压P阱相同的掩膜版和离子注入工艺来形成，从而使得第一P阱注入区304的形成过程既不增加掩膜板又不增加制造工艺，较佳地，第一P阱注入区304的阱离子注入浓度比第一深P阱301的的阱离子注入浓度高出至少一个数量级，即所述第一P阱注入区304中的阱离子掺杂浓度比所述第一深P阱301中的阱离子掺杂浓度高10倍以上；同样地，所述N阱注入区305也为低压阱，例如为1.2V或1.8V低压阱，此时N阱注入区305可以通过采用与1.2V或1.8V器件低压N阱相同的掩膜版和离子注入工艺来形成，从而使得，N阱注入区305的形成过程既不增加掩膜板又不增加制造工艺，较佳地，N阱注入区305的阱离子注入浓度比深N阱302的阱离子注入浓度高出至少一个数量级，即N阱注入区305的阱离子掺杂浓度比所述深N阱302中的阱离子掺杂浓度高10倍以上。

本实施例中，第一P+注入区306远离第一隔离结构303a的一侧通过第一器件隔离结构303d与所述P型衬底300中其他的器件区域隔离开来，第二N+注入区308远离第二隔离结构303b的一侧通过第二器件隔离结构303c与所述P型衬底300中其他的器件区域隔离开来，从而实现本实施例的LDMOS器件与所述P型衬底300中其他器件的区域隔离开，其中，第一隔离结构303a、第二隔离结构303b、第一器件隔离结构303d以及第二器件隔离结构303c均为浅沟槽隔离结构。

本实施例中，第一P+注入区306还位于所述第一P阱注入区304中，第一器件隔离结构303d的部分区域也位于所述第一P阱注入区304中，即所述第一P阱注入区304还覆盖第一P+注入区306区域以及部分第一器件隔离结构303d区域，第二器件隔离结构303c的部分区域也位于所述N阱注入区305中，即所述N阱注入区305还覆盖部分第二器件隔离结构303c区域。所述第一P阱注入区304与P型衬底300同电位，所述N阱注入区305与P型衬底300之间的电压为5V～40V，例如为12V、20V、24V。

请参考图4A，本实施例还提供一种LDMOS器件版图结构，包括：衬底层400、第一深P阱区(未图示)、深N阱区(未图示)、第一P+注入区406、第一N+注入区401、第二N+注入区402、第一P阱注入区403、N阱注入区404以及第一多晶硅栅极405。其中，第一深P阱区和所述深N阱区同层设置，并间隔开来；所述第一P+注入区406和所述第一N+注入区401隔离开来，且位于所述第一深P阱区上层，并对应所述第一深P阱区的区域设置，所述第一N+注入区401作为LDMOS器件的第一源区，所述第一P+注入区406位于所述第一N+注入区401远离所述深N阱区的一侧；所述第二N+注入区402位于所述深N阱区的上层，并对应所述深N阱区的区域设置，所述第二N+注入区402作为LDMOS器件的漏区，与所述第一N+注入区401隔离开来；所述第一P阱注入区403覆盖在所述第一N+注入区401和所述第一P+注入区406的上层；所述N阱注入区404覆盖在所述第二N+注入区402上层；所述第一多晶硅栅极405位于所述第一P阱注入区403和所述N阱注入区404的上层，并覆盖在所述第一P阱注入区403和所述N阱注入区404之间。

本实施例中，所示第一N+注入区401与所述第二N+注入区402平行设置，长度延伸方向一致，优选地，均为矩形区域，所述第一P+注入区406、所述第一P阱注入区403、所述N阱注入区404以及所述第一多晶硅栅极405的长度延伸方向均与所述第一N+注入区401、所述第二N+注入区402的长度延伸方向一致，且所述第一P+注入区406的两个端部还延伸并环绕在所述第一N+注入区401和第二N+注入区402的相应的端部外侧。

本实施例中的LDMOS器件版图共具有5层结构：第一层版图结构包括所述衬底层400；第二层版图结构包括所述第一深P阱区和所述深N阱区；第三层版图结构包括所述第一P+注入区406、所述第一N+注入区401以及所述第二N+注入区402；第四层版图结构包括所述第一P阱注入区403和所述N阱注入区404，第五层版图结构包括所述第一多晶硅栅极405。

本实施例根据图4A所示的LDMOS器件版图进行图3A所示的LDMOS器件制造的过程包括：

首先，提供P型衬底300，P型衬底300可以是硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)中的至少一种，通过浅沟槽隔离工艺在所述P型衬底300中依次形成第一隔离结构303a、第二隔离结构303b、第一器件隔离结构303d以及第二器件隔离结构303c；

接着，采用阱离子注入光罩掩膜版(mask)在P型衬底300中进行深阱离子注入并可进行离子注入后的退火，以在P型衬底300对应的区域和深度分别形成第一深P阱301和深N阱区302；

然后，可以采用已有的低压P阱掩膜版和低压N阱掩膜版在P型衬底300中进行核心器件阱离子注入(core device Well IMP)并可进行离子注入后的退火，以分别在第一深P阱301中形成第一P阱注入区304，在深N阱区302中形成N阱注入区305；

然后，采用多晶硅栅极工艺在第一P阱注入区304和N阱注入区305之间的所述P型衬底300上形成多晶硅栅极309；

接着，采用源漏区离子注入掩膜版在多晶硅栅极309两侧的所述P型衬底300中进行源漏区离子注入，并可再次进行离子注入后的退火，以在P型衬底300对应的表层区域分别形成第一P+注入区306、第一N+注入区307以及第二N+注入区308；

然后，通过接触孔工艺、互连工艺以及焊垫工艺将多晶硅栅极309、第一P+注入区306、第一N+注入区307连接至第一接口端PAD1，将第二N+注入区308连接至第二接口端PAD2。

需要说明的是，上述LDMOS器件制作过程中，也可以先形成第一深P阱301和深N阱302后，再制作第一隔离结构303a、第二隔离结构303b、第一器件隔离结构303d以及第二器件隔离结构303c；还可以先制作完成多晶硅栅极309、第一P+注入区306、第一N+注入区307以及第二N+注入区308，然后分别在第一深P阱301中形成第一P阱注入区304，在深N阱区302中形成N阱注入区305。此外，第一P阱注入区304的掺杂浓度和注入剂量相对第一深P阱301较高，但注入深度相对相对第一深P阱301较浅，在通过阱离子注入形成第一深P阱301时，离子的能量较高，而在通过阱离子注入形成第一P阱注入区304时，离子的能量较低。类似地，N阱注入区305的掺杂浓度和注入剂量相对深N阱302中较高，但注入深度相对深N阱302较浅，在通过阱离子注入形成深N阱302时，离子的能量较高，而在通过阱离子注入形成N阱注入区305时，离子的能量较低。例如，形成第一深P阱301、N阱区302时的离子注入的能量分别为800KeV～2000KeV，第一P阱注入区304和N阱注入区305注入剂量可以分别为1×10¹³cm^-2～1×10¹⁴cm^-2。

请参阅图3A，本实施例中用作静电防护结构的LDMOS器件(n型LDMOS器件)在ESD发生下的工作原理是这样的：

当电路处于正常工作条件下时，由于多晶硅栅极309与第一N+注入区307(即源区)通过第一接口端PAD1都接地，该LDMOS器件结构处于关闭状态，不影响电路的正常输出；

当电路受到静电影响时，静电电压通过第二接口端PAD2输入到LDMOS器件结构的第二N+注入区308(即漏区)，抬高第二N+注入区308的电位，当第二N+注入区308积累的静电达到一定程度时，所述N阱注入区305与所述第一P阱注入区304形成的PN结会发生雪崩击穿，使得由所述N阱注入区305、第一P阱注入区304以及第一N+注入区307形成的横向寄生NPN开启，从第二N+注入区308流入的静电电流将主要流经N阱注入区305及其下方深N阱302，并从LDMOS器件沟道下的P型衬底300注入到第一深P阱301中的第一P阱注入区304，最后到达第一N+注入区307进行静电电流泄放。第一P阱注入区304和N阱注入区305，增加了源区和漏区的载流子数目，限制了源区、P衬底和漏区之间的NPN三极管开启时耗尽区的宽度，避免了器件自身在ESD放电时雪崩击穿烧毁，同时没有改变深N阱和P衬底之间的PN结，保持器件耐高压性能不变。

请参考图5，经测试，本发明的LDMOS器件在电路正常工作时处于关闭状态，可耐高压，不会产生漏电，在静电发生时，可以提供ESD电荷泄放通路，保证该具有驱动功能的器件及其后方的内部电路不被静电损坏，而且其第一P阱注入区304a和N阱注入区305大大提高了LDMOS器件的保持电压和对应的保持电流，能更加有效避免闩锁效应发生，从而在LDMOS器件进入骤回状态前即可释放ESD电流，从而具有较高的静电放电能力，可以用于12V、20V、24V及更高压的LDMOS ESD器件的制造；本实施例的LDMOS器件版图，实质上是在漏区版图层上方增加一层N阱注入区，在源区版图层上方增加一层P阱注入区，因此无需额外的掩膜版即可实现第一深P阱和深N阱以及N阱注入区、P阱注入区的离子注入，可与业界常用的CMOS BCD工艺实现工艺兼容，其第一P阱注入区304和N阱注入区305的注入形成工艺也可以使用工艺流程中已经有的深P阱注入和深N阱注入光罩，避免了光罩成本。

实施例二

请参考图3B，本实施例提供一种具有ESD保护功能的LDMOS器件，包括沿横向依次设置有第一深P阱301a、深N阱302和第二深P阱301b的P型衬底300；所述第一深P阱301a表面沿横向设置有第一P+注入区306a和第一N+注入区307a，第一P+注入区306a和第一N+注入区307a通过第一隔离结构303a隔离开来，且所述第一N+注入区307a作为LDMOS器件的第一源区(source)；所述深N阱302表面设置有第二N+注入区308，第二N+注入区308作为LDMOS器件的漏区(drain)，与所述第一N+注入区307a通过第三隔离结构303b隔离开来，所述第二深P阱301b表面沿横向依次设置有第三N+注入区307b和第二P+注入区306b，第二P+注入区306b和第三N+注入区307b通过第三隔离结构303e隔离开来，且所述第三N+注入区307b作为LDMOS器件的第二源区(source)，与所述第二N+注入区307a通过第四隔离结构303f隔离开来。在所述第一深P阱301a中设有深度相对第一深P阱301a较浅的第一P阱注入区304a，所述第一隔离结构303a和第一N+注入区307a位于第一P阱注入区304a中，也可以理解为第一P阱注入区304a覆盖所述第一隔离结构303a和第一N+注入区307a所在区域；在所述深N阱302中设有深度相对深N阱302较浅的N阱注入区305，所述第二隔离结构303b和第二N+注入区308位于N阱注入区305中，也可以理解为N阱注入区305覆盖所述第二隔离结构303b和第二N+注入区308所在区域；在所述第二深P阱301b中设有深度相对第二深P阱301b较浅的第二P阱注入区304b，所述第三隔离结构303e和第三N+注入区307b位于第二P阱注入区304b，也可以理解为第二P阱注入区304b覆盖所述第三隔离结构303e和第三N+注入区307b的所在区域。所述第一P阱注入区304a和N阱注入区305之间的P型衬底300上方覆盖有第一多晶硅栅极309a，，所述第二P阱注入区304b和N阱注入区305之间的P型衬底300上方覆盖有第二多晶硅栅极309b，所述第一多晶硅栅极309a、第一N+注入区307a、第一P+注入区306a、第二多晶硅栅极309b、第三N+注入区307b、第二P+注入区306b均接入第一接口端PAD1，所述第二N+注入区308接入第二接口端PAD2。

本实施例中，第一深P阱301a、深N阱302和第二深P阱301b均高压阱，可以通过采用较低的阱离子注入浓度以及较深的注入深度来形成，而第一P阱注入区304a为低压阱，例如为1.2V或1.8V低压阱，此时第一P阱注入区304可通过采用与1.2V或1.8V器件低压P阱相同的掩膜版和离子注入工艺来形成，从而使得第一P阱注入区304的形成过程既不增加掩膜板又不增加制造工艺，较佳地，第一P阱注入区304a的阱离子注入浓度比第一深P阱301a的的阱离子注入浓度高出至少一个数量级，即所述第一P阱注入区304a中的阱离子掺杂浓度比所述第一深P阱301a中的阱离子掺杂浓度高10倍以上。同样地，所述N阱注入区305也为低压阱，例如为1.2V或1.8V低压阱，此时N阱注入区305可以通过采用与1.2V或1.8V器件低压N阱相同的掩膜版和离子注入工艺来形成，从而使得，N阱注入区305的形成过程既不增加掩膜板又不增加制造工艺，较佳地，N阱注入区305的阱离子注入浓度比深N阱302的的阱离子注入浓度高出至少一个数量级，即N阱注入区305的阱离子掺杂浓度比所述深N阱302中的阱离子掺杂浓度高10倍以上。第二P阱注入区304b为低压阱，例如为1.2V或1.8V低压阱，此时第二P阱注入区304b可通过采用与1.2V或1.8V器件低压P阱相同的掩膜版和离子注入工艺来形成，从而使得第二P阱注入区304b的形成过程既不增加掩膜板又不增加制造工艺，较佳地，第二P阱注入区304b的阱离子注入浓度比第二深P阱301b的的阱离子注入浓度高出至少一个数量级，即所述第二P阱注入区304b中的阱离子掺杂浓度比所述第二深P阱301b中的阱离子掺杂浓度高10倍以上。

本实施例中，第一P+注入区306a远离第一隔离结构303a的一侧通过第一器件隔离结构303d与所述P型衬底300中其他的器件区域隔离开来，第二P+注入区306b远离第三隔离结构303e的一侧通过第二器件隔离结构303c与所述P型衬底300中其他的器件区域隔离开来，从而实现本实施例的LDMOS器件与所述P型衬底300中其他的器件区域隔离开，其中，第一隔离结构303a、第二隔离结构303b、第一器件隔离结构303d、第二器件隔离结构303c、第三隔离结构303e、第四隔离结构303f均为浅沟槽隔离结构。

本实施例中，第一P+注入区306a以及部分第一器件隔离结构303d位于所述第一P阱注入区304a中，也可以理解为所述第一P阱注入区304a还覆盖第一P+注入区306a以及部分第一器件隔离结构303d区域，所述第一P阱注入区304a与P型衬底300同电位。部分第四隔离结构303f位于所述N阱注入区305中，也可以理解为所述N阱注入区305还覆盖部分第四隔离结构303f区域，所述N阱注入区305与P型衬底300之间的电压为5V～40V，例如为12V、20V、24V。第二P+注入区306b以及部分第二器件隔离结构303c位于所述第二P阱注入区304b中，也可以理解为所述第二P阱注入区304b还覆盖第二P+注入区306b以及部分第二器件隔离结构303c区域，第二P阱注入区304b与P型衬底300之间同电位。

请参考图4B，本实施例还提供一种LDMOS器件版图结构，包括：衬底层400、第一深P阱区(未图示)、深N阱区(未图示)、第二深P阱区(未图示)、第一P+注入区406a、第一N+注入区401a、第二N+注入区402、第三N+注入区401b、第二P+注入区406b、第一P阱注入区403a、N阱注入区404、第二P阱注入区403b、第一多晶硅栅极405a以及第二多晶硅栅极405b。其中，所述第一深P阱区、所述深N阱区和所述第二深P阱区同层设置并依次间隔开来；所述第一P+注入区406a和所述第一N+注入区401a均位于所述第一深P阱区的上层，并均对应所述第一深P阱区的区域设置，且第一P+注入区406a和第一N+注入区401a隔离开来，所述第一N+注入区401a作为LDMOS器件的第一源区，所述第一P+注入区406a位于所述第一N+注入区401a远离所述深N阱区的一侧；所述第二N+注入区402位于所述深N阱区的上层，并对应所述深N阱区的区域设置，且所述第二N+注入区402作为LDMOS器件的漏区，与所述第一N+注入区401a隔离开来；所述第三N+注入区401b和所述第二P+注入区406b均位于所述第二深P阱区上层，并对应所述第二深P阱区的区域设置，且第二P+注入区406b和第二N+注入区401b隔离开来，所述第三N+注入区401b作为LDMOS器件的第二源区，所述第三P+注入区406b位于所述第二N+注入区401b远离所述深N阱区的一侧；所述第一P阱注入区403a覆盖在所述第一N+注入区401a和所述第一P+注入区406a的上层；所述N阱注入区404覆盖在所述第二N+注入区402的上层；所述第二P阱注入区403b覆盖所述第三N+注入区401b和所述第二P+注入区406b的上层；所述第一多晶硅栅极405a位于所述第一P阱注入区403a和所述N阱注入区404的上层，并覆盖在所述第一P阱注入区403a和所述N阱注入区404之间；第二多晶硅栅极405b位于所述第二P阱注入区403b和所述N阱注入区404的上层，并覆盖在所述第二P阱注入区403b和所述N阱注入区404之间。

本实施例中，第一N+注入区401a、第二N+注入区402、第三N+注入区401b平行设置，长度延伸方向一致，优选地，均为矩形区域，第一P+注入区406a、第一P阱注入区403a、N阱注入区404、第二P+注入区406b、第二P阱注入区403b以及第一多晶硅栅极405a、第二多晶硅栅极405b的长度延伸方向均与第一N+注入区401a、第二N+注入区402、第三N+注入区401b长度延伸方向一致，且所述第一P+注入区406a的两个端部和第二P+注入区406b的两个端部首尾相接，将第一N+注入区401a、第二N+注入区402、第三N+注入区401b包围在内。

本实施例中，第一深P阱区、深N阱区和第二深P阱区为依次排开的同层版图结构；第一P+注入区406a、第一N+注入区401a、第二N+注入区402、第三N+注入区401b以及第二P+注入区406b为依次排开的同层版图结构；第一P阱注入区403a、N阱注入区404和第二P阱注入区403b为依次排开的同层版图结构；第一多晶硅栅极405a和第二多晶硅栅极405b为同层版图结构。因此本实施例的LDMOS器件版图共具有5层结构：第一层版图结构包括所述衬底层；第二层版图结构包括所述第一深P阱区、深N阱区和第二深P阱区；第三层版图结构包括第一P+注入区406a、第一N+注入区401a、第二N+注入区402、第三N+注入区401b以及第二P+注入区406b；第四层版图结构包括第一P阱注入区403a、N阱注入区404和第二P阱注入区403b，第五层版图结构包括第一多晶硅栅极405a和第二多晶硅栅极405b。

本实施例根据图4B所示的LDMOS器件版图进行图3B所示的LDMOS器件制造的过程与实施例一的制造过程基本相同，本领域技术人员可以参考实施例一的制造过程来完成本实施例的LDMOS器件制造，在此不再赘述。

请参阅图3B，本实施例中用作静电防护结构的LDMOS器件(n型LDMOS器件)实质上是形成了两个共漏极的NMOS管，在ESD发生下的工作原理是这样的：

当电路处于正常工作条件下时，由于第一多晶硅栅极309a与第一N+注入区307a(即第一源区)、第二多晶硅栅极309b与第三N+注入区307b(即第二源区)通过第一接口端PAD1都接地，该LDMOS器件结构处于关闭状态，不影响电路的正常输出；

当电路受到静电影响时，静电电压通过第二接口端PAD2输入到LDMOS器件结构的第二N+注入区308(即漏区)，抬高第二N+注入区308的电位，当第二N+注入区308积累的静电达到一定程度时，所述N阱注入区305与所述第一P阱注入区304a、第二P阱注入区304b形成的PN结会发生雪崩击穿，使得由所述N阱注入区305、第一P阱注入区304a以及第一N+注入区307a形成的横向寄生NPN以及开启由所述N阱注入区305、第二P阱注入区304b以及第三N+注入区307b形成的横向寄生NPN，从第二N+注入区308流入的静电电流将主要流经N阱注入区305及其下方深N阱302，并从LDMOS器件沟道下的P型衬底300分别注入到第一深P阱301a中的第一P阱注入区304a以及第二深P阱301b中的第二P阱注入区304b，最后分别到达第一N+注入区307a和第三N+注入区307b进行静电电流泄放。第一P阱注入区304a、第二P阱注入区304b和N阱注入区305，增加了源区和漏区的载流子数目，限制了第一源区、P衬底和漏区之间以及第二源区、P衬底和漏区之间的NPN三极管开启时耗尽区的宽度，避免了器件自身在ESD放电时雪崩击穿烧毁，同时没有改变深N阱和P衬底之间的PN结，保持器件耐高压性能不变。

由此可见，本发明的LDMOS器件在电路正常工作时处于关闭状态，可耐高压，不会产生漏电，在静电发生时，可以提供ESD电荷泄放通路，保证该具有驱动功能的器件及其后方的内部电路不被静电损坏，而且其第一P阱注入区304a和N阱注入区305大大提高了LDMOS器件的保持电压和对应的保持电流，能更加有效避免闩锁效应发生，从而在LDMOS器件进入骤回状态前即可释放ESD电流，从而具有较高的静电放电能力，可以用于12V、20V、24V及更高压的LDMOS ESD器件的制造；本实施例的LDMOS器件版图，实质上是在漏区版图层上方增加一层N阱注入区，在第一源区和第二源区版图层上方分别增加一层P阱注入区，因此无需额外的掩膜版即可实现第一深P阱、第二深P阱和深N阱以及N阱注入区、第一P阱注入区、第二P阱注入区的离子注入，可与业界常用的CMOS BCD工艺实现工艺兼容，其第一P阱注入区、第二P阱注入区和N阱注入区的注入形成工艺也可以使用工艺流程中已经有的深P阱注入和深N阱注入光罩，避免了光罩成本。。

显然，本领域的技术人员可以对发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (12)

1.一种具有ESD保护功能的LDMOS器件，包括沿横向设置有第一深P阱和深N阱的P型衬底；所述第一深P阱表面沿横向设置有第一P+注入区和第一N+注入区，第一P+注入区和第一N+注入区通过第一隔离结构隔离开来，且所述第一N+注入区作为LDMOS器件的第一源区；所述深N阱表面设置有第二N+注入区，所述第二N+注入区作为LDMOS器件的漏区，与所述第一N+注入区通过第二隔离结构隔离开来，其特征在于，在所述第一深P阱中设有一比所述第一深P阱浅的第一P阱注入区，所述第一隔离结构和第一N+注入区位于所述第一P阱注入区中，在所述深N阱中设有一比所述深N阱浅的N阱注入区，所述第二隔离结构和第二N+注入区位于所述N阱注入区中，所述第一P阱注入区和N阱注入区之间的P型衬底上方覆盖有一第一多晶硅栅极，所述第一多晶硅栅极、第一N+注入区和第一P+注入区均接入一第一接口端，所述第二N+注入区接入一第二接口端。

2.如权利要求1所述的LDMOS器件，其特征在于，所述第一P+注入区位于所述第一P阱注入区中。

3.如权利要求1所述的LDMOS器件，其特征在于，所述第一深P阱和所述第一深N阱均为高压阱，所述第一P阱注入区和所述N阱注入区均为低压阱，且所述第一P阱注入区中的阱离子掺杂浓度比所述第一深P阱中的阱离子掺杂浓度高10倍以上，所述N阱注入区均中的阱离子掺杂浓度比所述深N阱中的阱离子掺杂浓度高10倍以上。

4.如权利要求1所述的LDMOS器件，其特征在于，所述P型衬底还包括横向设置在所述深N阱远离所述第一深P阱一侧的第二深P阱，所述第二深P阱表面沿横向设置有第三N+注入区和第二P+注入区，所述第三N+注入区位于所述第二P+注入区和所述第一深P阱之间，所述第三N+注入区和第二P+注入区通过第三隔离结构隔离开来，且所述第三N+注入区作为LDMOS器件的第二源区，与所述第二N+注入区通过第四隔离结构隔离开来，所述第四隔离结构位于所述N阱注入区中。

5.如权利要求4所述的LDMOS器件，其特征在于，在所述第二深P阱中设有比所述第二深P阱浅的第二P阱注入区，所述第三隔离结构和第三N+注入区位于所述第二P阱注入区中。

6.如权利要求5所述的LDMOS器件，其特征在于，所述第二深P阱为高压阱，所述第二P阱注入区为低压阱，且所述第二P阱注入区中的阱离子掺杂浓度比所述第二深P阱中的阱离子掺杂浓度高10倍以上。

7.如权利要求6所述的LDMOS器件，其特征在于，所述N阱注入区与所述第二P阱注入区之间的P型衬底上方覆盖有第二多晶硅栅极，所述第二多晶硅栅极、第三N+注入区和第二P+注入区均接至所述第一接口端。

8.如权利要求1所述的LDMOS器件，其特征在于，所述第一接口端为接地端，所述第二接口端为静电输入端。

9.一种具有ESD保护功能的LDMOS器件版图，其特征在于，包括：第一深P阱区、深N阱区、第一P+注入区、第一N+注入区、第二N+注入区、第一P阱注入区、N阱注入区以及第一多晶硅栅极；其中，所述第一深P阱区与所述深N阱区同层间隔设置；所述第一P+注入区和所述第一N+注入区均位于所述第一深P阱区的上层，并均对应所述第一深P阱区的区域设置，且所述第一P+注入区和所述第一N+注入区隔离开来，所述第一N+注入区作为LDMOS器件的第一源区，所述第一P+注入区位于所述第一N+注入区远离所述深N阱区的一侧；所述第二N+注入区位于所述深N阱区的上层，并对应所述深N阱区的区域设置，且所述第二N+注入区作为LDMOS器件的漏区，与所述第一N+注入区隔离开来；所述第一P阱注入区覆盖在所述第一N+注入区和所述第一P+注入区的上层；所述N阱注入区覆盖在所述第二N+注入区的上层；所述第一多晶硅栅极位于所述第一P阱注入区和所述N阱注入区的上层，并覆盖在所述第一P阱注入区和所述N阱注入区之间。

10.如权利要求9所述的LDMOS器件版图，其特征在于，所述第一P+注入区的两个端部还延伸并环绕在所述第一N+注入区和第二N+注入区的相应的端部外侧。

11.如权利要求9所述的LDMOS器件版图，其特征在于，所述LDMOS器件版图还包括：第二深P阱区、第二P+注入区、第三N+注入区、第二P阱注入区和第二多晶硅栅极，其中，所述第二深P阱区与所述深N阱区同层间隔设置，并位于所述深N阱区且远离所述第一深P阱区的一侧；所述第二P+注入区和第三N+注入区均位于所述第二深P阱区上层，并均对应所述第一深P阱区的区域设置，且所述第二P+注入区和所述第三N+注入区隔离开来，所述第三N+注入区作为LDMOS器件的第二源区，所述第二P+注入区位于所述第三N+注入区远离所述深N阱区的一侧；所述第二P阱注入区覆盖在所述第二N+注入区和所述第二P+注入区的上层；所述第二多晶硅栅极位于所述第二P阱注入区和所述N阱注入区的上层，并覆盖在所述第二P阱注入区和所述N阱注入区之间。

12.如权利要求11所述的LDMOS器件版图，其特征在于，所述第一P+注入区和所述第二P+注入区的端部首尾相接，将所述第一N+注入区、所述第二N+注入区和所述第三N+注入区包围在内。