CN111799257A - 提升高压集成电路防负电流闩锁能力的保护环及实现方法 - Google Patents
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Abstract
本发明公开了一种提升高压集成电路防负电流闩锁能力的保护环及实现方法，通过在现有保护环结构的高浓度P型掺杂(27)下方加入P型ESD离子注入(20)，并于所述P型ESD离子注入(20)的正下方加入低压P阱离子注入(21)，可实现提升高压集成电路防负电流冲击模式的闩锁能力，减少高压器件NLDMOS内保护环的宽度，节省版图面积的目的。
Description
技术领域
本发明涉及集成电路设计领域，特别是涉及一种提升高压集成电路防负电流闩锁能力的保护环及实现方法。
背景技术
双保护环结构用在几乎所有集成电路工艺平台的IO电路中，用来增强集成电路的防闩锁能力。但在高压集成电路中即使应用了双保护坏结构却经常发生因高压IO端防负电流冲击模式防闩锁能力不够而导致的失效，经失效分析发现失效原因常为高压集成电路IO电路中NLDMOS的(以下为表述方便，高压器件以LDMOS为例)漏极，与其高压P阱和外保护环(NGR2)所构成寄生NPN三极管因其电流增益较大而容易被触发并维持导通所致，具体如图1所示。
如图1所示，现有技术中的一种高压集成电路IO端防负电流闩锁的保护环结构，包括：多个浅沟道隔离层(STI，Shallow Trench Isolation)10、高浓度P型掺杂(P+)22、高浓度P型掺杂(P+)23、高浓度N型掺杂(N+)24、高浓度P型掺杂(P+)25、P型扩散区(Pdrift)40、高浓度N型掺杂(N+)26、高浓度P型掺杂(P+)27、高浓度N型掺杂(N+)28、高浓度N型掺杂(N+)29、N型扩散区(Ndrift)50、第一高压N阱(HVNW)60、第二高压N阱(HVNW)61、第一高压P阱(HVPW)70、第二高压P阱(HVPW)71、P型衬底(P-Sub)80以及第一栅极30和第二栅极31。
整个保护环结构置于P型衬底(P-Sub)80上，在P型衬底(P-Sub)80中生成两种高压阱：高压N阱(HVNW)60/61与高压P阱(HVPW)70/71，每种高压阱各两个，其中第一高压N阱(HVNW)60生成于P型衬底(P-Sub)80上的左边，第一高压P阱(HVPW)70生成于P型衬底(P-Sub)80上的右边，在第一高压N阱(HVNW)60右侧为第二高压P阱(HVPW)71，在第二高压P阱(HVPW)71右侧为第二高压N阱(HVNW)61，在第二高压N阱(HVNW)61右侧为第一高压P阱(HVPW)70；第一高压N阱(HVNW)60的右侧上方与第二高压P阱(HVPW)71左侧上方间、第二高压P阱(HVPW)71右侧上方与第二高压N阱(HVNW)61左侧上方间、第二高压N阱(HVNW)61右侧上方与第一高压P阱(HVPW)70左侧上方间用浅沟道隔离层(STI，Shallow TrenchIsolation)10隔离；
P型扩散区(Pdrift)40置于第一高压N阱(HVNW)60上部之中间，在第一高压N阱(HVNW)60上部之左侧设置高浓度P型掺杂(P+)22，且高浓度P型掺杂(P+)22周围为第一高压N阱(HVNW)60即不与其他区域边界接触；高浓度P型掺杂(P+)23置于P型扩散区(Pdrift)40内的上部区域，其左侧为浅沟道隔离层(STI，Shallow Trench Isolation)10，该浅沟道隔离层(STI，Shallow Trench Isolation)10左侧和高浓度P型掺杂(P+)23右侧为P型扩散区(Pdrift)40即被P型扩散区(Pdrift)40包围；高浓度N型掺杂(N+)24置于高压N阱(HVNW)60上部之右侧，其右侧为用于分隔第二高压P阱(71)与第一高压N阱(60)的浅沟道隔离层(STI，Shallow Trench Isolation)10，其左侧与第一高压N阱(60)内的P型扩散区(Pdrift)40右侧用浅沟道隔离层(STI，Shallow Trench Isolation)10隔离；
高浓度P型掺杂(P+)25位于第二高压P阱(HVPW)71之整个上方，其两侧为用于隔离的浅沟道隔离层(STI，Shallow Trench Isolation)10；高浓度N型掺杂(N+)26位于第二高压N阱(HVNW)61之整个上方，其两侧为用于隔离的浅沟道隔离层(STI，Shallow TrenchIsolation)10；
N型扩散区(Ndrift)50置于第一高压P阱(HVPW)70上部之中间，在第一高压P阱(HVPW)70上部之右侧设置高浓度N型掺杂(N+)29，且高浓度N型掺杂(N+)29周围为第一高压P阱(HVPW)70即不与其他区域边界接触；高浓度N型掺杂(N+)28置于N型扩散区(Ndrift)50内的上部区域，其右侧为浅沟道隔离层(STI，Shallow Trench Isolation)10，该浅沟道隔离层(STI，Shallow Trench Isolation)10右侧和高浓度N型掺杂(N+)28左侧为N型扩散区(Ndrift)50即被N型扩散区(Ndrift)50包围；高浓度P型掺杂(P+)27置于第一高压P阱(HVPW)70上部之左侧，其左侧为用于分隔第二高压N阱(61)与第一高压P阱(70)的浅沟道隔离层(STI，Shallow Trench Isolation)10，其右侧与第一高压P阱(70)内的N型扩散区(Ndrift)50左侧用浅沟道隔离层(STI，Shallow Trench Isolation)10隔离；
第一栅极30位于高浓度P型掺杂(P+)22右侧上方和P型扩散区(Pdrift)40左侧上方；第二栅极31位于高浓度N型掺杂(N+)29左侧上方和N型扩散区(Ndrift)50右侧上方；
在高浓度P型掺杂(P+)22、高浓度N型掺杂(N+)29上方各引出连接线，分别电源Vcc和地Vss；在高浓度N型掺杂(N+)24(宽度GW1)、高浓度P型掺杂(P+)25(宽度GW2)、高浓度N型掺杂(N+)26(宽度GW2)、高浓度P型掺杂(P+)27(宽度GW1)上方引出连接线PGR1、PGR2、NGR2、NGR1，分别连接电源Vcc、地Vss、电源Vcc、地Vss；在高浓度P型掺杂(P+)23、高浓度N型掺杂(N+)28上方引出连接线连接在一起并连接至焊盘即IO端；
在该结构中，高浓度N型掺杂(N+)26、第一高压P阱70与高浓度N型掺杂(N+)28构成寄生NPN三极管结构，高浓度N型掺杂(28)构成该寄生NPN三极管的发射极，高浓度N型掺杂(26)构成该寄生NPN三极管的集电极，而第一高压P阱(70)则构成该寄生NPN三极管的基极。
为了提升高压集成电路IO端防负电流冲击模式闩锁能力，往往需要增大高压器件外围的内保护环(NGR1)的宽度(GW1)，图2为现有技术披露的高压集成电路常规保护环结构的与负电流冲击模式防闩锁能力与外围的内保护环(NGR1)的宽度的关系图，由该关系图可以得知，为了实现业界常规要求的200mA的IO端负电流冲击模式的防闩锁能力，往往需要非常大的高压器件的内保护环(NGR1)的宽度(GW1)，这需要非常大的版图面积。
为了减少高压器件外围的内保护环的宽度以达到节约版图面积的目的，工业界试图通过降低高压器件NLDMOS漏极与其第一高压P阱70和外保护环(NGR2)所构成的寄生NPN三极管的电流增益(current gain，β)来解决问题。分析该寄生NPN三极管电流增益(current gain，β)较大的原因，发现这是高压集成电路的工艺特性导致的，首先高压器件NLDMOS需要掺杂浓度非常低的高压P阱(HVPW)70，其高压P阱的掺杂浓度仅为低压阱掺杂浓度的1/10左右；其次是该寄生NPN三极管的电流通路因为高压NLDMOS漏极(高浓度N型掺杂(N+)28)的较大结深而深入衬底(其深度往往远低于STI深度)，而高压NLDMOS的内保护环的高浓度P型掺杂(P+)27仅位于衬底浅层(其深度往往远低于STI深度)。所以工业界提出如图3所示的新型高压集成电路保护环结构，增大高压NLDMOS的内保护环的高浓度P型掺杂(P+)27的能量，增大高浓度P型掺杂(P+)27的底部深度至与浅沟道隔离层(STI，Shallow TrenchIsolation)10深度一致，增强高压NLDMOS的内保护环对寄生NPN三极管的电流通路的影响，从而降低该寄生NPN三极管的电流增益(current gain，β)，但这种方法需要增加一张额外的光罩，增加了工艺复杂度和晶圆制造成本，另外也因为高浓度P型掺杂(P+)27的热扩散而增加了该内保护环的隔离设计(Isolation Design)难度。
发明内容
为克服上述现有技术存在的不足，本发明之目的在于提供一种提升高压集成电路防负电流闩锁能力的保护环及实现方法，以达到提升高压集成电路防负电流冲击模式的闩锁能力，减少高压器件NLDMOS内保护环的宽度，节省版图面积的目的。
为达上述目的，本发明提出一种提升高压集成电路防负电流闩锁能力的保护环，包括：
半导体衬底(80)；
依次生成于所述半导体衬底(80)中的第一高压N阱(60)、第二高压P阱(71)、第二高压N阱(61)以及第一高压P阱(70)，各高压阱之间上方用浅沟道隔离层(10)隔离；
高浓度P型掺杂(22)、P型扩散区(40)以及高浓度N型掺杂(24)依次设置于所述第一高压N阱(60)上部，所述P型扩散区(40)以及高浓度N型掺杂(24)之间用浅沟道隔离层(10)隔离，所述高浓度N型掺杂(24)另一侧为用于分隔第一高压N阱(60)与第二高压P阱(71)的浅沟道隔离层(10),高浓度P型掺杂(25)、高浓度N型掺杂(26)分别设置于第二高压P阱(71)、第二高压N阱(61)上部，高浓度P型掺杂(27)、N型扩散区(50)及高浓度N型掺杂(29)依次设置于所述第一高压P阱(70)上部，所述高浓度P型掺杂(27)、N型扩散区(50)之间用浅沟道隔离层(10)隔离，所述N型扩散区(50)内上部设置高浓度N型掺杂(28)，所述高浓度P型掺杂(27)设置于用于分隔第二高压N阱(61)与第一高压P阱(70)的浅沟道隔离层(10)和所述第一高压P阱(70)内所述N型扩散区(50)左侧的浅沟道隔离层(10)之间，并在所述高浓度P型掺杂(27)下方设置P型ESD离子注入(20)，并于所述P型ESD离子注入(20)的正下方设置低压P阱离子注入(21)；
所述高浓度P型掺杂(22)及P型扩散区(40)之间上方设置第一栅极(30)，以及所述高浓度N型掺杂(29)和N型扩散区(50)之间上方设置第二栅极(31)。
优选地，在所述高浓度P型掺杂(27)下方设置等宽的P型ESD离子注入(20)。
优选地，所述P型ESD离子注入的浓度范围值：1E13cm-2～1E14cm-2。
优选地，所述低压P阱离子注入(21)为“凸”形结构，其上方突出部完全位于两侧的浅沟道隔离层(10)间，所述低压P阱离子注入(21)最左侧为第一高压P阱(70)左侧分界，其最右侧延伸至隔离所述高浓度P型掺杂(27)与N型扩散区(50)的浅沟道隔离层(10)附近。
优选地，所述低压P阱离子注入(21)的底部低于其两侧浅沟槽隔离层(10)的底部。
优选地，所述低压P阱离子注入的浓度范围值：1E12cm-2～1E14cm-2。
优选地，所述P型扩散区(40)内上部设置高浓度P型掺杂(23)，并于所述高浓度P型掺杂(23)左侧、于所述P型扩散区(40)内设置浅沟道隔离层(10)，所述N型扩散区(50)内上部设置所述高浓度N型掺杂(28)，其右侧于所述N型扩散区(50)内设置浅沟道隔离层，所述高浓度N型掺杂(26)、第一高压P阱(70)与高浓度N型掺杂(28)构成寄生NPN三极管结构，所述高浓度N型掺杂(28)构成该寄生NPN三极管的发射极，高浓度N型掺杂(26)构成该寄生NPN三极管的集电极，而第一高压P阱(70)则构成该寄生NPN三极管的基极。
优选地，在所述高浓度P型掺杂(22)、高浓度N型掺杂(29)上方各引出连接线，分别电源Vcc和地Vss；在高浓度N型掺杂(24)、高浓度P型掺杂(25)、高浓度N型掺杂(26)、高浓度P型掺杂(27)上方引出连接线PGR1、PGR2、NGR2、NGR1，分别连接电源Vcc、地Vss、电源Vcc、地Vss；在所述高浓度P型掺杂(23)、高浓度N型掺杂(28)上方引出连接线连接在一起并连接至IO端。
为达到上述目的，本发明还提供一种提升高压集成电路防负电流闩锁能力的保护环的实现方法，在现有保护环结构的高浓度P型掺杂(27)下方加入P型ESD离子注入(20)，并于所述P型ESD离子注入(20)的正下方加入低压P阱离子注入(21)。
优选地，所述实现方法包括如下步骤：
步骤S1，提供一半导体衬底，并于该半导体衬底中依次生成第一高压N阱(60)、第二高压P阱(71)、第二高压N阱(61)以及第一高压P阱(70)，各高压阱之间上方用浅沟道隔离层(10)隔离。
步骤S2，于第一高压N阱(HVNW)60上部依次设置高浓度P型掺杂(22)、P型扩散区(40)以及高浓度N型掺杂(24)，所述P型扩散区(40)以及高浓度N型掺杂(24)之间设置浅沟道隔离层(10)隔离，所述高浓度N型掺杂(24)另一侧为用于分隔第一高压N阱(60)与第二高压P阱(71)的浅沟道隔离层(10)，于第二高压P阱(71)、第二高压N阱(61)上部分别设置高浓度P型掺杂(25)、高浓度N型掺杂(26)，于所述第一高压P阱(70)上部依次设置高浓度P型掺杂(27)、N型扩散区(50)及高浓度N型掺杂(29)，所述高浓度P型掺杂(27)、N型扩散区(50)之间设置浅沟道隔离层(10)隔离，所述N型扩散区(50)内上部设置高浓度N型掺杂(28)，所述高浓度P型掺杂(27)设置于用于分隔所述第二高压N阱(61)与第一高压P阱(70)的浅沟道隔离层(10)和所述第一高压P阱(70)内所述N型扩散区(50)左侧的浅沟道隔离层(10)之间；
步骤S3，在所述高浓度P型掺杂(27)下方设置P型ESD离子注入(20)，并于所述P型ESD离子注入(20)的正下方设置低压P阱离子注入(21)；
步骤S4，于所述高浓度P型掺杂(22)及P型扩散区(40)之间上方设置第一栅极(30)，以及于所述高浓度N型掺杂(29)和所述N型扩散区(50)之间上方设置第二栅极(31)。
步骤S5，在所述高浓度P型掺杂(22)、高浓度N型掺杂(29)上方各引出连接线，分别电源Vcc和地Vss；在高浓度N型掺杂(24)、高浓度P型掺杂(25)、高浓度N型掺杂(26)、高浓度P型掺杂(27)上方引出连接线PGR1、PGR2、NGR2、NGR1，分别连接电源Vcc、地Vss、电源Vcc、地Vss；在所述高浓度P型掺杂(23)、高浓度N型掺杂(28)上方引出连接线连接在一起并连接至IO端。
与现有技术相比，本发明具有如下优点：
1、将高压NLDMOS的内保护环区再加入P型ESD离子注入(ESD IMP)和低压P阱离子注入(LVPW IMP)来增大该高压NLDMOS内保护环对寄生NPN三极管的影响，即增大该内保护环对从高压器件NLDMOS漏极(高浓度N型掺杂N+28)注入第一高压P阱70并流经的电子的复合吸收效率，降低该寄生NPN的电流增益(current gain,β),提升其防负电流冲击模式闩锁能力，从而减少高压器件NLDMOS内保护环的宽度，节省版图面积；
2、P型ESD离子注入(ESD IMP)和低压P阱离子注入(LVPW IMP)的离子注入的能量和剂量影响高压集成电路IO端防负电流冲击模式闩锁能力；
3、高压器件内保护环(NGR1)宽度(GW1)影响高压集成电路IO端防负电流冲击模式闩锁能力。
附图说明
图1为现有技术一实施例中常规高压集成电路的保护环的结构图；
图2为现有技术中高压集成电路常规保护环结构的负电流冲击模式防闩锁能力与内保护环宽度关系图；
图3为现有技术另一实施例中高压集成电路的保护环的结构图；
图4为本发明一种提升高压集成电路防负电流闩锁能力的保护环的电路结构图；
图5为本发明一种提升高压集成电路防负电流闩锁能力的保护环的实现方法的步骤流程图；
图6为本发明的应用场景示意图。
具体实施方式
以下通过特定的具体实例并结合附图说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其它优点与功效。本发明亦可通过其它不同的具体实例加以施行或应用，本说明书中的各项细节亦可基于不同观点与应用，在不背离本发明的精神下进行各种修饰与变更。
图4为本发明一种提升高压集成电路防负电流闩锁能力的保护环的电路结构图。如图4所示，本发明一种提升高压集成电路防负电流闩锁能力的保护环，包括：多个浅沟道隔离层(STI，Shallow Trench Isolation)10、高浓度P型掺杂(P+)22、高浓度P型掺杂(P+)23、高浓度N型掺杂(N+)24、高浓度P型掺杂(P+)25、P型扩散区(Pdrift)40、高浓度N型掺杂(N+)26、高浓度P型掺杂(P+)27、高浓度N型掺杂(N+)28、高浓度N型掺杂(N+)29、N型扩散区(Ndrift)50、第一高压N阱(HVNW)60、第二高压N阱(HVNW)61、第一高压P阱(HVPW)70、第二高压P阱(HVPW)71、P型衬底(P-Sub)80、第一栅极30、第二栅极31以及置于高浓度P型掺杂(P+)27下方的P型ESD离子注入(ESD IMP)20和低压P阱离子注入(LVPW IMP)21。
整个保护环结构置于P型衬底(P-Sub)80上，在P型衬底(P-Sub)80中生成两种高压阱：高压N阱(HVNW)60/61与高压P阱(HVPW)70/71，每种高压阱各两个，其中第一高压N阱(HVNW)60生成于P型衬底(P-Sub)80上的左边，第一高压P阱(HVPW)70生成于P型衬底(P-Sub)80上的右边，在第一高压N阱(HVNW)60右侧为第二高压P阱(HVPW)71，在第二高压P阱(HVPW)71右侧为第二高压N阱(HVNW)61，在第二高压N阱(HVNW)61右侧为第一高压P阱(HVPW)70；第一高压N阱(HVNW)60的右侧上方与第二高压P阱(HVPW)71左侧上方间、第二高压P阱(HVPW)71右侧上方与第二高压N阱(HVNW)61左侧上方间、第二高压N阱(HVNW)61右侧上方与第一高压P阱(HVPW)70左侧上方间用浅沟道隔离层(STI，Shallow TrenchIsolation)10隔离；
P型扩散区(Pdrift)40置于第一高压N阱(HVNW)60上部之中间，在第一高压N阱(HVNW)60上部之左侧设置高浓度P型掺杂(P+)22，且高浓度P型掺杂(P+)22周围为第一高压N阱(HVNW)60即不与其他区域边界接触；高浓度P型掺杂(P+)23置于P型扩散区(Pdrift)40内的上部区域，其左侧为浅沟道隔离层(STI，Shallow Trench Isolation)10，该浅沟道隔离层(STI，Shallow Trench Isolation)10左侧和高浓度P型掺杂(P+)23右侧为P型扩散区(Pdrift)40即被P型扩散区(Pdrift)40包围；高浓度N型掺杂(N+)24置于高压N阱(HVNW)60上部之右侧，其右侧为用于分隔第二高压P阱(71)与第一高压N阱(60)的浅沟道隔离层(STI，Shallow Trench Isolation)10，其左侧与第一高压N阱(60)内的P型扩散区(Pdrift)40右侧用浅沟道隔离层(STI，Shallow Trench Isolation)10隔离；
高浓度P型掺杂(P+)25位于第二高压P阱(HVPW)71之整个上方，其两侧为用于隔离的浅沟道隔离层(STI，Shallow Trench Isolation)10；高浓度N型掺杂(N+)26位于第二高压N阱(HVNW)61之整个上方，其两侧为用于隔离的浅沟道隔离层(STI，Shallow TrenchIsolation)10；
N型扩散区(Ndrift)50置于第一高压P阱(HVPW)70上部之中间，在第一高压P阱(HVPW)70上部之右侧设置高浓度N型掺杂(N+)29，且高浓度N型掺杂(N+)29周围为第一高压P阱(HVPW)70即不与其他区域边界接触；高浓度N型掺杂(N+)28置于N型扩散区(Ndrift)50内的上部区域，其右侧为浅沟道隔离层(STI，Shallow Trench Isolation)10，该浅沟道隔离层(STI，Shallow Trench Isolation)10右侧和高浓度N型掺杂(N+)28左侧为N型扩散区(Ndrift)50即被N型扩散区(Ndrift)50包围；高浓度P型掺杂(P+)27置于第一高压P阱(HVPW)70上部之左侧，其左侧为用于隔离第二高压N阱(61)与第一高压P阱(70)的浅沟道隔离层(STI，Shallow Trench Isolation)10，其右侧与第一高压P阱(70)内的N型扩散区(Ndrift)50左侧用浅沟道隔离层(STI，Shallow Trench Isolation)10隔离；在高浓度P型掺杂(P+)27下方设置等宽的P型ESD离子注入(ESD IMP)20，所述P型ESD离子注入的浓度范围值：1E13cm-2～1E14cm-2，即1x1013/cm2～1x1014/cm2，在P型ESD离子注入(ESD IMP)20的正下方设置低压P阱离子注入(LVPW IMP)21，低压P阱离子注入(LVPW IMP)21为一“凸”形结构，其上方突出部完全位于两侧的浅沟道隔离层(STI，Shallow Trench Isolation)10间，其底部低于其两侧浅沟道隔离层(STI，Shallow Trench Isolation)10的底部，其最左侧为第一高压P阱(HVPW)70左侧分界，其最右侧延伸至隔离高浓度P型掺杂(P+)27与N型扩散区(Ndrift)50的浅沟道隔离层(STI，Shallow Trench Isolation)10的中线附近，所述低压P阱离子注入的浓度范围值：1E12cm-2～1E14cm-2。；
第一栅极30位于高浓度P型掺杂(P+)22右侧上方和P型扩散区(Pdrift)40左侧上方；第二栅极31位于高浓度N型掺杂(N+)29左侧上方和N型扩散区(Ndrift)50右侧上方；
在高浓度P型掺杂(P+)22、高浓度N型掺杂(N+)29上方各引出连接线，分别连接电源端Vcc和地端Vss；在高浓度N型掺杂(N+)24(宽度GW1)、高浓度P型掺杂(P+)25(宽度GW2)、高浓度N型掺杂(N+)26(宽度GW2)、高浓度P型掺杂(P+)27(宽度GW1)上方引出连接线PGR1、PGR2、NGR2、NGR1，分别连接电源Vcc、地Vss、电源Vcc、地Vss；在高浓度P型掺杂(P+)23、高浓度N型掺杂(N+)28上方引出连接线连接在一起并连接至焊盘即IO端；
高浓度N型掺杂(N+)26、第一高压P阱(HVPW)70与高浓度N型掺杂(N+)28构成寄生NPN三极管结构，高浓度N型掺杂(28)构成该寄生NPN三极管的发射极，高浓度N型掺杂(26)构成该寄生NPN三极管的集电极，而第一高压P阱(70)则构成该寄生NPN三极管的基极。
图5为本发明一种提升高压集成电路防负电流闩锁能力的保护环的实现方法的步骤流程图。如图5所示，本发明一种提升高压集成电路防负电流闩锁能力的保护环的实现方法，包括如下步骤：
步骤S1，提供一半导体衬底，在本发明具体实施例中，提供一P型衬底(P-Sub)80，并于该P型衬底(P-Sub)80中生成两种高压阱：高压N阱(HVNW)60/61与高压P阱(HVPW)70/71，每种高压阱各两个，其中第一高压N阱(HVNW)60生成于P型衬底(P-Sub)80上的左边，第一高压P阱(HVPW)70生成于P型衬底(P-Sub)80上的右边，在第一高压N阱(HVNW)60右侧为第二高压P阱(HVPW)71，在第二高压P阱(HVPW)71右侧为第二高压N阱(HVNW)61，在第二高压N阱(HVNW)61右侧为第一高压P阱(HVPW)70，各高压阱之间上方用浅沟道隔离层(STI，Shallow Trench Isolation)10隔离。
步骤S2，于第一高压N阱(HVNW)60上部从左至右依次设置高浓度P型掺杂(P+)22、P型扩散区(Pdrift)40以及高浓度N型掺杂(N+)24，所述P型扩散区(Pdrift)40内上部设置高浓度P型掺杂(P+)23，并于高浓度P型掺杂(P+)23左侧于P型扩散区(Pdrift)40内设置浅沟道隔离层(STI，Shallow Trench Isolation)10，即该浅沟道隔离层(STI，Shallow TrenchIsolation)10左侧和高浓度P型掺杂(P+)23右侧为P型扩散区(Pdrift)40即被P型扩散区(Pdrift)40包围，所述高浓度N型掺杂(N+)24右侧为用于分隔第一高压N阱(HVNW)60与第二高压P阱(HVPW)71的浅沟道隔离层(STI，Shallow Trench Isolation)10，左侧与第一高压N阱(HVNW)60内的所述P型扩散区(Pdrift)40用浅沟道隔离层(STI，Shallow TrenchIsolation)10隔离，于所述第二高压P阱(HVPW)71、第二高压N阱(HVNW)61上部分别设置高浓度P型掺杂(P+)25、高浓度N型掺杂(N+)26，该高浓度P型掺杂(P+)25、高浓度N型掺杂(N+)26两侧为用于隔离的浅沟道隔离层(STI，Shallow Trench Isolation)10；于第一高压P阱(HVPW)70上部从左至右依次设置高浓度P型掺杂(P+)27、N型扩散区(Ndrift)50及高浓度N型掺杂(N+)29，所述N型扩散区(Ndrift)50内上部设置高浓度N型掺杂(N+)28，其右侧于所述N型扩散区(Ndrift)50内设置浅沟道隔离层(STI，Shallow Trench Isolation)10，即该浅沟道隔离层(STI，Shallow Trench Isolation)10右侧和高浓度N型掺杂(N+)28左侧为N型扩散区(Ndrift)50即被N型扩散区(Ndrift)50包围，所述高浓度P型掺杂(P+)27左侧为用于分隔第二高压N阱(HVNW)61与第一高压P阱(HVPW)70的浅沟道隔离层(STI，ShallowTrench Isolation)10，右侧与第一高压P阱(HVPW)70内的N型扩散区(Ndrift)50左侧用浅沟道隔离层(STI，Shallow Trench Isolation)10隔离，所述高浓度N型掺杂(N+)26、第一高压P阱(HVPW)70与高浓度N型掺杂(N+)28构成寄生NPN三极管结构，高浓度N型掺杂(28)构成该寄生NPN三极管的发射极，高浓度N型掺杂(26)构成该寄生NPN三极管的集电极，而第一高压P阱(70)则构成该寄生NPN三极管的基极。
步骤S3，于所述高浓度P型掺杂(P+)27下方设置等宽的P型ESD离子注入(ESD IMP)20，所述P型ESD离子注入的浓度范围值：1E13cm-2～1E14cm-2，于所述P型ESD离子注入(ESDIMP)20的正下方设置低压P阱离子注入(LVPWIMP)21，低压P阱离子注入(LVPW IMP)21为一“凸”形结构，其上方突出部完全位于两侧的浅沟道隔离层(STI，Shallow TrenchIsolation)10间，其底部低于其两侧浅沟槽隔离层(STI)10的底部，其最左侧为第一高压P阱(HVPW)70左侧分界，其最右侧延伸至隔离高浓度P型掺杂(P+)27与N型扩散区(Ndrift)50的浅沟道隔离层(STI，Shallow Trench Isolation)10的中线附近，所述低压P阱离子注入的浓度范围值：1E12cm-2～1E14cm-2，即1x1012/cm2～1x1014/cm2。
步骤S4，于高浓度P型掺杂(P+)22右侧上方及P型扩散区(Pdrift)40左侧上方设置栅极30，以及于高浓度N型掺杂(N+)29左侧上方和N型扩散区(Ndrift)50右侧上方设置栅极31。
步骤S5，在高浓度P型掺杂(P+)22、高浓度N型掺杂(N+)29上方各引出连接线，分别电源Vcc和地Vss；在高浓度N型掺杂(N+)24(宽度GW1)、高浓度P型掺杂(P+)25(宽度GW2)、高浓度N型掺杂(N+)26(宽度GW2)、高浓度P型掺杂(P+)27(宽度GW1)上方引出连接线PGR1、PGR2、NGR2、NGR1，分别连接电源Vcc、地Vss、电源Vcc、地Vss；在高浓度P型掺杂(P+)23、高浓度N型掺杂(N+)28上方引出连接线连接在一起并连接至焊盘即IO端。
应用时，如图6所示，为保护IO端口，将本发明之保护环结构的地端Vss接所应用芯片的高压电源地端HV_Vss，将本发明之保护环结构的电源端Vcc接所应用芯片的高压电源端HV_Vdd，将本发明之保护环结构的IO端接所应用芯片的输入输出端以保护芯片的输入输出端；或者不接芯片的输入输出端而跨接在芯片的高压电源端HV_Vdd和高压电源地端HV_Vss间对电源电压进行限幅保护(Power Clamp)。
可见，本发明通过在高压NLDMOS的内保护环区即高浓度P型掺杂(P+)27下方再加入P型ESD离子注入(ESD IMP)20和低压P阱离子注入(LVPWIMP)21来增大该高压NLDMOS内保护环对寄生NPN三极管的影响，即增大该内保护环对从高压器件NLDMOS漏极即高浓度N型掺杂(N+)28注入第一高压P阱(HVPW)70并流经的电子的复合吸收效率，降低该寄生NPN的电流增益(current gain，β)，提升其防负电流冲击模式的闩锁能力，从而减少了高压器件NLDMOS内保护环的宽度，节省了版图面积。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修饰与改变。因此，本发明的权利保护范围，应如权利要求书所列。
Claims (10)
1.一种提升高压集成电路防负电流闩锁能力的保护环，包括：
半导体衬底(80)；
依次生成于所述半导体衬底(80)中的第一高压N阱(60)、第二高压P阱(71)、第二高压N阱(61)以及第一高压P阱(70)，各高压阱之间上方用浅沟道隔离层(10)隔离；
高浓度P型掺杂(22)、P型扩散区(40)以及高浓度N型掺杂(24)依次设置于所述第一高压N阱(60)上部，所述P型扩散区(40)以及高浓度N型掺杂(24)之间用浅沟道隔离层(10)隔离，所述高浓度N型掺杂(24)另一侧为用于分隔第一高压N阱(60)与第二高压P阱(71)的浅沟道隔离层(10),高浓度P型掺杂(25)、高浓度N型掺杂(26)分别设置于第二高压P阱(71)、第二高压N阱(61)上部，高浓度P型掺杂(27)、N型扩散区(50)及高浓度N型掺杂(29)依次设置于所述第一高压P阱(70)上部，所述高浓度P型掺杂(27)、N型扩散区(50)之间用浅沟道隔离层(10)隔离，所述N型扩散区(50)内上部设置高浓度N型掺杂(28)，所述高浓度P型掺杂(27)设置于用于分隔第二高压N阱(61)与第一高压P阱(70)的浅沟道隔离层(10)和所述第一高压P阱(70)内所述N型扩散区(50)左侧的浅沟道隔离层(10)之间，并在所述高浓度P型掺杂(27)下方设置P型ESD离子注入(20)，并于所述P型ESD离子注入(20)的正下方设置低压P阱离子注入(21)；
所述高浓度P型掺杂(22)及P型扩散区(40)之间上方设置第一栅极(30)，以及所述高浓度N型掺杂(29)和N型扩散区(50)之间上方设置第二栅极(31)。
2.如权利要求1所述的一种提升高压集成电路防负电流闩锁能力的保护环，其特征在于：在所述高浓度P型掺杂(27)下方设置等宽的P型ESD离子注入(20)。
3.如权利要求2所述的一种提升高压集成电路防负电流闩锁能力的保护环，其特征在于：所述P型ESD离子注入的浓度范围值：1E13cm-2～1E14cm-2。
4.如权利要求2所述的一种提升高压集成电路防负电流闩锁能力的保护环，其特征在于：所述低压P阱离子注入(21)为“凸”形结构，其上方突出部完全位于两侧的浅沟道隔离层(10)间，所述低压P阱离子注入(21)最左侧为第一高压P阱(70)左侧分界，其最右侧延伸至隔离所述高浓度P型掺杂(27)与N型扩散区(50)的浅沟道隔离层(10)附近。
5.如权利要求4所述的一种提升高压集成电路防负电流闩锁能力的保护环，其特征在于：所述低压P阱离子注入(21)的底部低于其两侧浅沟槽隔离层(10)的底部。
6.如权利要求5所述的一种提升高压集成电路防负电流闩锁能力的保护环，其特征在于：所述低压P阱离子注入的浓度范围值：1E12cm-2～1E14cm-2。
7.如权利要求5所述的一种提升高压集成电路防负电流闩锁能力的保护环，其特征在于：所述P型扩散区(40)内上部设置高浓度P型掺杂(23)，并于所述高浓度P型掺杂(23)左侧、于所述P型扩散区(40)内设置浅沟道隔离层(10)，所述N型扩散区(50)内上部设置所述高浓度N型掺杂(28)，其右侧于所述N型扩散区(50)内设置浅沟道隔离层，所述高浓度N型掺杂(26)、第一高压P阱(70)与高浓度N型掺杂(28)构成寄生NPN三极管结构，所述高浓度N型掺杂(28)构成该寄生NPN三极管的发射极，高浓度N型掺杂(26)构成该寄生NPN三极管的集电极，而第一高压P阱(70)则构成该寄生NPN三极管的基极。
8.如权利要求7所述的一种提升高压集成电路防负电流闩锁能力的保护环，其特征在于：在所述高浓度P型掺杂(22)、高浓度N型掺杂(29)上方各引出连接线，分别电源Vcc和地Vss；在高浓度N型掺杂(24)、高浓度P型掺杂(25)、高浓度N型掺杂(26)、高浓度P型掺杂(27)上方引出连接线PGR1、PGR2、NGR2、NGR1，分别连接电源Vcc、地Vss、电源Vcc、地Vss；在所述高浓度P型掺杂(23)、高浓度N型掺杂(28)上方引出连接线连接在一起并连接至IO端。
9.一种提升高压集成电路防负电流闩锁能力的保护环的实现方法，其特征在于：在现有保护环结构的高浓度P型掺杂(27)下方加入P型ESD离子注入(20)，并于所述P型ESD离子注入(20)的正下方加入低压P阱离子注入(21)。
10.如权利要求9所述的一种提升高压集成电路防负电流闩锁能力的保护环的实现方法，其特征在于，所述实现方法包括如下步骤：
步骤S1，提供一半导体衬底，并于该半导体衬底中依次生成第一高压N阱(60)、第二高压P阱(71)、第二高压N阱(61)以及第一高压P阱(70)，各高压阱之间上方用浅沟道隔离层(10)隔离。
步骤S2，于第一高压N阱(HVNW)60上部依次设置高浓度P型掺杂(22)、P型扩散区(40)以及高浓度N型掺杂(24)，所述P型扩散区(40)以及高浓度N型掺杂(24)之间设置浅沟道隔离层(10)隔离，所述高浓度N型掺杂(24)另一侧为用于分隔第一高压N阱(60)与第二高压P阱(71)的浅沟道隔离层(10)，于第二高压P阱(71)、第二高压N阱(61)上部分别设置高浓度P型掺杂(25)、高浓度N型掺杂(26)，于所述第一高压P阱(70)上部依次设置高浓度P型掺杂(27)、N型扩散区(50)及高浓度N型掺杂(29)，所述高浓度P型掺杂(27)、N型扩散区(50)之间设置浅沟道隔离层(10)隔离，所述N型扩散区(50)内上部设置高浓度N型掺杂(28)，所述高浓度P型掺杂(27)设置于用于分隔所述第二高压N阱(61)与第一高压P阱(70)的浅沟道隔离层(10)和所述第一高压P阱(70)内所述N型扩散区(50)左侧的浅沟道隔离层(10)之间；
步骤S3，在所述高浓度P型掺杂(27)下方设置P型ESD离子注入(20)，并于所述P型ESD离子注入(20)的正下方设置低压P阱离子注入(21)；
步骤S4，于所述高浓度P型掺杂(22)及P型扩散区(40)之间上方设置第一栅极(30)，以及于所述高浓度N型掺杂(29)和所述N型扩散区(50)之间上方设置第二栅极(31)。
步骤S5，在所述高浓度P型掺杂(22)、高浓度N型掺杂(29)上方各引出连接线，分别电源Vcc和地Vss；在高浓度N型掺杂(24)、高浓度P型掺杂(25)、高浓度N型掺杂(26)、高浓度P型掺杂(27)上方引出连接线PGR1、PGR2、NGR2、NGR1，分别连接电源Vcc、地Vss、电源Vcc、地Vss；在所述高浓度P型掺杂(23)、高浓度N型掺杂(28)上方引出连接线连接在一起并连接至IO端。
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| CN111799257B (zh) | 2023-05-12 |
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Legal Events
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