KR100830336B1 - 정전기 방전 보호장치 - Google Patents

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KR100830336B1
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김길호
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매그나칩 반도체 유한회사
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Abstract

본 발명은 반도체 제조 기술에 관한 것으로 특히, 반도체 소자 제조 공정 중, 작은 레이아웃 면적을 갖는 정전기 방전 보호장치에 관한 것이다. 이를 위해 본 발명은, 복수개의 입/출력패드, 전원전압원과 연결된 전원전압 파워링, 접지전압원과 연결된 접지전압 파워링, 상기 복수개의 입/출력패드마다 구비되어 상기 입/출력패드에서 유입되는 정전기 방전 스트레스 전류를 상기 전원전압 파워링 또는 접지전압 파워링으로 우회시키는 바이패스 다이오드 및 상기 복수개의 입/출력패드마다 구비되어 상기 전원전압 파워링과 접지전압 파워링을 일정레벨로 클램핑하는 로컬 파워 클램프를 포함하는 정전기 방전 보호장치를 제공한다.
N형확산영역, 정전기 방전 보호장치, P형확산영역, N형웰, P형웰

Description

정전기 방전 보호장치{ELECTRO STATIC DISCHARGE PROTECTION DEVICE}
도 1은 반도체 장치 중, DDI(display driver IC) 칩의 게이트 드라이버(gate driver) 및 소스 드라이버(source driver) 버퍼(buffer)를 정전기 방전으로 부터 보호하는 PRB정전기 방전 보호장치를 나타낸 도면.
도 2a 및 도 2b는 각각 종래의 바이패스 다이오드의 회로도 및 그의 공정 단면도를 나타낸 도면.
도 3은 본 발명의 제1 실시예에 따른 단위 정전기 방전 보호장치의 공정 단면도.
도 4는 본 발명의 제2 실시예에 따른 단위 정전기 방전 보호장치의 공정 단면도.
도 5는 도 3 및 도 4에 대응되는 단위 정전기 방전 보호장치의 회로도.
도 6은 도 5와 같은 단위 정전기 방전 보호장치가 연속적으로 배열된 것을 나타낸 회로도.
* 도면의 주요부분에 대한 부호의 설명 *
101 : 반도체 기판 102 : P형웰
103 : N형웰 104 : N형웰픽업영역
105, 107 : N형확산영역 106, 108 : P형확산영역
110A~110E : 분리막 111 : 입/출력패드
109 : P형웰픽업영역
본 발명은 반도체 제조 기술에 관한 것으로 특히, 반도체 소자 제조 공정 중, 정전기 방전 보호장치에 관한 것이다.
현재, 반도체 장치의 제조에 있어서 정전기 방전 보호장치(electro static discharge protection device, 이하 정전기 방전 보호장치라 칭함)는 반도체 장치의 성능 및 칩(chip) 전체의 크기를 결정하는 중요한 요소로 대두되고 있다. 특히 칩 전체 크기가 축소되고 그 집적도가 높아질수록 정전기 방전 보호장치의 레이아웃(layout) 면적의 효율성은 칩 전체의 크기를 결정하는 핵심요소에 해당한다.
한편, 정전기 방전 보호장치는 DPB정전기 방전(Direct Pad Based 정전기 방전) 보호장치(protection circuit)와 PRB정전기 방전(Power Rail Based 정전기 방전) 보호장치로 분류할 수 있다. 이중 DPB정전기 방전 보호장치는 개별 입/출력패드에 있는 정전기 방전 보호장치가 입/출력패드로 유입된 정전기 방전 스트레스 전류(stress current) - 노이즈 전류에 해당 - 에 대응하는 방식이며, PRB정전기 방전 보호장치는 개별 입/출력패드에는 바이패스 다이오드 패스(bypass diode path)만 설치하고, 전원전압(VDD)과 접지전압(VSS)간 파워 링(power ring) 사이에 설치된 파워 클램프(power clamp)를 이용하여 정전기 방전 스트레스에 대응하는 방식이다.
도 1은 반도체 장치 중, DDI(display driver IC) 칩의 게이트 드라이버(gate driver) 및 소스 드라이버(source driver) 버퍼(buffer)를 정전기 방전으로 부터 보호하는 PRB정전기 방전 보호장치를 나타낸 도면이다. 여기서 DDI 칩의 게이트 드라이버 및 소스 드라이버는 DDI 칩의 각 픽셀로의 신호공급을 제어하기 위한 드라이버에 해당한다.
일반적으로 DDI 칩의 게이트 드라이버 및 소스 드라이버단의 입/출력패드(12, pad)간 간격은 매우 좁기 때문에, 각 입/출력패드(12)에 로컬(local) 정전기 방전 보호장치를 설치할 레이아웃 면적을 확보할 수 없다.
따라서, 각 입/출력패드(12)에는 정전기 방전 스트레스 전류를 접지전압 파워링(11, VSS power ring) 또는 전원전압 파워링(10, VDD power ring)으로 우회시키는 복수의 바이패스 다이오드(13, P+ diode, N+ diode)와 복수의 저항(14)이 연결되고, 접지전압 파워링(11)과 전원전압 파워링(10) 사이에 하나의 글로벌(global) 파워 클램프(16)를 구비한다.
즉, 각 입/출력패드(12)를 통해 정전기 방전 스트레스 전류가 유입되어 오면, 이 전류가 입/출력 버퍼(15, input/output buffer)에 전달되지 않게 접지전압 파워링(11) 또는 전원전압 파워링(10)으로 우회시키고, 글로벌 파워 클램프(16)가 정전기 방전 스트레스 전류에 의해 전원전압(VDD) 또는 접지전압(VSS)의 레벨이 변화되는 것을 방지한다.
이와 같은 PRB정전기 방전 보호장치는 각 입/출력패드(12)에 인접하게 배치되는 바이패스 다이오드(13)의 레이아웃 면적이 작기 때문에, 개별 입/출력패드(13)간 간격이 좁은 DDI 칩의 레이아웃 효율성을 높일 수 있다.
그러나, 글로벌 파워 클램프(16)는 기본적으로 각 입/출력패드(13)에서 유입되는 정전기 방전 스트레스 전류 전체에 대응되어야 하기 때문에 레이아웃 면적이 크다.
DDI 칩의 레이아웃 면적은 그 가격 경쟁력을 결정하는 중요한 요소이다. 따라서, DDI 칩의 레이아웃 면적은 가급적 작게 설계되어야 하는데, 위와 같이 큰 레이아웃 면적을 갖는 글로벌 파워 클램프(16)는 칩의 크기를 축소시키는데 큰 장애요소로 작용하고 있다.
따라서, DDI 칩의 레이아웃 면적을 감소시켜 가격 경쟁력의 우위를 확보하기 위해서, 작은 레이아웃 면적을 갖는 정전기 방전 보호 회로의 개발 필요성이 높아지고 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 작은 레이아웃 면적을 갖는 정전기 방전 보호장치를 제공하는 것을 제1 목적으로 한다.
그리고, 정전기 방전 스트레스 전류에 빠르게 대응하는 정전기 방전 보호장치를 제공하는 것을 제2 목적으로 한다.
상기의 목적을 달성하기 위한 본 발명의 일측면에 따르면, 복수개의 입/출력패드, 전원전압원과 연결된 전원전압 파워링, 접지전압원과 연결된 접지전압 파워링, 상기 복수개의 입/출력패드마다 구비되어 상기 입/출력패드에서 유입되는 정전기 방전 스트레스 전류를 상기 전원전압 파워링 또는 접지전압 파워링으로 우회시키는 바이패스 다이오드 및 상기 복수개의 입/출력패드마다 구비되어 상기 전원전압 파워링과 접지전압 파워링을 일정레벨로 클램핑하는 로컬 파워 클램프를 포함하는 정전기 방전 보호장치를 제공한다.
그리고, 본 발명의 다른측면에 따르면, 반도체 기판에 인접하게 형성된 P형웰과 N형웰, 상기 N형웰 내에 형성된 제1 P형확산영역, 상기 N형웰 내에 형성된 제1 N형확산영역, 상기 P형웰 내에 형성된 제2 N형확산영역, 상기 P형웰 및 상기 N형웰과 중첩되게 형성된 제2 P형확산영역, 상기 제1 P형확산영역 및 제2 N형확산영역과 연결된 입/출력패드, 상기 제2 P형확산영역과 연결된 접지전압 파워링 및 상기 제1 N형확산영역과 연결된 전원전압 파워링을 포함하는 정전기 방전 보호장치를 제공한다.
본 발명은 작은 레이아웃 면적을 갖는 정전기 방전 보호장치를 설계하기 위해 글로벌 파워 클램프가 아닌, 각 입/출력패드에 대응되는 로컬 파워 클램프를 설치한다. 여기서 로컬 파워 클램프는 별도의 제조 공정에 따라 추가적인 레이아웃 면적을 소비하는 것이 아니라, 바이패스 다이오드 형성 공정에서 불순물영역의 변화를 주어 제조한다.
따라서, 종래와 같이 로컬 파워 클램프 제조에 따라 레이아웃 면적이 추가되는 것이 아니라, 바이패스 다이오드의 레이아웃 면적에 로컬 파워 클램프를 포함시킬 수 있어서 글로벌 파워 클램프의 레이아웃 면적 만큼 레이아웃 면적을 감소시킬 수 있다.
이를 위해서는 종래의 바이패스 다이오드의 제조 방법을 알 필요가 있다.
도 2a 및 도 2b는 각각 종래의 바이패스 다이오드의 회로도 및 그의 공정 단면도를 나타낸 도면이다.
도 2a를 참조하면, 바이패스 다이오드(51A, 51B)는 정전기 방전 스트레스 전류가 유입되는 입/출력패드(52)와 접지전압(VSS) 및 전원전압(VDD)과 연결된다.
여기서, 도면부호 '51A'는 P+ 다이오드를 나타내고, '51B'는 N+ 다이오드를 나타낸 것이다. 그리고, 'A'노드(node)는 버퍼가 위치하는 영역으로써, 도 2b의 공정 단면도에서는 버퍼가 생략되어 도시되므로 도 2a에서도 생략한다.
다음으로, 도 2a에 대응되는 공정 단면도인 도 2b를 참조하면, 반도체 기판(61, silicon substrate)에 N웰(62, N type well)과 P웰(63, P type well)을 인접하게 형성시킨다.
N웰(62) 내에는 N형웰픽업(well pickup)영역(66A), P형확산(diffusion)영역(65A) 및 N형확산영역(66B)이 형성되고, 각 확산영역 및 웰픽업영역 사이에는 분리막(64B, 64C)이 형성되어 각 영역을 분리시킨다.
P웰(63) 내에는 P형확산영역(65B), N형확산영역(66C) 및 P형웰픽업영역(65C)이 형성되고, 각 확산영역 및 웰픽업영역 사이에는 분리막(64D, 64E)이 형성되어 각 확산영역 및 웰픽업영역을 분리시킨다.
그리고, N웰(62)과 P웰(63) 사이에도 분리막(64A)이 형성되어 N형확산영역(66B)과 P형확산영역(65B)을 분리시킨다.
P웰(63) 내에 있는 P형확산영역(65B) 및 P형웰픽업영역(65C)과 N형확산영역(66C)은 각각 접지전압(VSS)과 입/출력패드(52)에 연결되고, N웰(62) 내에 있는 P형확산영역(65A)과 N형웰픽업영역(66A) 및 N형확산영역(66B)은 각각 입/출력패드(52)와 전원전압(VDD)에 연결된다.
여기서, 도 2a와 비교할 경우, N웰(62) 내의 P형확산영역(65A)과 N형확산영역(66B)이 P+ 다이오드(51A)에 해당하고, P웰(63) 내의 P형확산영역(65B)과 N형확산영역(66C)이 N+ 다이오드(51B)에 해당한다.
이를 통해 입/출력패드(52)를 통해 유입되는 정전기 방전 스트레스 전류를 접지전압 파워링(11) 또는 전원전압 파워링(53)으로 우회시키는 바이패스 다이오드를 형성하는 것이다.
본 발명은 이 도 2b의 공정 단면도를 이용하여 위에서 설명한 바와 같이, 글로벌 파워 클램프를 생략한채로 바이패스 다이오드와 로컬 파워 클램프를 레이아웃 면적의 증가 없이 제조한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3은 본 발명의 제1 실시예에 따른 단위 정전기 방전 보호장치의 공정 단면도이고, 도 4는 본 발명의 제2 실시예에 따른 단위 정전기 방전 보호장치의 공정 단면도이며, 도 5는 도 3 및 도 4에 대응되는 단위 정전기 방전 보호장치의 회로도이다.
우선, 본 발명의 제1 실시예인 도 3에 도시된 바와 같이, 반도체 기판(101)에 P웰(102)과 N웰(103)을 인접하게 형성시킨다.
P웰(102) 내에는 P웰(102)에 전압을 인가하기 위한 P형웰픽업영역(104)이 형성되고, N웰(103) 내에도 N형웰픽업영역(109)이 형성된다.
그리고, P웰(102) 내에는 N형확산영역(105)이 형성되고, N웰(103) 내에는 N형확산영역(107) 및 P형확산영역(108)이 형성된다.
또한, P웰(102)과 N웰(103)에 중첩되도록 P형확산영역(106)이 형성된다.
바람직하게 각 확산영역(105~108) 및 웰픽업영역(104, 109) 사이에는 분리막(110A~110E)이 형성되어 각 영역을 분리시킨다.
P형웰픽업영역(104)과 P웰(102)과 N웰(103)에 중첩되어 형성된 P형확산영역(106)은 접지전압(VSS)과 연결되고, N웰(103) 내에 있는 N형확산영역(107)과 N형웰픽업영역(109)은 전원전압(VDD)과 연결되며, P웰(102)의 N형확산영역(105)와 N웰(103)의 P형확산영역(108)은 정전기 방전 스트레스 전류가 유입되는 입/출력패드(111)와 연결된다.
도 3과 도 5를 대비하여 설명하면, 도 3에서 N웰(103)의 P형확산영역(108)과 N웰(103)의 N형확산영역(107)이 도 5의 P+ 다이오드(202A)에 해당한다.
그리고, 도 3에서 P웰(102)의 N형확산영역(105)과 P웰(102)과 N웰(103)에 중첩되게 형성된 P형확산영역(106)이 도 5의 N+ 다이오드(202B)에 해당한다.
또한, 도 3에서 N웰(103)의 N형확산영역(107)과 P웰(102)과 N웰(103)에 중첩되게 형성된 P형확산영역(106)이 도 5의 로컬 파워 클램프(203)에 해당한다.
마지막으로, 도 3에서 N웰(103)의 P형확산영역(108)과 N웰(103)과 P웰(102)과 N웰(103)에 중첩되게 형성된 P형확산영역(106)이 도 5의 로컬 정전기 방전 보호회로(204)에 해당한다. 로컬 정전기 방전 보호회로는 기생 PNP BJT(parasitic PNP bipolar junction transistor)로서, 단위 정전기 방전 보호회로가 소규모 정전기 방전 보호회로를 더 포함하고 있는 것과 같은 효과를 얻을 수 있다. 그리고, 도 5의 설명하지 않은 도면부호 (201)은 도 3의 입/출력 패드(111)에 해당하고, (205)는 전원전압 파워링에 해당하며, (206)은 접지전압 파워링에 해당한다. 이후 설명하는 도 6에서도 (201), (205) 및 (206)은 각각 입/출력 패드, 전원전압 파워링 및 접지전압 파워링에 해당한다.
계속해서, 본 발명의 제2 실시예인 도 4에 도시된 바와 같이, 반도체 기판(501)에 P웰(502)과 N웰(503)을 인접하게 형성시킨다.
P웰(502) 내에는 P웰(502)에 전압을 인가하기 위한 P형웰픽업영역(504)이 형성되고, N웰(503) 내에도 N형웰픽업영역(509)이 형성된다. 그리고, P웰(502) 내에는 N형확산영역(505)이 형성되고, N웰(503) 내에는 N형확산영역(507) 및 P형확산영역(508)이 형성된다. 또한, P웰(502)과 N웰(503)에 중첩되도록 P형확산영역(506)이 형성된다.
바람직하게 P형확산영역(506)과 N형확산영역(507)을 제외한 각 확산영역(505, 508) 및 웰픽업영역(504, 509) 사이에는 분리막(510A~510D)이 형성되어 각 영역을 분리시킨다.
그리고, P형확산영역(506)과 N형확산영역(507)은 분리막 없이 이격되어 있으며, 이격영역 상에는 게이트 패턴(512)이 형성된다. 게이트 패턴(512)은 게이트산화막과 게이트 전극 - 폴리실리콘, 금속 또는 이들의 적층막 - 을 순차적으로 형성하고 패터닝하여 형성한다.
게이트 패턴(512)과 P형웰픽업영역(504)과 P웰(502) 및 N웰(503)에 중첩되게 형성된 P형확산영역(506)은 접지전압(VSS)과 연결되고, N웰(503) 내에 있는 N형확산영역(507)과 N형웰픽업영역(509)은 전원전압(VDD)과 연결되며, P웰(502)의 N형확산영역(505)와 N웰(503)의 P형확산영역(508)은 정전기 방전 스트레스 전류가 유입되는 입/출력패드(511)와 연결된다.
도 4와 도 5를 대비하여 설명하면, 도 4에서 N웰(503)의 P형확산역(508)과 N웰(503)의 N형확산영역(507)이 도 5의 P+ 다이오드(202A)에 해당한다.
그리고, 도 4에서 P웰(502)의 N형확산영역(505)과 P웰(502)과 N웰(503)에 중첩되게 형성된 P형확산영역(506)이 도 5의 N+ 다이오드(502B)에 해당한다.
또한, 도 4에서 N웰(503)의 N형확산영역(507)과 P웰(502)과 N웰(503)에 중첩되게 형성된 P형확산영역(506)과 게이트 패턴(512)이 도 5의 로컬 파워 클램프(203)에 해당한다.
마지막으로, 도 4에서 N웰(503)의 P형확산영역(508)과 N웰(503)과 P웰(502)과 N웰(503)에 중첩되게 형성된 P형확산영역(506) - parasitic PNP BJT(bipolar junction transistor) - 이 도 5의 로컬 정전기 방전 보호회로(204)에 해당한다.
도 3과 도 4의 단위 정전기 방전 보호장치는 유사한 형태로 제조된다. 즉, 두 정전기 방전 보호장치는 도 5와 같은 동일한 회로도로 나타낼 수 있는 것이다.
하지만, 도 4에서 로컬 파워 클램프는 도 3의 단위 정전기 방전 보호장치와 비교하여, N형확산영역(507)과 P형확산영역(506) 사이에 분리막이 아닌 게이트 패턴(512)이 형성된다. 이 때문에 P형확산영역(506)과 N웰(503) 사이의 눈사태 붕괴(avalanche breakdown)가 P형확산영역(506)의 바닥(bottom) 방향이 아닌 측면(lateral) 방향으로 발생된다. 따라서, 항복전압(avalanche breakdown voltage)가 낮아지며, 정전기 방전 스트레스 전류에 대해 빨리 대응할 수 있다.
그리고, 본 발명의 두 정전기 방전 보호장치의 공통점은, 도 2b에 해당하는 종래의 정전기 방전 보호장치와 동일한 레이아웃 면적을 사용하면서도 바이패스 다이오드 뿐만 아니라 로컬 파워 클램프 및 로컬 정전기 방전 보호회로를 더 구비할 수 있다는 것이다.
도 6은 도 5와 같은 단위 정전기 방전 보호장치가 연속적으로 배열된 것을 나타낸 회로도이다.
도 6을 참조하면, 각 단위 정전기 방전 보호장치별 로컬 파워 클램프 및 로컬 정전기 방전 보호회로가 구비된 것을 볼 수 있다. 때문에 도 1과 같은 글로벌 파워 클램프가 제거되어 전체적인 레이아웃 면적을 감소시킨다.
본 발명의 제1 실시예 및 제2 실시예를 정리해 보면 다음과 같다.
1. 단위 정전기 방전 보호장치 내에 로컬 파워 클램프 및 로컬 정전기 방전 보호회로를 구비한다. 이들은 종래의 바이패스 다이오드 만을 제조하기 위한 레이아웃 면적 내에서 바이패스 다이오드와 함께 제조된다. 이 때문에 종래의 정전기 방전 보호장치에서 큰면적을 차지하는 글로벌 파워 클램프를 제거할 수 있어서 정전기 방전 보호장치의 레이아웃 면적을 감소시킬 수 있다.
2. 또한, 로컬 파워 클램프의 항복전압을 낮춰서 정전기 방전 스트레스 전류에 대해 빨르게 대응할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치 환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
즉, 위 도 3과 도 4의 공정 단면도에서 각 확산영역, 분리막 및 게이트 패턴은 그 형성의 순서에 대해서는 언급하지 않았으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 그 형성 순서는 자유롭게 변경가능할 수 있을 것이다.
이상에서 살펴본 바와 같이, 본 발명은 레이아웃 면적의 증가 없이 단위 정전기 방전 보호장치 내에 로컬 파워 클램프 및 로컬 정전기 방전 보호회로를 구비하여 글로벌 파워 클램프를 제거시킨다. 이에 의해 정전기 방전 보호장치의 레이아웃 면적이 감소되고, 정전기 방전 보호장치를 포함하는 칩의 면적 또한 감소시킬 수 있다.
또한, 정전기 방전 스트레스 전류에 빠르게 대응할 수 있도록 로컬 파워 클램프의 항복전압을 낮춘다.
따라서, 칩의 가격 경쟁력에서 우위를 점할 수 있는 효과를 얻을 수 있다.

Claims (11)

  1. 복수개의 입/출력패드;
    전원전압원과 연결된 전원전압 파워링;
    접지전압원과 연결된 접지전압 파워링;
    상기 복수개의 입/출력패드마다 구비되어 상기 입/출력패드에서 유입되는 정전기 방전 스트레스 전류를 상기 전원전압 파워링 또는 접지전압 파워링으로 우회시키는 바이패스 다이오드; 및
    상기 복수개의 입/출력패드마다 구비되어 상기 전원전압 파워링과 접지전압 파워링을 일정레벨로 클램핑하는 로컬 파워 클램프
    를 포함하는 정전기 방전 보호장치.
  2. 제1항에 있어서,
    상기 복수개의 입/출력패드마다 구비되어 입/출력패드와 접지전압 파워링을 일정레벨로 클램핑하는 로컬 정전기 방전 보호회로를 더 포함하는 것을 특징으로 하는 정전기 방전 보호장치.
  3. 제2항에 있어서,
    상기 바이패스 다이오드는,
    상기 정전기 방전 스트레스 전류를 상기 전원전압 파워링으로 우회시키는 바이패스 P+다이오드; 및
    상기 정전기 방전 스트레스 전류를 상기 접지전압 파워링으로 우회시키는 바이패스 N+다이오드를 포함하는 것을 특징으로 하는 정전기 방전 보호장치.
  4. 제3항에 있어서,
    상기 바이패스 P+다이오드는,
    반도체 기판 형성된 N형웰;
    상기 N형웰 내에 형성된 제1 P형확산영역;
    상기 N형웰 내에 형성된 제1 N형확산영역;
    상기 제1 P형확산영역과 연결된 상기 입/출력패드; 및
    상기 제1 N형확산영역과 연결된 전원전압 파워링
    을 포함하는 것을 특징으로 하는 정전기 방전 보호장치.
  5. 제4항에 있어서,
    상기 바이패스 N+다이오드는,
    상기 반도체 기판에 상기 N형웰과 인접하여 형성된 P형웰;
    상기 P형웰 내에 형성된 제2 N형확산영역;
    상기 P형웰과 상기 N형웰에 중첩되게 형성된 제2 P형확산영역;
    상기 제2 N형확산영역과 연결된 입/출력패드; 및
    상기 제2 P형확산영역과 연결된 접지전압 파워링
    을 포함하는 것을 특징으로 하는 정전기 방전 보호장치.
  6. 제5항에 있어서,
    상기 로컬 파워 클램프는,
    상기 제1 N형확산영역과 상기 전원전압 파워링; 및
    상기 제2 P형확산영역과 상기 접지전압 파워링
    을 포함하는 것을 특징으로 하는 정전기 방전 보호장치.
  7. 제5항에 있어서,
    상기 로컬 정전기 방전 보호회로는,
    상기 제2 P형확산영역과 상기 접지전압 파워링;
    상기 N형웰; 및
    상기 제1 P형확산영역과 입/출력패드
    를 포함하는 것을 특징으로 하는 정전기 방전 보호장치.
  8. 반도체 기판에 인접하게 형성된 P형웰과 N형웰;
    상기 N형웰 내에 형성된 제1 P형확산영역;
    상기 N형웰 내에 형성된 제1 N형확산영역;
    상기 P형웰 내에 형성된 제2 N형확산영역;
    상기 P형웰 및 상기 N형웰과 중첩되게 형성된 제2 P형확산영역;
    상기 제1 P형확산영역 및 제2 N형확산영역과 연결된 입/출력패드;
    상기 제2 P형확산영역과 연결된 접지전압 파워링; 및
    상기 제1 N형확산영역과 연결된 전원전압 파워링
    을 포함하는 정전기 방전 보호장치.
  9. 제8항에 있어서,
    상기 P형웰 내에 형성된 P형웰픽업영역; 및
    상기 N형월 내에 형성된 N형웰픽업영역
    을 더 포함하는 정전기 방전 보호장치.
  10. 제8항에 있어서,
    상기 각 확산영역은 분리막에 의해 분리된 것을 특징으로 하는 정전기 방전 보호장치.
  11. 제8항에 있어서,
    상기 제1 N형확산영역과 상기 제2 P형확산영역은 기판 상에 형성된 게이트 패턴에 의해 분리되고, 나머지 확산영역은 분리막에 의해 분리된 것을 특징으로 하는 정전기 방전 보호장치.
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