JPH0460988A - リフレツシユ制御装置 - Google Patents
リフレツシユ制御装置Info
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- JPH0460988A JPH0460988A JP2166769A JP16676990A JPH0460988A JP H0460988 A JPH0460988 A JP H0460988A JP 2166769 A JP2166769 A JP 2166769A JP 16676990 A JP16676990 A JP 16676990A JP H0460988 A JPH0460988 A JP H0460988A
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- interval
- control device
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- 230000007613 environmental effect Effects 0.000 claims abstract description 11
- 230000010354 integration Effects 0.000 abstract 1
- 238000000034 method Methods 0.000 description 3
- 230000003068 static effect Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 230000005855 radiation Effects 0.000 description 2
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明はリフレッシュ制御装置に関し、例えばダイナミ
ック記憶装置のリフレッシュ回数を制御するリフレッシ
ュ制御装置に関するものである。
ック記憶装置のリフレッシュ回数を制御するリフレッシ
ュ制御装置に関するものである。
［従来の技術］
従来、ダイナミック記憶装置（ＤＲＡＭ）のリフレッシ
ュ回数は、装置内部の制御回路において固有のものであ
って、リフレッシュ期間は固定されていた。これはＤＲ
ＡＭの周囲温度や電源電圧から最悪の環境条件を見込ん
でその回数を決定（固定）しているためである。
ュ回数は、装置内部の制御回路において固有のものであ
って、リフレッシュ期間は固定されていた。これはＤＲ
ＡＭの周囲温度や電源電圧から最悪の環境条件を見込ん
でその回数を決定（固定）しているためである。
［発明が解決しようといている課題］
しかしながら、上記従来例では、以下に述べる欠点があ
った。
った。
■情報を保持するときに、必要以上のリフレッシュが行
われている。
われている。
■リフレッシュ期間中にはＣＰＵはそのメモリにアクセ
スすることができないが、その期間が長く掛かる。
スすることができないが、その期間が長く掛かる。
■ＣＭＯ３のＤＲＡＭにおいてはリフレッシュ時に、通
常状態より比較して、多くの電源電流を必要とする。
常状態より比較して、多くの電源電流を必要とする。
本発明は上述した従来例の欠点に鑑みてなされたもので
あり、その目的とするところは、ＤＲＡＭの周囲温度や
電源電圧の状況に応じてリフレッシュ回数を可変にでき
るリフレッシュ制御装置を提供することにある。
あり、その目的とするところは、ＤＲＡＭの周囲温度や
電源電圧の状況に応じてリフレッシュ回数を可変にでき
るリフレッシュ制御装置を提供することにある。
［課題を解決するための手段］
上述した課題を解決し、目的を達成するため、本発明に
係わるリフレッシュ制御装置は、ダイナミック記憶装置
に使用するリフレッシュ制御装置において、環境条件に
応じて前記ダイナミック記憶装置のリフレッシュ間隔を
設定する設定手段と、前記設定されたリフレッシュ間隔
でリフレッシュを行うリフレッシュ手段と、前記リフレ
ッシュ時にメモリエラーが生じるとリフレッシュ間隔を
変更する変更手段とを備えることを特徴とする。
係わるリフレッシュ制御装置は、ダイナミック記憶装置
に使用するリフレッシュ制御装置において、環境条件に
応じて前記ダイナミック記憶装置のリフレッシュ間隔を
設定する設定手段と、前記設定されたリフレッシュ間隔
でリフレッシュを行うリフレッシュ手段と、前記リフレ
ッシュ時にメモリエラーが生じるとリフレッシュ間隔を
変更する変更手段とを備えることを特徴とする。
［作用］
かかる構成によれば、設定手段は環境条件に応じてダイ
ナミック記憶装置のリフレッシュ間隔を設定し、リフレ
ッシュ手段は設定されたリフレッシュ間隔でリフレッシ
ュを行い、変更手段はリフレッシュ時にメモリエラーが
生じるとリフレッシュ間隔を変更する。
ナミック記憶装置のリフレッシュ間隔を設定し、リフレ
ッシュ手段は設定されたリフレッシュ間隔でリフレッシ
ュを行い、変更手段はリフレッシュ時にメモリエラーが
生じるとリフレッシュ間隔を変更する。
［実施例コ
以下に添付図面を参照して、本発明に係わる好適な実施
例を詳細に説明する。
例を詳細に説明する。
第１図は本発明の一実施例を示すブロック図である。本
実施例では、ラップトツブ型のパーソナルコンピュータ
を例に挙げている。
実施例では、ラップトツブ型のパーソナルコンピュータ
を例に挙げている。
第１図において、１は本装置の主記憶であるＤＲＡＭを
示し、２はＤＲＡＭにアクセスするための波形を生成す
るためのメモリアクセス波形生成回路を示し、３はリフ
レッシュを行なうためのリフレッシュ波形生成回路を示
している。４はプログラマブルタイマを示し、これは後
述のＣＰＵ７によって決められた時間ごとにリフレッシ
ュ波形生成回路３を起動する。５はＤＲＡＭＩの周囲温
度を測定する温度センサを示し、６はＤＲＡＭＩの駆動
電圧を測定し、測定値を後述のＣＰＵ７に伝える電圧セ
ンサを示している。
示し、２はＤＲＡＭにアクセスするための波形を生成す
るためのメモリアクセス波形生成回路を示し、３はリフ
レッシュを行なうためのリフレッシュ波形生成回路を示
している。４はプログラマブルタイマを示し、これは後
述のＣＰＵ７によって決められた時間ごとにリフレッシ
ュ波形生成回路３を起動する。５はＤＲＡＭＩの周囲温
度を測定する温度センサを示し、６はＤＲＡＭＩの駆動
電圧を測定し、測定値を後述のＣＰＵ７に伝える電圧セ
ンサを示している。
７は本装置全体の制御を行うマイクロプロセッサ（ＣＰ
Ｕ）を示している。８は外部記憶装置を示し、これはフ
ロッピーディスク又はハードディスク等のＤＲＡＭＩの
代りに使用される補助記憶装置である。９はＲＯＭを示
し、これは後述の第２図に示されるフローチャートに従
った制御プログラム等や温度・電圧等の環境条件とリフ
レッシュ回数とを対応させて記憶したテーブルを記憶し
ている。１０は本装置を駆動する主電源（バッテリ）を
示している。
Ｕ）を示している。８は外部記憶装置を示し、これはフ
ロッピーディスク又はハードディスク等のＤＲＡＭＩの
代りに使用される補助記憶装置である。９はＲＯＭを示
し、これは後述の第２図に示されるフローチャートに従
った制御プログラム等や温度・電圧等の環境条件とリフ
レッシュ回数とを対応させて記憶したテーブルを記憶し
ている。１０は本装置を駆動する主電源（バッテリ）を
示している。
次に、本実施例の動作について説明する。
第２図は本実施例のＣＰＵ７によるリフレッシュ回数設
定動作を説明するフローチャートである。
定動作を説明するフローチャートである。
まず、温度・電圧等の環境条件が測定され（ステップＳ
１）、予め各条件の値に対応するように定められている
リフレッシュ回数がＲＯＭＱ中のテーブルを参照して決
定される（ステップＳ２）。ステップＳ１により決定さ
れたリフレッシュ回数からリフレッシュの間隔が演算さ
れ設定される（ステップＳ３）。そして、設定されたリ
フレッシュ間隔によるＤＲＡＭＩのリフレッシュが開始
される（ステップＳ４）。次に、リフレッシュが開始さ
れたＤＲＡＭＩのメモリチエツクが行なわれる（ステッ
プＳ５）。このステップＳ５では、マーチングチエツク
、ウオーキングチエツク等の各種のチエツクが行なわれ
、設定されたリフレッシュ回数でエラーが起きないか徹
底的にチエツクされる。そして、メモリチエツクのエラ
ーの有無が判断され（ステップＳ６）、エラーが起きな
かった場合、このままＤＲＡＭＩの使用が開始され（ス
テップＳ８）、また、エラーが起きている場合、リフレ
ッシュ間隔を狭める、即ち、リフレッシュ回数をステッ
プＳ２で設定された回数より多く設定する動作が行われ
（ステップＳ７）、処理はステップＳ３から再び開始さ
れ、リフレッシュの開始とメモリチエツクとが行われる
。尚、ステップＳ７の設定では、ステップＳ１で設定さ
れたリフレッシュ回数に関係なく一定の値を加算する処
理が行われる。
１）、予め各条件の値に対応するように定められている
リフレッシュ回数がＲＯＭＱ中のテーブルを参照して決
定される（ステップＳ２）。ステップＳ１により決定さ
れたリフレッシュ回数からリフレッシュの間隔が演算さ
れ設定される（ステップＳ３）。そして、設定されたリ
フレッシュ間隔によるＤＲＡＭＩのリフレッシュが開始
される（ステップＳ４）。次に、リフレッシュが開始さ
れたＤＲＡＭＩのメモリチエツクが行なわれる（ステッ
プＳ５）。このステップＳ５では、マーチングチエツク
、ウオーキングチエツク等の各種のチエツクが行なわれ
、設定されたリフレッシュ回数でエラーが起きないか徹
底的にチエツクされる。そして、メモリチエツクのエラ
ーの有無が判断され（ステップＳ６）、エラーが起きな
かった場合、このままＤＲＡＭＩの使用が開始され（ス
テップＳ８）、また、エラーが起きている場合、リフレ
ッシュ間隔を狭める、即ち、リフレッシュ回数をステッ
プＳ２で設定された回数より多く設定する動作が行われ
（ステップＳ７）、処理はステップＳ３から再び開始さ
れ、リフレッシュの開始とメモリチエツクとが行われる
。尚、ステップＳ７の設定では、ステップＳ１で設定さ
れたリフレッシュ回数に関係なく一定の値を加算する処
理が行われる。
以上説明したように、本実施例によれば、ＤＲＡＭＩの
リフレッシュ回数をネガティブフィードバックによって
可変とすることにより、次の効果を得ることができる。
リフレッシュ回数をネガティブフィードバックによって
可変とすることにより、次の効果を得ることができる。
■その時の状況に応じて最小のリフレッシュしか行なわ
ないため、エネルギのロスを最小に抑えることができる
。言い換えると、本装置のようなラップトツブ型の場合
、バッテリ１０をより小型にすることができると共に、
電源装置をより小型にすることができるため、装置全体
の小型化に役立つ。
ないため、エネルギのロスを最小に抑えることができる
。言い換えると、本装置のようなラップトツブ型の場合
、バッテリ１０をより小型にすることができると共に、
電源装置をより小型にすることができるため、装置全体
の小型化に役立つ。
■リフレッシュ期間中、ＣＰＵ７はＤＲＡＭＩにアクセ
スすることができず、通常、この期間中はＣＰＵ７は停
止するため、リフレッシュ回数を少なく可変制御するこ
とにより、ＣＰＵ７のスルーブツトは向上する。
スすることができず、通常、この期間中はＣＰＵ７は停
止するため、リフレッシュ回数を少なく可変制御するこ
とにより、ＣＰＵ７のスルーブツトは向上する。
■リフレッシュ時には、多量の電流が流れるため、電界
での放射雑音が大きくなりがちであるが、リフレッシュ
回数が少なくなれば、この放射雑音の値を小さく抑える
ことがより容易になる。
での放射雑音が大きくなりがちであるが、リフレッシュ
回数が少なくなれば、この放射雑音の値を小さく抑える
ことがより容易になる。
■ＤＲＡＭＩはスタティックＲＡＭに比べてその構成上
大規模の情報を作ることが容易である。リフレッシュ回
数を最適にすれば従来スタティックＲＡＭを使用してい
た部分にＤＲＡＭＩを使用できる可能性が増えてくる。
大規模の情報を作ることが容易である。リフレッシュ回
数を最適にすれば従来スタティックＲＡＭを使用してい
た部分にＤＲＡＭＩを使用できる可能性が増えてくる。
ＤＲＡＭＩはスタティックＲＡＭに比べてビットあたり
の大きさもコストも小さいため、メモリ部分の小型化や
コストダウンを行なえる。
の大きさもコストも小さいため、メモリ部分の小型化や
コストダウンを行なえる。
さて、上述した従来例では、ラップトツブ型のパーソナ
ルコンピュータと比較して述べているが、ＤＲＡＭＩを
使用しているマイクロプロセッサ応用装置（例えば、フ
ァクシミリ装置）であれば、上記実施例を実施すること
は容易である。
ルコンピュータと比較して述べているが、ＤＲＡＭＩを
使用しているマイクロプロセッサ応用装置（例えば、フ
ァクシミリ装置）であれば、上記実施例を実施すること
は容易である。
また、上述した実施例では、マイクロプロセッサを用い
てネガティブフィードバックを行っているが、論理回路
を構成してこの部分の機能を達成しても良い。この場合
、第１図に示されるメモリアクセス波形生成回路２、リ
フレッシュ波形生成回路３、プログラマブルタイマ４を
ゲートアレイ等の大規模集積回路で構成すれば良（、こ
れによって装置全体を小型化することができる。
てネガティブフィードバックを行っているが、論理回路
を構成してこの部分の機能を達成しても良い。この場合
、第１図に示されるメモリアクセス波形生成回路２、リ
フレッシュ波形生成回路３、プログラマブルタイマ４を
ゲートアレイ等の大規模集積回路で構成すれば良（、こ
れによって装置全体を小型化することができる。
また、上述した実施例では、−旦設定されたリフレッシ
ュ回数でエラーが起らない場合には、変更せずに処理が
続行されていたが、リフレッシュ回数の設定を適当な時
間ごとに周期的に行っても良い。この場合、その時の実
行中のプログラムデータな第１図に示される外部記憶装
置８に退避してから第２図に示されるフローチャートに
従ったプログラムをステップＳｌから実行すれば良い。
ュ回数でエラーが起らない場合には、変更せずに処理が
続行されていたが、リフレッシュ回数の設定を適当な時
間ごとに周期的に行っても良い。この場合、その時の実
行中のプログラムデータな第１図に示される外部記憶装
置８に退避してから第２図に示されるフローチャートに
従ったプログラムをステップＳｌから実行すれば良い。
但し、リフレッシュ回数の設定を周期的に行うための監
視として、カウントをソフトウェア或はハードウェアに
よって実行する。
視として、カウントをソフトウェア或はハードウェアに
よって実行する。
また、上述した実施例では、第２図のステップＳ７で一
定の値をリフレッシュ回数に加算していたが、本発明は
これに限定されるものではなく、リフレッシュ回数に応
じた増加量を予め記憶しておくことにより加算しても良
（、又は、リフレツシュ回数に応じた増加量を演算によ
って求めても良い。
定の値をリフレッシュ回数に加算していたが、本発明は
これに限定されるものではなく、リフレッシュ回数に応
じた増加量を予め記憶しておくことにより加算しても良
（、又は、リフレツシュ回数に応じた増加量を演算によ
って求めても良い。
［発明の効果］
以上説明したように、本発明によれば、省エネルギー化
、小型化、そして高性能化を図ることができる。
、小型化、そして高性能化を図ることができる。
第１図は本発明の一実施例を示すブロック図、第２図は
本実施例のＣＰＵ７によるリフレッシュ回数設定動作を
説明するフローチャートである。 図中、１・・・ＤＲＡＭ、２・・・Ｍ波形生成回路、３
・・・Ｒ波形生成回路、４・・・プログラマブルタイマ
、５・・・温度センサ、６・・・電圧センサ、７・・・
ｃＰＵ、８・・・外部記憶装置、９・・・ＲＯＭ、１０
・・・バッテリである。 ■
本実施例のＣＰＵ７によるリフレッシュ回数設定動作を
説明するフローチャートである。 図中、１・・・ＤＲＡＭ、２・・・Ｍ波形生成回路、３
・・・Ｒ波形生成回路、４・・・プログラマブルタイマ
、５・・・温度センサ、６・・・電圧センサ、７・・・
ｃＰＵ、８・・・外部記憶装置、９・・・ＲＯＭ、１０
・・・バッテリである。 ■
Claims (4)
- （１）ダイナミック記憶装置に使用するリフレッシュ制
御装置において、 環境条件に応じて前記ダイナミック記憶装置のリフレッ
シュ間隔を設定する設定手段と、 前記設定されたリフレッシュ間隔でリフレッシュを行う
リフレッシュ手段と、 前記リフレッシュ時にメモリエラーが生じるとリフレッ
シュ間隔を変更する変更手段とを備えることを特徴とす
るリフレッシュ制御装置。 - （２）前記設定手段は、前記環境条件を測定する測定手
段を含むことを特徴とする請求項第１項記載のリフレッ
シュ制御装置。 - （３）前記設定手段は、環境条件に対応したリフレッシ
ュ回数を予め記憶したテーブルを有し、前記テーブルを
参照して環境条件に応じたリフレッシュ回数を決定する
決定手段と、前記決定されたリフレッシュ回数に基づい
てリフレッシュ間隔を算出する算出手段とを含むことを
特徴とする請求項第１項記載のリフレッシュ制御装置。 - （４）前記変更手段は、ネガティブフィードバックによ
つて前記リフレッシュ間隔を狭めるように変更すること
を特徴とする請求項第１項記載のリフレッシュ制御装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2166769A JPH0460988A (ja) | 1990-06-27 | 1990-06-27 | リフレツシユ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2166769A JPH0460988A (ja) | 1990-06-27 | 1990-06-27 | リフレツシユ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0460988A true JPH0460988A (ja) | 1992-02-26 |
Family
ID=15837356
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2166769A Pending JPH0460988A (ja) | 1990-06-27 | 1990-06-27 | リフレツシユ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0460988A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6199139B1 (en) | 1998-01-27 | 2001-03-06 | International Business Machines Corporation | Refresh period control apparatus and method, and computer |
| JP2002025299A (ja) * | 2000-07-10 | 2002-01-25 | Hitachi Ltd | エラーレート判定方法と半導体集積回路装置 |
| JP2008251066A (ja) * | 2007-03-29 | 2008-10-16 | Nec Corp | メモリ制御方法、メモリシステム、およびプログラム |
| WO2009011052A1 (ja) * | 2007-07-18 | 2009-01-22 | Fujitsu Limited | メモリリフレッシュ装置およびメモリリフレッシュ方法 |
| JP2011165231A (ja) * | 2010-02-04 | 2011-08-25 | Renesas Electronics Corp | 半導体メモリの試験方法、半導体メモリの試験のためのプログラム、および、半導体メモリの試験装置 |
| JP2012514286A (ja) * | 2008-12-30 | 2012-06-21 | マイクロン テクノロジー， インク． | 可変式メモリリフレッシュ装置および方法 |
| US9147460B2 (en) | 2012-06-11 | 2015-09-29 | Renesas Electronics Corporation | Memory controller, memory control method, and memory control system |
| JP2018093398A (ja) * | 2016-12-05 | 2018-06-14 | 株式会社デンソー | 制御装置 |
-
1990
- 1990-06-27 JP JP2166769A patent/JPH0460988A/ja active Pending
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP5012898B2 (ja) * | 2007-07-18 | 2012-08-29 | 富士通株式会社 | メモリリフレッシュ装置およびメモリリフレッシュ方法 |
| WO2009011052A1 (ja) * | 2007-07-18 | 2009-01-22 | Fujitsu Limited | メモリリフレッシュ装置およびメモリリフレッシュ方法 |
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