JP6050587B2 - 可変式メモリリフレッシュ装置および方法 - Google Patents

Description

本発明は、２００８年１２月３０日に出願された米国特許出願第１２／３４６，５４２号の優先権を主張するものであり、米国特許出願第１２／３４６，５４２号は引用することにより本明細書に援用される。

本明細書に記載の様々な実施形態は、半導体メモリに関連する装置、システム、および方法に関する。

マイクロプロセッサ技術は、半導体メモリ技術よりも速い速度で発達している。その結果、性能の不均衡が、現代のホストプロセッサと、命令およびデータを受信するためにそのプロセッサが接続された半導体メモリサブシステムとの間にしばしば存在する。例えば、いくつかのハイエンドサーバにおいては、メモリ要求への応答を待つ間に４クロックサイクルのうち３クロックサイクルのウェイトがかかると推定される。

加えて、ソフトウェアアプリケーションおよびオペレーティングシステム技術の発達により、プロセッサコア数およびスレッド数が増加し続けるにしたがって、より高密度なメモリサブシステムに対する要求が増加している。しかし、現在の技術のメモリサブシステムにおいてはしばしば性能と密度との間に妥協が存在する。より高い帯域幅は、半導体技術協会（ＪＥＤＥＣ）の電気的規格を超えることなくシステムにおいて接続され得るメモリカードまたはモジュールの数を制限し得る。

ダイナミックデータレート（ＤＤＲ：ｄｙｎａｍｉｃ ｄａｔａ ｒａｔｅ）同期ダイナミックランダムアクセスメモリ（ＳＤＲＡＭ：ｓｙｎｃｈｒｏｎｏｕｓ ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）等のＪＥＤＥＣのインターフェース規格に対する拡張が提案されているが、これらの拡張は、将来期待されるメモリ帯域幅および密度について全般的に不足していることが見られ得る。欠点は、メモリパワー最適化の欠乏、およびホストプロセッサとメモリサブシステムとの間の独自性を含む。後者の欠点は、プロセッサおよび／またはメモリ技術が変化すると、インターフェースを再設計する必要性を生じさせ得る。

本発明の実施形態に係るメモリシステムのブロック図である。 本発明の実施形態に係るロジックダイとともにスタックされたスタックダイ３次元メモリアレイのカッタウェイ概念図である。 本発明の実施形態に係るメモリボールトコントローラおよび関連するモジュールのブロック図である。 本発明の実施形態に係るメモリ装置の動作方法のフローチャートである。 本発明の実施形態に係る、より高レベルな情報ハンドリングシステムのブロック図である。

以下の本発明の詳細な説明において、添付の図面が参照される。これらの添付の図面は本発明の一部をなし、これらの図面おいて、本発明が実施され得る特定の実施形態が例示される。これらの実施形態は、当業者が本発明を実施することができるよう、十分詳細に説明される。他の実施形態も利用することができ、構造的、論理的、電気的な変化が施されてもよい。

図１は、本発明の様々な例示的な実施形態に係るメモリ装置１００のブロック図を示す。メモリ装置１００は、複数のコマンド、アドレス、および／またはデータのアウトバウンドおよび／またはインバウンドのストリームを、１つまたは複数の送信元装置および／または宛先装置（例えば、１つまたは複数のプロセッサ）と、１組のスタックアレイメモリ「ボールト」１１０との間で転送するために実質的に並列的に動作する。その結果、メモリシステムの密度、帯域幅、並列性、スケーラビリティが増加し得る。

マルチダイメモリアレイの実施形態においては、以前の設計において通常個別のメモリアレイダイにそれぞれ配置されていた制御ロジックが統合される。本開示においてメモリボールトと呼ばれるスタックされたダイのグループの小区分が、図１におけるボールト例１１０、図２におけるボールト例２３０として示される。例示したこれらのメモリボールトは、共通の制御ロジックを共有する。このメモリボールト・アーキテクチャは、パワーオンされたメモリバンクのより細かな細分化を提供しつつエネルギー効率を増加させるためにメモリ制御ロジックを戦略的に分割する。示された実施形態は、標準化された、ホストプロセッサからメモリへのシステムインターフェースを可能にする。この標準化されたインターフェースは、メモリ技術が発達するにつれて再設計サイクル回数を低減し得る。

図２は、様々な例示的な実施形態に係るメモリ装置１００を形成するために、ロジックダイ２０２とともにスタックされたスタックダイ３次元メモリアレイ２００のカッタウェイ概念図である。メモリ装置１００はタイル状メモリアレイ２０３の１つまたは複数のスタックを取り込み、その結果、スタックダイ３次元メモリアレイ２００が形成される。複数のメモリアレイ（例えば、メモリアレイ２０３）が複数のダイ（例えば、ダイ２０４）のそれぞれの上に作られる。次いで、これらのメモリアレイダイがスタックされ、スタックダイ３次元メモリアレイ２００が形成される。

これらのスタックダイのそれぞれが、複数の「タイル」（例えば、スタックダイ２０４の部分である２０５Ａ、２０５Ｂ、および２０５Ｃ）に分割される。各タイル（例えば、タイル２０５Ｃ）は、１つまたは複数のメモリアレイ２０３を含み得る。メモリアレイ２０３は特定のメモリ技術に限定されず、ダイナミックランダムアクセスメモリ（ＤＲＡＭ:ｄｙｎａｍｉｃ ｒａｎｄｏｍ−ａｃｃｅｓｓ ｍｅｍｏｒｙ）、スタティックランダムアクセスメモリ（ＳＲＡＭ:ｓｔａｔｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）、フラッシュメモリ、その他を含み得る。

スタックされた１組のメモリアレイタイル２０８は、スタックされたダイ（例えば、図１においてベースタイルが隠された状態の、タイル２１２Ｂ、タイル２１２Ｃ、およびタイル２１２Ｄ）のそれぞれからの単一のタイルを含み得る。電力、アドレス、および／またはデータおよび他の同様の共通信号が、例えば「スルーウェーハ相互接続」（ＴＷＩ：ｔｈｒｏｕｇｈ−ｗａｆｅｒ ｉｎｔｅｒｃｏｎｎｅｃｔ）等の導電経路（例えば、導電経路２２４）上で「Ｚ」次元２２０において、スタックされたタイルの組２０８を横断し得る。なお、ＴＷＩは必ずしも特定のウェーハまたはダイを貫通する必要がないことに注意すべきである。

このように、スタックダイ３次元メモリアレイ２００は１組のメモリ「ボールト」（例えば、メモリボールト２３０）へと分割される。各メモリボールトは、１組のタイル２０８を電気的に相互接続するための１組のＴＷＩとともに、スタックされたタイル（すなわち複数のスタックされたダイの各ダイからの１つのタイル）の組（例えば、１組のタイル２０８）を含む。ボールトの各タイルは、１つまたは複数のメモリアレイ（例えば、メモリアレイ２４０）を含む。

図２に示すメモリボールト２３０と同様の、そのように形成された１組のメモリボールト１０２が、メモリ装置１００内の状況において図１に示されている。メモリ装置１００は、複数１０４のメモリボールトコントローラ（ＭＶＣ：ｍｅｍｏｒｙ ｖａｕｌｔ ｃｏｎｔｒｏｌｌｅｒ）（例えば、ＭＶＣ１０６）も含む。各ＭＶＣは、１対１の関係で、対応するメモリボールト（例えば、メモリボールト１０２の組のうちのメモリボールト１１０）に対して通信可能に接続される。したがって、各ＭＶＣは、他のＭＶＣとその対応するメモリボールトとの間の通信から独立して、対応するメモリボールトと通信する能力を有する。

メモリ装置１００は、複数の設定可能なシリアル化された通信インターフェース（ＳＣＬＩ：ｓｅｒｉａｌｉｚｅｄ ｃｏｍｍｕｎｉｃａｔｉｏｎ ｌｉｎｋ ｉｎｔｅｒｆａｃｅ）１１２も含む。ＳＣＬＩ１１２は、アウトバウンドグループのＳＣＬＩ１１３と、インバウンドグループのＳＣＬＩ１１５とに分割される。なお、「アウトバウンド」および「インバウンド」の各方向はプロセッサ（単数または複数）１１４の観点から定められる。複数のＳＣＬＩ１１２は、それぞれが、他のＳＣＬＩ１１２と並列動作する能力を有する。全体として、ＳＣＬＩ１１２は複数のＭＶＣ１０４を１つまたは複数のホストプロセッサ１１４に対して通信可能に接続する。メモリ装置１００は、ホストプロセッサ（単数または複数）１１４への、高度に抽象化された、マルチリンク、高スループットのインターフェースを表す。

メモリ装置１００はスイッチ１１６も含む。いくつかの実施形態において、スイッチ１１６は、交差接続スイッチとも呼ばれ得るマトリックススイッチを含み得る。スイッチ１１６は、複数のＳＣＬＩ１１２に、および複数のＭＶＣ１０４に、通信可能に接続される。スイッチ１１６は、選択されたＭＶＣに各ＳＣＬＩを交差接続する能力を有する。したがって、ホストプロセッサ（単数または複数）１１４は、複数のＳＣＬＩ１１２を通って、実質的に同時に、複数のメモリボールト１０２にアクセスし得る。このアーキテクチャは、マルチコア技術を含む現代のプロセッサ技術用に、プロセッサからメモリへの高い帯域幅を提供することができる。

メモリ装置１００は、スイッチ１１６に接続されたメモリ構造制御レジスタ１１７も含み得る。メモリ構造制御レジスタ１１７は、メモリ構造設定パラメータを設定源から受け取り、メモリ装置１００の１つまたは複数の構成部品を、選択可能なモードにしたがって動作するよう、設定する。例えば、スイッチ１１６と、複数のメモリボールト１０２および複数のＭＶＣ１０４のそれぞれとは、通常は、別個のメモリ要求に応答して、互いに対して独立的に動作するよう設定されている。係る構成は、ＳＣＬＩ１１２とメモリボールト１０２との間の並列性の結果として、メモリシステムの帯域幅を向上させることができる。

あるいは、メモリ装置１００は、複数のメモリボールト１０２のうちの２つ以上のメモリボールトからなるメモリボールトの１部分およびＭＶＣの対応する１部分が、単一の要求に応答して同期して動作することができるよう、メモリ構造制御レジスタ１１７を介して再構成することができる。後者の構成は、単一のボールトに関連したデータワードの幅よりも広いデータワードにアクセスするために用いられ得る。この技術は、待ち時間を低減し得る。他の構成も、選択されたビットパターンをメモリ構造制御レジスタ１１７にロードすることにより、有効化され得る。

１つの例において、アウトバウンドＳＣＬＩ１１３は、複数のアウトバウンド差動ペア・シリアル経路（ＤＰＳＰ：ｄｉｆｆｅｒｅｎｔｉａｌ ｐａｉｒ ｓｅｒｉａｌ ｐａｔｈ）１２８を含み得る。ＤＰＳＰ１２８は、ホストプロセッサ（単数または複数）１１４に通信可能に接続され、送信パケットを集合的に伝送してもよい。アウトバウンドＳＣＬＩ１１３は、複数のアウトバウンドＤＰＳＰ１２８に接続されたデシリアライザ１３０も含み得る。アウトバウンドＳＣＬＩは、デシリアライザ１３０に通信可能に接続された多重分離装置１３８も含み得る。１つの実施形態において、ＤＳＰＳ、デシリアライザ、および多重分離装置の構成は、データパケットまたはサブパケットの効率的な伝送を促進する。アウトバウンドＳＬＣＩと同様に、１つの実施形態において、インバウンドＳＣＬＩおよび同様の構成のＤＳＰＳ、シリアライザ、および多重化装置の構成は、データパケットまたはサブパケットの効果的な伝送を促進する。

図３は、様々な例示的実施形態に係るＭＶＣ（例えば、ＭＶＣ１０６）および関連するモジュールのブロック図である。ＭＶＣ１０６は、プログラム可能なボールト制御ロジック（ＰＶＣＬ：ｐｒｏｇｒａｍｍａｂｌｅ ｖａｕｌｔ ｃｏｎｔｒｏｌ ｌｏｇｉｃ）部品３１０を含み得る。ＰＶＣＬ３１０は、対応するメモリボールト（例えば、メモリボールト１１０）にＭＶＣ１０６をインターフェース接続する。ＰＶＣＬ３１０は、対応するメモリボールト１１０と関連する１つまたは複数の制御信号および／またはタイミング信号を生成する。

ＰＶＣＬ３１０は、選択された構成または選択された技術のメモリボールト１１０にＭＶＣ１０６を適応させるよう構成されてもよい。したがって、例えば、メモリ装置１００は、最初は、現在利用可能なＤＤＲ２のＤＲＡＭを用いて構成されてもよい。次いで、メモリ装置１００は、ＰＶＣＬ３１０を、ＤＤＲ３のバンク制御およびタイミングロジックを含むよう再構成することにより、ＤＤＲ３に基づくメモリボールト技術に対応するよう適応し得る。

ＭＶＣ１０６は、ＰＶＣＬ３１０に通信可能に接続されたメモリシーケンサ３１４も含み得る。メモリシーケンサ３１４は、関連するメモリボールト１１０を実装するために用いられた技術に基づいて、メモリ技術に依存する１組の動作を実行する。メモリシーケンサ３１４は、例えば、対応するメモリボールト１１０に関連する、コマンド復号化動作、メモリアドレス多重化動作、メモリアドレス多重分離化動作、メモリリフレッシュ動作、メモリトレーニング動作、および／またはメモリボールトプリフェッチ動作を実行し得る。いくつかの実施形態において、メモリシーケンサ３１４はＤＲＡＭシーケンサを備え得る。いくつかの実施形態において、メモリリフレッシュ動作は、別のリフレッシュコントローラ（図示せず）において生成されてもよい。他のメモリリフレッシュ動作は、以下でより詳細に説明される。

メモリシーケンサ３１４は、選択された構成または技術のメモリボールト１１０にメモリ装置１００を適応させるよう構成され得る。例えば、メモリシーケンサ３１４は、メモリ装置１００と関連する他のメモリシーケンサと同期して動作するよう構成され得る。係る構成は、単一のキャッシュライン要求に応答して、複数のメモリボールトからの広いデータワードを、ホストプロセッサ（単数または複数）１１４と関連するキャッシュライン（図示せず）に出力するために用いられ得る。

ＭＶＣ１０６は、書き込みバッファ３１６も含み得る。書き込みバッファ３１６は、ホストプロセッサ（単数または複数）１１４からＭＶＣ１０６に達したデータをバッファリングするために、ＰＶＣＬ３１０に接続され得る。ＭＶＣ１０６は、さらに読み出しバッファ３１７を含み得る。読み出しバッファ３１７は、対応するメモリボールト１１０からＭＶＣ１０６に達したデータをバッファリングするために、ＰＶＣＬ３１０に接続され得る。

ＭＶＣ１０６は、順番外要求キュー３１８も含み得る。順番外要求キュー３１８は、メモリボールト１１０に含まれる複数のメモリバンクに対する、読み出し動作および／または書き込み動作の順序づけられたシーケンスを確立する。その順序づけられたシーケンスが、バンクコンフリクトを低減し、読み出しから書き出しの応答時間を減少させるために、任意の単一のメモリバンクに対する順次の動作を回避するために選択される。

ＭＶＣ１０６は、メモリボールトエラーロジック（ＭＶＥＬ：ｍｅｍｏｒｙ ｖａｕｌｔ ｅｒｒｏｒ ｌｏｇｉｃ）部品３２４等のエラートラッカーも含み得る。ＭＶＥＬ３２４は、３次元メモリアレイ２００のメモリセルの複数の部分に対する複数のエラー率を探知し得る。エラー率データの使用について、以下でより詳細に説明する。いくつかの異なる部分に対するエラー率は、ＭＶＥＬ３２４を用いて探知し得る。１つの例においては、各ダイ２０４に対するエラー率が探知される。他の例は、各タイル２０５、各アレイ２０３、その他に対するエラー率の探知を含む。

１つの例においては、探知対象となる部分は動的である。例えば、ダイ２０４が一定の閾値を超えるエラー率を有する場合、そのダイ２０４内の一部分が探知対象に選択される。他の例においては、タイル等の部分においてエラー率がエラー率閾値よりも低い場合、ＭＶＥＬはそのタイルを含むボールトに対するエラー率のみを探知してもよい。１つの例においては、３次元メモリアレイ２００の１部分に対する探知されたエラー率の情報は、選択された複数の部分におけるリフレッシュ速度を調節（例えば、変更）するために用いられる。

図３は、メモリマップ３１５を含む実施形態を示す。メモリマップ３１５は、３次元メモリアレイ２００内の様々な部分を探知し、特定の探知対象部分に特有の、１つまたは複数の特性を探知する。例は、個々のダイ２０４、ボールト２３０、タイル２０５、または３次元メモリアレイ２００のいくつかのメモリセルの他の分類の１つまたは複数に対する特性を探知することを含む。１つの例において、メモリマップ３１５は、１つまたは複数の部分に対する係る情報を並列的に探知する。

各探知対象部分に対する特性の例は、エラー率、温度、パワーダウン状態、およびリフレッシュ速度を含むが、これらに限定されない。１つの実施形態において、リフレッシュ速度は、メモリマップ３１５において探知される１つまたは複数の他の特性を用いて決定される。

１つの例示的な実施形態において、メモリマップ３１５は、メモリ装置に接続されたローカル記憶装置内に配置される。３次元メモリアレイの１つの例を用いて、メモリマップ３１５は、３次元メモリアレイ２００に直接接続されたロジックチップ２０２上に配置される。１つの例において、メモリマップ３１５は、ロジックチップ２０２上のフラッシュメモリ等の不揮発性メモリに記憶される。メモリマップ３１５を、ローカルに取り付けられたロジックチップ２０２内においてメモリ装置上でローカルに記憶することは、メモリ装置１００がプロセッサ１１４から独立的にメモリ動作を最適化することを可能にする。メモリ最適化において用いられるフィードバック特性の例は、上記に列記されている（エラー率、温度、パワーダウン状態、およびリフレッシュ速度）。

１つの例において、各ＭＶＣ１０６は、本発明はそのように限定されないが、別個のメモリマップ３１５を含む。他の実施形態は、３次元メモリアレイ２００に役立つ、単一のメモリマップ３１５または他の数量のメモリマップ３１５をロジックチップ２０２上に含む。

１つの実施形態において、メモリマップ３１５は動的であり、上述の例等の、１つまたは複数のフィードバック特性に基づいて変化する。１つの特性例として温度を用いると、３次元メモリアレイ２００のうちの１つまたは複数の部分は、異なる温度で動作し得る。それに対して、メモリマップ３１５は、異なる部分がそれらの温度にしたがって異なる方法で取り扱われることを可能にする。例えば、より高温のダイ２０５は、より低温のダイ２０４よりも、必要に応じて、より高いリフレッシュ速度に設定され得る。動的なメモリマップ３１５において、それぞれのローカル温度が動作中に変化すると、メモリマップもまた変化し得る。上述のように、ボールト、タイル、その他等の、他の部分もまた監視および調節され得る。

パワーダウン状態の例を用いる場合、３次元メモリアレイ２００の１つまたは複数の部分は、異なるパワーダウン状態で動作し得る。それに応答して、メモリマップ３１５は、異なる部分がそれらのパワーダウン状態にしたがって異なる方法で取り扱われることを可能にする。例えば、最近アクセスされなかったボールト２３０は、リフレッシュを必要とするパワーダウン状態にあり得るが、現在アクセスされているボールト２３０ほどの高いリフレッシュ速度にはない状態にあり得る。他のボールト２３０に対する他の速い応答時間のパワー状態は、より高いリフレッシュ速度に設定され得る。動的なメモリマップ３１５においては、様々な部分のパワーダウン状態が動作中に変化するにつれて、メモリマップもまた変化し得る。上述のように、ダイ、タイル、その他等の、他の部分も監視および調節され得る。

エラー率の例を用いる場合、３次元メモリアレイ２００の１つまたは複数の部分は、異なるエラー率を経験し得る。それに応答して、メモリマップ３１５は、異なる部分がそれらのエラー率にしたがって異なる方法で取り扱われることを可能にする。例えば、より低いエラー率を経験するタイル２０５がより低いリフレッシュ速度に設定される一方で、高いエラー率を経験するタイル２０５はより高いリフレッシュ速度に設定され得る。動的なメモリマップ３１５において、様々な部分のエラー率が動作中に変化すると、メモリマップ３１５もまた変化し得る。上述のように、ダイ、ボールト、その他等の、他の部分も監視および調節され得る。

１つの例においては、リフレッシュ速度等の特性を調節することに加えて、１つの部分に対するエラー率が閾値を超すと、３次元メモリアレイ２００のその部分が無効化され、メモリマップ３１５はその無効化された部分を探知し、３次元メモリアレイ２００の他の部分が正常動作するようにする。１つの例においては、選択部分のエラー率は、切迫した障害を予想する能力をヘルス監視評定に提供するために使用することができる。例えば、１つの実施形態において、特定の部分（単数または複数）に対するエラー率が閾値を超えると、メモリ装置を置き換える必要性を示すヘルス監視評定が提供され得る。

各特性例が上の部分ではリフレッシュ速度に影響を及ぼすものとして個別に検討されたが、本発明は、そのように限定されない。１つの例において、温度、パワーダウン状態、およびエラー率等の複数の特性が並列的に探知され、それらの効果が組み合わされて、３次元メモリアレイ２００の１つの部分に対する最適化されたリフレッシュ速度が提供される。

上述の動的なメモリマップ例に加えて、１つの実施形態において、メモリマップ３１５は静的である。静的なメモリマップの１つの例は、パーソナルコンピュータ等のシステムの各パワーアップ時において１度だけ生成されるメモリマップを含む。各パワーアップ時の評価の後、静的なメモリマップはフィードバック特性を監視し得ない。他の静的例は、製造後のテストを含む。メモリマップ３１５は、選択された部分内における、製造後に本質的に存在する、シリコンにおける変異、リソグラフィの欠陥、その他等の要因に起因する性能または他の特性の固定されたマップを含み得る。製造の例においては、いくつかの異なるリフレッシュ速度を含む静的なメモリマップ３１５は、係る変異に照らし合わせて３次元メモリアレイ２００を最適化するために、製造後に１度だけ形成される。

図４は、上述した実施形態において検討したメモリ装置の動作方法例を示す。動作４１０において、動作データが、メモリ装置のいくつかの異なる部分に生成される。係る部分の例は、上述の実施形態において検討した様々な部分を含む。動作データの例は、上述の実施形態において検討した、温度、パワーダウン状態、エラー率等の特性を含む。

動作４２０において、メモリマップが動作データを用いて生成される。動作４３０において、生成されたメモリマップは、ゼロより大きい第１リフレッシュ速度でメモリ装置の第１部分をリフレッシュするために用いられる。動作４４０において、そのメモリマップは、ゼロより大きく且つ第１データ速度とは異なる第２リフレッシュ速度でメモリ装置の第２部分をリフレッシュするために用いられる。検討された、２つ以上の、ゼロより大きいリフレッシュ速度に加えて、選択された例においては、他の部分はまったくリフレッシュされない場合もある。

上述のようなメモリマップ３１５に関連する動作に加えて、ＭＶＥＬ３２４は、アレイ修復ロジック３２６を用いて、欠陥メモリアドレス再割り当て動作も実行し得る。アレイ修復ロジック３２６は、メモリボールトまたはダイ、その他（例えば、図２に示すスタックされたダイ２０４上）上に、および／またはロジックダイ２０２（例えば、スペアアレイ３２７）上に配置された重複したセルまたはセルのアレイに要求を再送してもよい。ＭＶＥＬ３２４は、ＴＷＩ修復ロジック３２８を用いて、対応するメモリボールト１１０に関連するＴＷＩ修復動作も実行し得る。

様々な実施形態に係る装置およびシステムは、高密度、マルチリンク、高スループットの半導体メモリサブシステム以外の用途においても有用となり得る。したがって、本発明の様々な実施形態は、それらの用途に限定されるものではない。メモリ装置１００の例示は、様々な実施形態の構造についての全般的な理解を提供することを意図するものである。これらの実施形態は、本明細書において説明した構造を使用し得る装置およびシステムの全構成要素を説明し尽くすことを意図するものではない。

様々な実施形態に係る新規の装置およびシステムは、コンピュータ、通信および信号処理用回路、単一プロセッサモジュールまたはマルチプロセッサモジュール、単一のまたは複数の埋め込みプロセッサ、マルチコア・プロセッサ、データスイッチ、および他の情報ハンドリングシステムにおいて用いられる電子回路を含み得るか、またはこれらの電子回路に組み込まれ得る。

係るシステムは、テレビ、セルラ電話、携帯情報端末（ＰＤＡ：ｐｅｒｓｏｎａｌ ｄａｔａ ａｓｓｉｓｔａｎｔ）、パーソナルコンピュータ（例えば、ラップトップコンピュータ、デスクトップコンピュータ、ハンドヘルドコンピュータ、タブレットコンピュータ、その他）、ワークステーション、ラジオ、ビデオ再生機、オーディオ再生機（例えば、ＭＰ３（Ｍｏｔｉｏｎ Ｐｉｃｔｕｒｅ Ｅｘｐｅｒｔｓ Ｇｒｏｕｐ， Ａｕｄｉｏ Ｌａｙｅｒ ３）再生機）、輸送手段、医療装置（例えば、ハートモニタ、血圧モニタ、その他）、セットトップボックス、その他を含むが、これらに限定されない。

パーソナルコンピュータの高レベルな例が、本発明の高レベルな装置への応用を示すために、図５に含まれる。図５は、本発明の実施形態に係る少なくとも１つのメモリ装置５０６を組み込む情報ハンドリングシステム５００のブロック図である。

この例において、情報ハンドリングシステム５００は、このシステムの様々な構成部品を接続するシステムバス５０２を含むデータ処理システムを含む。システムバス５０２は、情報ハンドリングシステム５００の様々な構成部品間における通信リンクを提供し、単一のバスとして、バスの組合せとして、または他の任意の適正な方法で、実装され得る。

チップ組立体５０４は、システムバス５０２に接続される。チップ組立体５０４は、任意の回路または動作の互換性を有する回路の組合せを含み得る。１つの実施形態において、チップ組立体５０４は、プロセッサ５０８または任意の種類の複数のプロセッサを含む。本明細書において用いられる「プロセッサ」とは、マイクロプロセッサ、マイクロコントローラ、グラフィックスプロセッサ、デジタル信号プロセッサ（ＤＳＰ：ｄｉｇｉｔａｌ ｓｉｇｎａｌ ｐｒｏｃｅｓｓｏｒ）、または任意の種類のプロセッサすなわち処理回路を含むが、これらに限定されない任意の種類の計算回路を意味する。本明細書において用いられる「プロセッサ」は、複数のプロセッサまたは複数のプロセッサコアを含む。

１つの実施形態において、メモリ装置５０６はチップ組立体５０４に含まれる。当業者は、広範囲の種類にわたるメモリ装置の構成がチップ組立体５０４において用いられ得ることを理解するであろう。動作中継続的にリフレッシュされるＤＲＡＭ等のメモリ装置については、上述の実施形態において説明されている。ＤＲＡＭ装置の１つの例は、上述の実施形態において説明した集積されたロジックチップを有するスタックメモリチップの３次元メモリ装置を含む。メモリ５０６はフラッシュメモリ等の不揮発性メモリも含み得る。

情報ハンドリングシステム５００は、外部メモリ５１１を含み得、この外部メモリ５１１は、１つまたは複数のハードドライブ５１２および／またはフラッシュメモリ・ドライブ、コンパクトディスク（ＣＤ：ｃｏｍｐａｃｔ ｄｉｓｋ）、デジタルビデオディスク（ＤＶＤ：ｄｉｇｉｔａｌ ｖｉｄｅｏ ｄｉｓｋ）等の着脱可能な媒体５１３を取り扱う１つまたは複数のドライブ等の、特定の用途に好適な１つまたは複数のメモリ素子を含み得る。

情報ハンドリングシステム５００は、モニタ等のディスプレイ装置５０９と、スピーカその他等の追加の周辺部品５１０と、キーボード、および／またはマウス、トラックボール、ゲームコントローラ、音声認識装置、またはシステム利用者が情報ハンドリングシステム５００に情報を入力し、情報ハンドリングシステム５００から情報を受け取ることを可能にする他の任意の装置を含むコントローラ５１４と、を含み得る。

本発明のいくつかの実施形態について説明してきたが、上に挙げたものは、すべてを網羅することを意図するものではない。特定の実施形態について本明細書において図示し説明してきたが、同一の目的を達成すると予想される任意の組合せが、これまでに示した特定の実施形態に代わって用いられ得ることを当業者は理解するであろう。本出願は、本発明の任意の適応または変更例を含むことを意図する。上記の説明は例示的であって、限定的ではないことを意図するものであることを理解すべきである。上述の実施形態の組合せおよび他の実施形態は、上記の説明を綿密に調べることにより、当業者に明らかになるであろう。

Claims (9)

1. 複数のメモリダイのスタックと、
   前記複数のメモリダイのスタックにおけるリフレッシュ速度を管理するためのロジックダイであって、前記複数のメモリダイのスタックに取り付けられたロジックダイと、
   前記ロジックダイに配置され、異なるリフレッシュ速度で、前記複数のメモリダイのスタックを３次元構造的に小区分して構成した複数のボールトを、リフレッシュするために用いられるメモリマップと、
   前記複数のボールトに対するエラー率を探知するエラートラッカーと、
   を備え、
   前記探知されたエラー率は前記複数のボールトの前記リフレッシュ速度を調節するために用いられる、メモリ装置。
2. 前記ロジックダイは、前記メモリダイのスタックから動作データを受け取るよう、および前記動作データに基づいて、前記異なるリフレッシュ速度のうちの少なくとも１つを動的に調節するよう、構成された、請求項１に記載のメモリ装置。
3. 前記メモリマップは、前記複数のボールトのうちの第１ボールトは、前記複数のボールトのうちの第２ボールトとは異なる速度でリフレッシュされることができるよう構成された、請求項１に記載のメモリ装置。
4. 各ボールトは別個のメモリマップと関連した、請求項３に記載のメモリ装置。
5. スタックされた複数のメモリダイを含むメモリ装置を３次元構造的に小区分して構成した複数のボールトから生成された動作データを用いて生成されたメモリマップを用いることにより、前記メモリ装置の第１のボールトをゼロより大きい第１リフレッシュ速度でリフレッシュすることと、
   前記メモリマップを用いることにより、ゼロよりも大きく且つ前記第１リフレッシュ速度とは異なる第２リフレッシュ速度で前記メモリ装置の第２のボールトをリフレッシュすることと、
   を含み、
   前記生成された動作データは、動的であり、前記メモリ装置が動作する間、前記異なるリフレッシュ速度を動的に調節するためのフィードバックとして用いられる、メモリ装置を動作させる方法。
6. 前記メモリ装置のいくつかの異なるボールトの動作データを生成することは、各異なるボールトのエラー率を探知することを含む、請求項５に記載の方法。
7. 前記ボールトにおいて探知されたエラー率がエラー率閾値を超える場合、前記メモリ装置の当該ボールトを無効化することをさらに含む、請求項６に記載の方法。
8. メモリ装置のいくつかの異なるボールトの動作データを生成することは、装置温度を探知することをさらに含む、請求項６に記載の方法。
9. 前記メモリ装置のいくつかの異なるボールトの動作データを生成することは、前記異なるボールトのパワーダウン状態を探知することをさらに含む、請求項８に記載の方法。