KR20210011176A - 메모리 시스템의 액세스 동작 방법 및 장치 - Google Patents

메모리 시스템의 액세스 동작 방법 및 장치 Download PDF

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Abstract

데이터를 저장하는 복수의 다이를 포함하는 메모리 장치; 및 복수의 채널 및 복수의 웨이를 통해 상기 복수의 다이와 연결되며 호스트의 논리 주소와 상기 메모리 장치의 물리 주소가 맵핑된 맵 데이터를 생성 및 관리하는 컨트롤러를 포함하고, 상기 컨트롤러는 상기 호스트로부터 액세스 요청된 적어도 두개 이상의 연속적인 논리 주소들에 대한 논리 정보 및 상기 액세스 요청된 적어도 두개 이상의 연속적인 논리 주소들에 맵핑된 적어도 두개 이상의 연속적인 물리 주소들에 대한 물리 정보가 수신되면, 상기 수신된 물리 정보에 해당하는 물리 주소들에 액세스 동작을 시퀀셜하게 수행하는 메모리 시스템.

Description

메모리 시스템의 액세스 동작 방법 및 장치{APPARATUS AND METHOD FOR ACCESS OPERATION IN MEMORY SYSTEM}
본 발명은 메모리 시스템 및 메모리 시스템을 포함하는 데이터 처리 장치에 관한 것으로, 보다 구체적으로는 메모리 시스템의 액세스 동작 방법을 수행하는 방법과 장치에 관한 것이다.
최근 컴퓨터 환경에 대한 패러다임(paradigm)이 언제, 어디서나 컴퓨터 시스템을 사용할 수 있도록 하는 유비쿼터스 컴퓨팅(ubiquitous computing)으로 전환되고 있다. 이로 인해 휴대폰, 디지털 카메라, 노트북 컴퓨터 등과 같은 휴대용 전자 장치의 사용이 급증하고 있다. 이와 같은 휴대용 전자 장치는 일반적으로 메모리 장치를 이용하는 메모리 시스템, 다시 말해 데이터 저장 장치를 사용한다. 데이터 저장 장치는 휴대용 전자 장치의 주 기억 장치 또는 보조 기억 장치로 사용된다.
메모리 장치를 이용한 데이터 저장 장치는 하드 디스크와 달리 기계적인 구동부가 없어서 안정성 및 내구성이 뛰어나며, 또한 정보의 액세스 속도가 매우 빠르고 전력 소모가 적다는 장점이 있다. 이러한 장점을 갖는 메모리 시스템의 일 예로 데이터 저장 장치는, USB(Universal Serial Bus) 메모리 장치, 다양한 인터페이스를 갖는 메모리 카드, 솔리드 스테이트 드라이브(SSD: Solid State Drive) 등을 포함한다.
또한, 유비쿼터스 컴퓨팅을 지원하는 컴퓨팅 장치는 증가하는 컨텐츠의 양에 대응하여 보다 많은 데이터를 저장하도록 유저들의 요구에 따라 진화되고 있다. 보다 많은 데이터를 저장하기 위한 방법으로 하나의 장치에 저장할 수 있는 데이터의 양(volume)을 증가시키는 것은 한계가 있을 수 있으며, 동작의 효율성이 낮아질 수 있다. 따라서, 보다 많은 데이터를 저장하기 위해서는 다수의 메모리 장치를 포함하는 다수의 메모리 시스템들을 연결하여, 대용량의 데이터를 처리할 수 있도록 할 필요가 있다.
본 발명의 실시 예들은 메모리 시스템이 맵 데이터를 컴퓨팅 장치 혹은 호스트를 포함하는 외부 장치에 전송하여, 외부 장치가 맵 데이터를 활용하여 액세스 요청과 함께 주소 정보를 메모리 시스템에 전송할 수 있는 데이터 처리 장치에 있어서, 데이터 처리 장치 내 메모리 시스템과 외부 장치간 데이터 전송에 메모리 시스템이 맵 데이터를 전송하는 동작으로 인해 발생할 수 있는 오버헤드를 줄일 수 있는 장치 및 방법을 제공할 수 있다.
본 발명의 실시 예들은 외부 장치로부터 커맨드와 함께 수신되는 물리 주소에 메모리 장치가 커맨드 동작을 수행함으로써, 불필요한 L2P변환에 의해 발생하는 메모리 시스템의 오버헤드를 줄일 수 있고, 이로 인해 메모리 시스템의 커맨드 동작의 수행 속도 및 커맨드 동작의 효율을 향상시키는 메모리 시스템, 데이터 처리 시스템 및 이들의 구동방법을 제공할 수 있다.
본 발명의 실시 예들은 외부 장치로부터 수신된 기준 물리 주소 및 이에 연속되는 적어도 하나 이상의 물리 주소들에 커맨드 동작을 수행함으로써, 메모리 시스템의 커맨드 수행 시간을 줄일 수 있고, 이로 인해 메모리 시스템의 커맨드 동작의 수행 속도 및 커맨드 동작의 효율을 향상시키는 메모리 시스템, 데이터 처리 시스템 및 이들의 구동방법을 제공할 수 있다.
본 발명의 실시 예들은 물리적으로　연속된 공간에 저장된 혹은 연속되는 물리 주소로 접근할 수 있는 데이터에 대한　액세스를　요청하는 경우 시퀀셜 액세스 동작을 수행함으로써, 보다 효율적으로 데이터를　액세스 할 수 있는 메모리 시스템, 데이터 처리 시스템 및 이들의 구동방법을 제공할 수 있다.
본 발명의 실시 예들은 본 발명의 실시예는 시퀀셜　리드　동작 수행 시 후속 예상되는　리드 요청에 따른 리드 데이터를 프리 패치 함으로서, 메모리 시스템의 리드　동작의 성능 향상 및　리드　디스터브(disturb)를 방지할 수 있는 메모리 시스템, 데이터 처리 시스템 및 이들의 구동방법을 제공할 수 있다.
본 발명의 실시 예들은 호스트로부터 액세스 요청된 데이터들을　인터리빙　방식으로 액세스 하여 메모리 시스템 액세스　동작의 성능을 향상시킴으로써, 액세스　동작의 성능이 향상된 메모리 시스템, 데이터 처리 시스템 및 이들의 구동방법을 제공할 수 있다.
본 발명에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급하지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명은 메모리 시스템 및 그것의 동작 방법을 제공한다.
본 발명의 실시 예에 따른 메모리 시스템은 데이터를 저장하는 복수의 다이를 포함하는 메모리 장치; 및 복수의 채널 및 복수의 웨이를 통해 복수의 다이와 연결되며 호스트의 논리 주소와 메모리 장치의 물리 주소가 맵핑된 맵 데이터를 생성 및 관리하는 컨트롤러를 포함하고, 컨트롤러는 호스트로부터 액세스 요청된 적어도 두개 이상의 연속적인 논리 주소들에 대한 논리 정보 및 액세스 요청된 적어도 두개 이상의 연속적인 논리 주소들에 맵핑된 적어도 두개 이상의 연속적인 물리 주소들에 대한 물리 정보가 수신되면, 수신된 물리 정보에 해당하는 물리 주소들에 액세스 동작을 시퀀셜하게 수행할 수 있다. 컨트롤러는 액세스 요청에 대응하는 동작을 복수의 채널 및 복수의 웨이를 통해 인터리빙 방식으로 수행할 수 있다. 논리 정보는 액세스 요청된 적어도 두개 이상의 연속적인 논리 주소들에 포함된 한 개의 기준 논리 주소 및 기준 논리 주소에 연속된 나머지 논리 주소들의 논리 주소 범위를 포함할 수 있다. 한 개의 기준 논리 주소는 액세스 요청된 적어도 두개 이상의 연속적인 논리 주소들 중에서, 어드레스 인덱스가 가장 높거나 또는 가장 낮은 논리 주소를 포함하고, 논리 주소 범위는 기준 논리 주소와 연속된 나머지 논리 주소들의 개수를 포함할 수 있다. 물리 정보는 한 개의 기준 논리 주소에 맵핑된 기준 물리 주소 및 이에 연속된 물리 주소들의 연속 물리 주소 범위를 포함할 수 있다. 연속 물리 주소 범위는 기준 물리 주소와 연속된 물리 주소들의 개수를 포함할 수 있다. 논리 정보 및 물리 정보는 호스트로부터 수신된 한개의 액세스 요청에 포함될 수 있다. 액세스 요청은 리드 요청 및 쓰기 요청을 포함할 수 있다. 액세스 요청이 리드 요청이면, 컨트롤러는 호스트로부터 수신된 논리 주소 범위, 기준 물리 주소 및 연속 물리 주소 범위에 근거하여, 리드 동작이 수행될 적어도 두개 이상의 연속적인 물리 주소를 포함하는 리드 물리 주소 범위를 지정할 수 있다. 컨트롤러는 지정된 리드 물리 주소 범위에 리드 동작을 수행할 수 있다. 리드 물리 주소 범위에 포함된 물리 주소들에 대응되는 저장 위치들이 서로 다른 채널을 통해 컨트롤러에 연결된 경우, 컨트롤러는 서로 다른 채널을 통해 연결된 저장 위치에 저장된 데이터를 인터리빙　방식으로 리드 동작을 수행할 수 있다. 컨트롤러는 연속 물리 주소 범위 및 리드 물리 주소 범위에 근거하여, 프리 패치 물리 주소 범위를 지정하고, 지정된 프리 패치 물리 주소 범위에 포함된 물리 주소들에 프리 패치 동작을 수행할 수 있다. 프리 패치 물리 주소 범위에 포함된 물리 주소들에 대응되는 저장 위치들이 서로 다른 채널을 통해 컨트롤러에 연결된 경우, 컨트롤러는 서로 다른 채널을 통해 연결된 저장 위치에 저장된 데이터를 인터리빙　방식으로 프리 패치 동작을 수행할 수 있다. 컨트롤러는 호스트로부터 후속 리드 요청이 수신되는 경우 프리 패치 동작에 의해 프리 패치된 데이터를 호스트로 전송할 수 있다. 리드 동작에 의해 리드 되는 데이터 및 프리 패치 동작에 의해 프리 패치되는 데이터가 저장된 위치들이 서로 다른 채널을 통해 컨트롤러에 연결된 경우, 컨트롤러는 리드 동작 및 프리 패치 동작을 인터리빙　방식으로 동시에 수행할 수 있다. 컨트롤러는 두개 이상의 연속적인 논리 주소들에 맵핑된 적어도 두개 이상의 연속적인 물리 주소들에 대한 물리 정보가 무효하면, 액세스 요청된 적어도 두개 이상의 연속적인 논리 주소들에 대응되는 적어도 두개 이상의 물리 주소들을 컨트로러 내부에 저장된 맵데이터에서 검색하고, 검색된 적어도 두개 이상의 물리 주소들에 액세스 동작을 시퀀셜하게 수행할 수 있다. 호스트의 논리 주소(LA)와 메모리 장치의 물리 주소가 맵핑된 맵 데이터를 생성 및 관리하는 단계; 및 맵 데이터에 포함된, 적어도 두개 이상의 연속되는 논리 주소들에 대응되는 적어도 두개 이상의 물리 주소들이 연속적인지 여부를 판단하는 단계; 및 적어도 두개 이상이 연속되는 물리 주소들 각각에 대한 연속 물리 주소 범위를 맵 데이터에 포함시켜, 호스트로 업로딩하는 단계를 포함할 수 있다. 호스트로부터 액세스 요청된 적어도 두개 이상의 연속적인 논리 주소들에 대한 논리 정보 및 액세스 요청된 적어도 두개 이상의 연속적인 논리 주소들에 맵핑된 적어도 두개 이상의 연속적인 물리 주소들에 대한 물리 정보가 수신되면, 수신된 물리 정보에 해당하는 물리 주소들에 액세스 동작을 수행하는 단계를 더 포함할 수 있다. 논리 정보는 액세스 요청된 적어도 두개 이상의 연속적인 논리 주소들에 포함된 한 개의 기준 논리 주소 및 기준 논리 주소에 연속된 나머지 논리 주소들의 논리 주소 범위를 포함할 수 있다. 한 개의 기준 논리 주소는 액세스 요청된 적어도 두개 이상의 연속적인 논리 주소들 중에서, 어드레스 인덱스가 가장 높거나 또는 가장 낮은 논리 주소를 포함하고, 논리 주소 범위는 기준 논리 주소와 연속된 나머지 논리 주소들의 개수를 포함할 수 있다. 물리 정보는 한 개의 기준 논리 주소에 맵핑된 기준 물리 주소 및 이에 연속된 물리 주소들의 연속 물리 주소 범위를 포함할 수 있다. 연속 물리 주소 범위는 기준 물리 주소와 연속된 물리 주소들의 개수를 포함할 수 있다. 논리 정보 및 물리 정보는 호스트로부터 수신된 한개의 액세스 요청에 포함될 수 있다. 액세스 요청은 리드 요청 및 쓰기 요청을 포함할 수 있다. 액세스 요청이 리드 요청이면, 컨트롤러는 호스트로부터 수신된 논리 주소 범위, 기준 물리 주소 및 연속 물리 주소 범위에 근거하여, 리드 동작이 수행될 적어도 두개 이상의 연속적인 물리 주소를 포함하는 리드 물리 주소 범위를 지정하는 단계를 포함할 수 있다. 컨트롤러는 지정된 리드 물리 주소 범위에 리드 동작을 수행하는 단계를 포함할 수 있다. 리드 물리 주소 범위에 포함된 물리 주소들에 대응되는 저장 위치들이 서로 다른 채널을 통해 컨트롤러에 연결된 경우, 컨트롤러는 서로 다른 채널을 통해 연결된 저장 위치에 저장된 데이터를 인터리빙　방식으로 리드 동작을 수행할 수 있다. 컨트롤러는 연속 물리 주소 범위 및 리드 물리 주소 범위에 근거하여, 프리 패치 물리 주소 범위를 지정하고, 지정된 프리 패치 물리 주소 범위에 포함된 물리 주소들에 프리 패치 동작을 수행할 수 있다. 프리 패치 물리 주소 범위에 포함된 물리 주소들에 대응되는 저장 위치들이 서로 다른 채널을 통해 컨트롤러에 연결된 경우, 컨트롤러는 서로 다른 채널을 통해 연결된 저장 위치에 저장된 데이터를 인터리빙　방식으로 프리 패치 동작을 수행할 수 있다. 컨트롤러는 호스트로부터 후속 리드 요청이 수신되는 경우 프리 패치 동작에 의해 프리 패치된 데이터를 호스트로 전송할 수 있다. 리드 동작에 의해 리드 되는 데이터 및 프리 패치 동작에 의해 프리 패치되는 데이터가 저장된 위치들이 서로 다른 채널을 통해 컨트롤러에 연결된 경우, 컨트롤러는 리드 동작 및 프리 패치 동작을 인터리빙　방식으로 동시에 수행할 수 있다. 두개 이상의 연속적인 논리 주소들에 맵핑된 적어도 두개 이상의 연속적인 물리 주소들에 대한 물리 정보의 유효성을 판단하는 단계; 적어도 두개 이상의 연속적인 물리 주소들에 대한 물리 정보가 무효하면, 액세스 요청된 적어도 두개 이상의 연속적인 논리 주소들에 대응되는 적어도 두개 이상의 물리 주소들을 맵 데이터에서 검색하는 단계; 및 검색된 적어도 두개 이상의 물리 주소들에 액세스 동작을 시퀀셜하게 수행하는 단계를 포함할 수 있다.
본 발명의 양태들은 본 발명의 바람직한 실시예들 중 일부에 불과하며, 본원 발명의 기술적 특징들이 반영된 다양한 실시예들이 당해 기술분야의 통상적인 지식을 가진 자에 의해 이하 상술할 본 발명의 상세한 설명을 기반으로 도출되고 이해될 수 있다.
본 발명에서 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 않으며 언급하지 않은 또 다른 효과들은 아래의 기재로부터 본 발명이 속하는 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명에 따른 메모리 시스템 및 데이터 처리 시스템, 그리고 이들의 구동방법에 대한 효과에 대해 설명하면 다음과 같다.
본 발명의 실시 예에 따른 메모리 시스템과 컴퓨팅 장치 혹은 호스트를 포함하는 외부 장치를 포함하는 데이터 처리 장치는 메모리 시스템이 맵 데이터를 전송하는 동작을 효율적으로 제어함으로써, 데이터 처리 장치 내 메모리 시스템과 컴퓨팅 장치 혹은 호스트 간 데이터 전송에서 발생할 수 있는 오버헤드를 줄일 수 있다.
본 발명의 실시 예에 따른 메모리 시스템 및 데이터 처리 시스템 그리고 이들의 구동방법은, 외부 장치로부터 커맨드와 함께 수신되는 물리 주소에 대응하여 메모리 장치가 커맨드 동작을 수행함으로써, 불필요한 L2P변환에 의해 발생하는 메모리 시스템의 오버헤드를 줄일 수 있고, 이로 인해 메모리 시스템의 커맨드 동작의 수행 속도 및 커맨드 동작의 효율을 향상시키는 효과를 제공할 수 있다.
본 발명의 실시 예에 따른 메모리 시스템과 외부장치를 포함하는 데이터 처리 장치는 외부 장치로부터 수신된 기준 물리 주소 및 이에 연속되는 적어도 하나 이상의 물리 주소들에 커맨드 동작을 수행함으로써, 메모리 시스템의 커맨드 수행 시간을 줄일 수 있고, 이로 인해 메모리 시스템의 커맨드 동작의 수행 속도 및 커맨드 동작의 효율을 향상시키는 효과를 제공할 수 있다.
본 발명의 실시 예들은 물리적으로　연속된 공간에 저장된 데이터를　액세스　요청하는 경우 시퀀셜 액세스 동작을 수행함으로써, 보다 효율적으로 데이터를　액세스 할 수 있는 효과를 제공할 수 있다.
본 발명의 실시 예들은 본 발명의 실시예는 시퀀셜　리드　동작 수행 시 후속 예상되는　리드 요청에 따른 리드 데이터를 프리 패치 함으로서, 메모리 시스템의 리드　동작의 성능 향상 및　리드　디스터브(disturb)를 방지할 수 있는 효과를 제공할 수 있다.
본 발명의 실시 예들은 호스트로부터 액세스 요청된 데이터들을　인터리빙　방식으로 액세스 하여 메모리 시스템 액세스　동작의 성능이 향상된 효과를 제공할 수 있다.
본 발명에서 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 않으며 언급하지 않은 또 다른 효과들은 아래의 기재로부터 본 발명이 속하는 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1a 내지 도 1e은 본 발명의 실시 예에 따른 데이터 처리 시스템이 액세스 동작을 수행하는 방법의 일 예를 도시한다.
도 2은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 일 예를 도시한다.
도 3은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 일 예를 도시한다.
도 4은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 일 예를 도시한다.
도 5a 및 도 5b은 본 발명의 실시 예에 따른 메모리 장치의 일 예를 각각 도시한다.
도 6은 본 발명의 실시 예에 따른 메모리 시스템이 리드 동작을 수행하는 방법의 일 예를 도시한다.
도 7a 및 도 7b은 도 6에 도시되는 메모리 시스템을 포함하는 본 발명의 실시 예에 따른 데이터 처리 시스템이 리드 동작을 수행하는 방법의 일 예를 도시한다.
도 8a 및 도 8b은 도 6에 도시되는 메모리 시스템을 포함하는 본 발명의 실시 예에 따른 데이터 처리 시스템이 리드 동작을 수행하는 방법의 다른 예를 도시한다.
도 9a 내지 도 9c은 도 6에 도시되는 메모리 시스템이 데이터 프리 패치 동작을 수행하는 방법의 일 예를 도시한다.
도 10은 도 6에 도시되는 메모리 시스템이 리드 동작 및 데이터 프리 패치 동작을 수행하는 방법의 일 예를 도시한다.
이하, 본 발명에 따른 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 하기의 설명에서는 본 발명에 따른 동작을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 흩뜨리지 않도록 생략될 것이라는 것을 유의하여야 한다.
도 1a은 데이터 처리 시스템에서 호스트(102)로부터 메모리 시스템(110)에 전달되는 논리 주소 및 물리 주소와 메모리 시스템(110)의 맵 캐시에 대응하여 맵 다운로딩 동작을 수행하는 방법을 설명한다.
도 1a은 본 발명의 다른 실시 예에 따른 데이터 처리 시스템이 커맨드 동작을 수행하는 방법을 도시한다. 구체적으로, 도 1은 메모리 시스템(110)의 입출력 성능을 향상시키기 위해 호스트(102)가 메모리 시스템(110)으로 논리 주소 뿐만 아니라 논리 주소와 연관되는 물리 주소를 함께 전송할 수 있는 데이터 처리 시스템을 설명한다.
도 1a을 참조하면, 본 발명의 데이터 처리 시스템은 호스트(102) 및 메모리 시스템(110)을 포함한다. 호스트(102)는 프로세서, 호스트 컨트롤러 인터페이스 및 호스트 메모리를 포함할 수 있고, 메모리 시스템(110)은 컨트롤러(130) 및 메모리 장치(150)를 포함할 수 있다. 호스트(102)와 메모리 시스템(110)에 전원이 공급되면(파워-온), 호스트(102)와 메모리 시스템(110)이 연동될 수 있다. 이때, 메모리 시스템(110)은 메모리 장치(150)에 저장된 메모리 맵 데이터(MAP_M)를 다운로딩할 수 있다. 메모리 시스템(110)은 메모리 장치(150)로부터 다운로딩된 메모리 맵 데이터(MAP_M)를, 컨트롤러(130)의 캐시 메모리에 컨트롤러 맵 데이터(MAP_C_1)로서 저장할 수 있다. 그리고 메모리 시스템(110)은 컨트롤러(130)의 캐시 메모리에 저장된 컨트롤러 맵 데이터(MAP_C_1)를 호스트(102)로 업로딩할 수 있다. 호스트(102)는 메모리 시스템(110)으로부터 수신된 컨트롤러 맵 데이터(MAP_C)을 호스트 메모리에 호스트 맵 데이터(MAP_H)로서 저장할 수 있다. 이로써, 호스트 메모리에는 호스트 맵 데이터(MAP_H)가 저장되고, 메모리 장치(150)에는 메모리 맵 데이터(MAP_M)가 저장되고, 메모리 시스템(110)의 메모리에는 컨트롤러 맵 데이터(MAP_C_1)가 저장된다.
호스트(102) 내 프로세서는 커맨드(CMD) 및 이에 타겟이 되는 제1 논리 주소(LA_1)을 생성한다(S250). 호스트 컨트롤러 인터페이스는 생성된 커맨드(CMD) 및 제1 논리 주소(LA_1)를 프로세서로부터 수신하고, 이를 호스트 메모리로 전달한다. 호스트 컨트롤러 인터페이스는 호스트 메모리 내 저장된 호스트 맵 데이터(MAP_H)에 포함된 L2P 맵 데이터를 바탕으로, 제1 논리 주소(LA_1)에 맵핑된 제1 물리 주소(PA_1)의 저장여부를 판단할 수 있다(S270, PA_1 cached).
호스트 메모리의 저장 용량은 메모리 시스템(110) 내 컨트롤러(130)가 사용하는 메모리(144)의 저장 용량에 비해 클 수 있다. 따라서, 메모리 장치(150)에 저장된 메모리 맵 데이터(MAP_M)의 일부가 아닌 전체 혹은 대부분을 호스트 메모리(106)에 전송하더라도 호스트(102)와 메모리 시스템(110)의 동작에 부담이 되지 않을 수 있다. 호스트 메모리에서 호스트 맵 데이터(MAP_H)를 저장하도록 할당되는 공간의 사이즈는 컨트롤러 맵 데이터(MAP_C)의 사이즈와 같거나 그보다 작을 수 있다. 또한 호스트 메모리에서 호스트 맵 데이터(MAP_H)를 저장하도록 할당되는 공간의 사이즈는 컨트롤러 맵 데이터(MAP_C)의 사이즈보다 클 수 있다. 한편, 호스트 맵 데이터(MAP_H)에 할당된 공간의 사이즈가 기 설정된 크기로 제한되는 경우, 호스트(102)는 호스트 맵 데이터(MAP_H)의 해제 정책(release policy)를 선택할 수 있다. 예를 들어, 호스트 맵 데이터(MAP_H)에 할당된 저장 공간에서 새로운 맵 세그먼트(MS)를 저장하는 데에 필요한 공간이 부족한 경우, 호스트는 LRU (Least Recently Used) 혹은 LFU (Least Frequently Used) 정책에 따라 호스트 맵 데이터(MAP_H)의 일부를 버리고 새로운 맵 데이터를 저장할 수 있다.또한, 메모리 시스템(110)에서 가비지 컬렉션(Garbage Collection) 또는 웨어 레벨링(Wear Leveling) 등에 의해 맵 데이터(MD)의 업데이트가 발생하는 경우, 컨트롤러(130)는 업데이트된 부분을 컨트롤러 맵 데이터(MAP_C)로서 호스트(102)로 업로딩할 수 있다. 호스트(102)는 업데이트된 부분에 대응하는 호스트 맵 데이터(MAP_H)의 구 부분(Old Portion)은 무효화시킬 수 있다.
S270 단계의 판단 결과, 제1 논리 주소(LA_1)에 맵핑된 제1 물리 주소(PA_1)가 호스트 맵 데이터(MAP_H)에 저장되지 않으면(S270, No), 호스트 컨트롤러 인터페이스는 제1 물리 주소(PA_1)없이, 커맨드(CMD) 및 제1 논리 주소(LA_1)를 메모리 시스템(110)으로 전달한다(S280). 이때, 호스트 컨트롤러 인터페이스는 커맨드(CMD)의 커맨드 포맷(command format)에 제1 논리 주소(LA_1)를 포함시켜, 메모리 시스템(110)으로 전송할 수 있다.
S270 단계의 판단 결과, 제1 논리 주소(LA_1)에 맵핑된 제1 물리 주소(PA_1)가 호스트 맵 데이터(MAP_H)에 저장되어 있으면(S270, Yes), 호스트 컨트롤러 인터페이스는 커맨드(CMD) 및 제1 논리 주소(LA_1)와 함께 제1 물리 주소(PA_1)를 메모리 시스템(110)으로 전달한다(S290). 이때, 호스트 컨트롤러 인터페이스는 커맨드(CMD)의 커맨드 포맷의 예비 영역(reserved)에 제1 물리 주소(PA_1)를 포함시켜, 메모리 시스템(110)으로 전송할 수 있다.
호스트(102)로부터 제1 물리 주소(PA_1)없이, 커맨드(CMD) 및 제1 논리 주소(LA_1)만 수신되면(S280), 메모리 시스템(110)은 제1 논리 주소(LA_1)와 컨트롤러 맵 데이터(MAP_C_1) 사이에 맵미스 발생 여부를 판단한다(S340). 즉, 메모리 시스템(110)은 제1 논리 주소(LA_1)에 대한 L2P 맵데이터가 컨트롤러 맵 데이터(MAP_C_1)에 포함되는지 여부를 판단한다(S340).
호스트(102)로부터 커맨드(CMD) 및 제1 논리 주소(LA_1)와 함께 제1 물리 주소(PA_1)가 수신되면(S290), 메모리 시스템(110)은 커맨드(CMD)와 함께 수신된 제1 물리 주소(PA_1)의 유효성을 판단한다(S330). 이때, 메모리 시스템(110)은 제1 물리 주소(PA_1)의 유효성을 더티 정보(D_INF) 또는 무효 주소 정보(INV_INF)를 이용하여 판단할 수 있다.
S330의 판단 결과, 제1 물리 주소(PA_1)가 유효 하면(S330, Yes), 메모리 시스템(110)은 제1 물리 주소(PA_1)에 커맨드 동작을 수행할 수 있다(S335).
S330의 판단 결과, 제1 물리 주소(PA_1)가 유효하지 않다면(S330, No), 메모리 시스템(110)은 제1 물리 주소(PA_1)가 무효한 것으로 판단한다. 그리고 메모리 시스템(110)은 제1 논리 주소(LA_1)에 대한 커맨드 동작을 유효한 물리 주소에 수행하기 위해, 유효한 물리 주소를 검색한다. 이를 위해, 메모리 시스템(110)은 제1 논리 주소(LA_1)와 컨트롤러 맵 데이터(MAP_C_1) 사이에 맵미스 발생 여부를 판단한다(S340). 즉, 메모리 시스템(110)은 제1 논리 주소(LA_1)에 대한 맵데이터가 컨트롤러(130)의 메모리에 저장된 컨트롤러 맵 데이터(MAP_C_1)에 포함되는지 여부를 판단한다(S340).
S340의 판단 결과, 제1 논리 주소(LA_1)에 대한 맵데이터가 컨트롤러 맵 데이터(MAP_C_1)에 포함되면(S340, No), 메모리 시스템(110)은 맵미스가 아닌 제1 논리 주소(LA_1)와 컨트롤러 맵 데이터(MAP_C_1) 사이에 맵히트가 발생한 것으로 판단한다. 이에, 메모리 시스템(110)은 제1 논리 주소(LA_1)에 대응되며 유효한 물리 주소인 제2 물리 주소(PA_2)를 컨트롤러 맵 데이터(MAP_C_1)에서 검색하여 획득한다 (S345). 그리고 메모리 시스템(110)은 S345 단계에서 획득된 제2 물리 주소(PA_2)에 커맨드 동작을 수행한다(S390).
S340의 판단 결과, 제1 논리 주소(LA_1)에 대한 맵데이터가 컨트롤러 맵 데이터(MAP_C_1)에 포함되지 않으면(S340, Yes), 메모리 시스템(110)은 제1 논리 주소(LA_1)와 컨트롤러 맵 데이터(MAP_C_1) 사이에 맵미스가 발생한 것으로 판단한다. 즉, 메모리 시스템(110)은 제1 논리 주소(LA_1)에 맵핑된 제2 물리 주소(PA_2)가 컨트롤러 맵 데이터(MAP_C_1)에 저장되지 않은 것으로 판단한다.
이에, 메모리 시스템(110)은 메모리 맵 데이터(MAP_M)의 맵 다운로딩 동작을 수행한다(S365). 메모리 시스템(110)은 제1 논리 주소(LA_1)의 맵 데이터가 포함된 메모리 맵 데이터(MAP_M)를 메모리 장치(150)로 요청할 수 있다. 메모리 장치(150)는 메모리 시스템(110)으로부터 수신된 맵 다운로딩 요청에 의해, 제1 논리 주소(LA_1)의 맵 데이터가 포함된 메모리 맵 데이터(MAP_M)를 메모리 시스템(110)으로 전송할 수 있다. 메모리 시스템(110)은 메모리 장치(150)로부터 수신된 메모리 맵 데이터(MAP_M)를 메모리에 저장할 수 있다. 이로 인해, 컨트롤러 맵 데이터(MAP_C_1)는 맵 데이터(MAP_C_2)로 업데이트될 수 있다(S380).
메모리 시스템(110)은 제1 논리 주소(LA_1)에 대응되는 제2 물리 주소(PA_2)를 S380 단계에서 업데이트된 메모리 시스템(110) 맵 데이터(MAP_C_2)에서 검색하여 획득한다(S385). 그리고 메모리 시스템(110)은 S385 단계에서 획득된 제2 물리 주소(PA_2)에 커맨드 동작을 수행할 수 있다(S390).
본 발명의 실시 예에서 메모리 시스템(110)이 호스트(102)로부터 제1 논리 주소(LA_1) 및 이에 맵핑된 제1 물리 주소(PA_1)를 함께 수신하고(S290), 제1 물리 주소(PA_1)가 유효한 경우(S330, Yes), 제2 물리 주소(PA_2)를 검색하는 단계(S345, S385)가 생략될 수 있다. 특히, 제1 물리 주소(PA_1)가 유효한 경우(S330, Yes) 및 제1 논리 주소(LA_1)에 대한 맵데이터가 메모리 시스템(110) 맵 데이터(MAP_C)에 포함되면(맵히트, No in S340), 메모리 시스템(110)이 제2 물리 주소(PA_2)를 검색하기 위한 맵 다운로딩 동작(S365)은 생략될 수 있다. 이를 통해, 메모리 시스템(110)에서 수행되는 커맨드 동작의 수행 시간은 더욱 단축될 수 있다.
도 1b은 본 발명의 실시 예에 따른 데이터 처리 시스템이 액세스 동작을 수행하는 방법을 도시한다. 구체적으로, 도 1b은 메모리 시스템(110)의 액세스 동작의 수행 속도를 향상시키기 위해 호스트(102)가 메모리 시스템(110)으로 논리 주소에 대한 논리 정보(LA_REF, LA_R) 뿐 만 아니라 논리 주소와 연관되는 물리 주소에 대한 물리 정보(PA_REF, CPA_R)를 함께 전송할 수 있는 데이터 처리 시스템을 설명한다.
도 1c는 메모리 시스템(110)이 생성 및 관리하는 컨트롤러 맵 데이터(MAP_C)의 일 예를 도시한다. 도 1b를 참조하면, 컨트롤러 맵 데이터(MAP_C)는 호스트(102)의 논리 주소(LA) 및 이에 맵핑된 메모리 장치(150)의 물리 주소(PA)를 포함한다. 특히, 본 발명의 실시 예에서 컨트롤러 맵 데이터(MAP_C)는 적어도 두개 이상의 연속되는 논리 주소들에 대응하며 적어도 두개 이상이 연속되는 물리 주소들에 대한 연속 물리 주소 범위(CPA_R)를 더 포함한다.
도 1d는 호스트(102)가 메모리 시스템(110)으로 전송하는 액세스 요청(ACCESS_REQ) 포맷의 일 예를 도시한다. 도 1c를 참조하면, 액세스 요청(ACCESS_REQ) 포맷은 논리 주소에 대한 논리 정보(LA_REF, LA_R) 뿐 만 아니라 논리 주소와 연관되는 물리 주소에 대한 물리 정보(PA_REF, CPA_R)를 더 포함한다.
이하, 도 1b 내지 도 1d를 참조하여 본 발명의 실시 예에 따른 데이터 처리 시스템이 액세스 동작을 수행하는 방법을 설명하기로 한다.
도 1b를 참조하면, 본 발명의 데이터 처리 시스템은 호스트(102) 및 메모리 시스템(110)을 포함한다. 호스트(102)는 프로세서(미도시), 호스트 컨트롤러 인터페이스(108) 및 호스트 메모리(106)를 포함할 수 있고, 메모리 시스템(110)은 컨트롤러(130), 메모리(144) 및 메모리 장치(150)를 포함할 수 있다. 호스트(102)와 메모리 시스템(110)에 전원이 공급되면(파워-온), 호스트(102)와 메모리 시스템(110)이 연동될 수 있다. 이때, 컨트롤러(130)은 메모리 장치(150)에 저장된 메모리 맵 데이터(MAP_M)를 다운로딩할 수 있다. 컨트롤러(130)은 메모리 장치(150)로부터 다운로딩된 메모리 맵 데이터(MAP_M)를, 컨트롤러(130)의 캐시 메모리인 메모리(144)에 컨트롤러 맵 데이터(MAP_C)로서 저장할 수 있다.
그리고 컨트롤러(130)은 메모리(144)에 저장된 컨트롤러 맵 데이터(MAP_C)를 호스트(102)로 업로딩할 수 있다(S230). 이때, 컨트롤러(130)는 도 1b에 도시된 바와 같이, 컨트롤러 맵 데이터(MAP_C)에 포함된 논리 주소들(LA) 중에서, 적어도 두개 이상의 연속되는 논리 주소들에 대응하며 적어도 두개 이상이 연속되는 물리 주소들 각각에 대한 연속 물리 주소 범위(CPA_R)를 컨트롤러 맵 데이터(MAP_C)에 더 포함시킬 수 있다. 그리고 컨트롤러(130)는 연속 물리 주소 범위(CPA_R)가 더 포함된 컨트롤러 맵 데이터(MAP_C)를 호스트(102)로 업로딩할 수 있다(S230).
도 1c에 도시된 컨트롤러 맵 데이터(MAP_C)를 참조하면, 적어도 두개 이상의 연속되는 논리 주소(LA1 내지 LA10)에 맵핑된 물리 주소들은 "PA5 내지 PA14"으로 적어도 두개 이상이 연속된다. 이에, 컨트롤러(130)는 연속되는 물리 주소들(PA5 내지 PA14) 각각에 대한 연속 물리 주소 범위(CPA_R)를 생성할 수 있다.
연속 물리 주소 범위(CPA_R)는 제1 컨트롤러 맵 데이터(MAP_C_1)에 도시된 바와 같이, 연속되는 물리 주소들(PA5 내지 PA14) 각각에 별도로 부가되는 형태로 생성될 수 있다. 예를 들면, 물리 주소(PA5)와 연속되는 물리 주소들의 개수는 9개인 경우, 연속 물리 주소 범위(CPA_R)는 "+9"의 형태로 부가 생성될 수 있다. 이때, "LA1:PA5:+9"는 논리 주소(LA1)에 맵핑된 물리 주소는 "PA5"이고, 물리 주소(PA5)와 연속되는 물리 주소들의 개수는 9개라는 의미를 내포할 수 있다.
또한, 연속 물리 주소 범위(CPA_R)는 제2 컨트롤러 맵 데이터(MAP_C_2)에 도시된 바와 같이, 연속되는 물리 주소들(PA5 내지 PA14) 각각에 포함되는 형태로 생성될 수 있다. 예를 들면 물리 주소(PA5)와 연속되는 물리 주소들의 개수는 9개인 경우, 물리 주소(PA5)는 "PA5+9"의 형태로 변형 생성될 수 있다. 이때, "LA1: PA5+9"는 논리 주소(LA1)에 맵핑된 물리 주소는 "PA5"이고, 물리 주소(PA5)와 연속되는 물리 주소들의 개수는 9개라는 의미를 내포할 수 있다.
호스트(102)는 메모리 시스템(110)으로부터 수신된 연속 물리 주소 범위(CPA_R)를 포함하는 컨트롤러 맵 데이터(MAP_C)을 호스트 메모리(106)에 호스트 맵 데이터(MAP_H)로서 저장할 수 있다.
호스트(102) 내 프로세서는 액세스 요청(ACCESS_REQ) 및 액세스 요청(ACCESS_REQ)에 대응되는 논리 주소 범위(LA_R)을 발행(issue)한다. 호스트 컨트롤러 인터페이스(108)는 발행된 액세스 요청(ACCESS_REQ) 및 논리 주소 범위(LA_R)를 프로세서로부터 수신하고, 이중에서 기준 논리 주소(LA_REF)를 선택하여, 호스트 메모리(106)로 전달한다. 또한, 본 발명의 실시 예에서 액세스 요청(ACESS_REQ)은 리드 요청 및 쓰기 요청을 포함할 수 있다.
호스트 컨트롤러 인터페이스(108)는 호스트 메모리(106) 내 저장된 호스트 맵 데이터(MAP_H)에 포함된 L2P 맵 데이터를 바탕으로, 기준 논리 주소(LA_REF)에 맵핑된 기준 물리 주소(PA_REF)의 저장여부를 판단할 수 있다.
기준 논리 주소(LA_REF)에 맵핑된 기준 물리 주소(PA_REF)가 호스트 맵 데이터(MAP_H)에 저장되어 있으면, 호스트 컨트롤러 인터페이스(108)는 액세스 요청(ACCESS_REQ), 액세스 요청(ACESS_REQ)된 적어도 두 개 이상의 연속적인 논리 주소들에 대한 논리 정보(LA_REF, LA_R) 및 적어도 두 개 이상의 연속적인 논리 주소들에 맵핑된 적어도 두 개 이상의 연속적인 물리 주소들에 대한 물리 정보(PA_REF, CPA_R)를 메모리 시스템(110)으로 전달한다.
도 1d를 참조하면, 논리 정보(LA_REF, LA_R)는 액세스 요청(ACESS_REQ)된 적어도 두 개 이상의 연속적인 논리 주소들에 포함된 한 개의 기준 논리 주소(LA_REF) 및 기준 논리 주소(LA_REF)에 연속된 나머지 논리 주소들의 논리 주소 범위(LA_R)를 포함할 수 있다. 또한, 물리 정보(PA_REF, CPA_R)는 한 개의 기준 논리 주소(LA_REF)에 맵핑된 기준 물리 주소(PA_REF) 및 이에 연속된 물리 주소들의 연속 물리 주소 범위(CPA_R)를 포함할 수 있다.
기준 논리 주소(LA_REF)는 액세스 요청(ACESS_REQ)에 대응되는 적어도 두 개 이상의 연속적인 논리　주소들 중에서, 어드레스 인덱스가 가장 낮은 논리 주소 또는 어드레스 인덱스가 가장 높은 논리 주소를 포함할 수 있다. 이에, 액세스 요청(ACESS_REQ)에 대응하는 적어도 두개 이상의 연속적인 논리 주소들은 기준 논리 주소(LA_REF) 및 이에 연속적인 적어도 하나 이상의 논리 주소들을 포함할 수 있다. 예를 들어, 액세스 요청(ACESS_REQ)에 대응하는 논리 주소들이 'LA1 내지 LA10'인 경우, 기준 논리 주소(LA_REF)는 어드레스 인덱스가 가장 낮은 'LA1' 또는 어드레스 인덱스가 가장 높은 'LA10'일 수 있다.
논리 주소 범위(LA_R)는 액세스 요청(ACESS_REQ)에 대응되는 적어도 두개 이상의 연속적인 논리 주소들의 개수 및 사이즈(길이)를 포함하는 범위를 나타낼 수 있다.
논리 주소 범위(LA_R)는 기준 논리 주소(LA_REF)와 연속적인 적어도 하나 이상의 논리 주소들의 개수인 연속 논리 주소 개수(nCLA)를 포함할 수 있다. 연속 논리 주소 개수(nCLA)는 기준 논리 주소(LA_REF)의 어드레스 인덱스와 연속되고, 순차적으로 '1'씩 증가하는 인덱스를 갖는 논리 주소들의 개수 또는 순차적으로 '1'씩 감소하는 인덱스를 갖는 논리 주소들의 개수를 포함할 수 있다. 예를 들어, 액세스 요청(ACESS_REQ)에 대응하는 논리 주소들이 'LA1 내지 LA10'이고, 기준 논리 주소(LA_REF)가 'LA1'인 경우, 연속 논리 주소 개수(nCLA)는 '+9' 일 수 있다.
또한, 액세스 요청(ACESS_REQ)에 대응하는 적어도 두개 이상의 연속적인 논리　주소들 중에서, 기준 논리 주소(LA_REF)가 어드레스 인덱스가 가장 낮은 논리 주소인 경우, 논리 주소 범위(LA_R)는 어드레스 인덱스가 가장 높은 논리 주소를 포함할 수 있다. 예를 들어, 액세스 요청(ACESS_REQ)에 대응하는 논리 주소들이 'LA1 내지 LA10'이고, 기준 논리 주소(LA_REF)가 'LA1'인 경우, 논리 주소 범위(LA_R)는 'LA10'를 포함할 수 있다.
또한, 액세스 요청(ACESS_REQ)에 대응하는 적어도 두개 이상의 연속적인 논리　주소들 중에서, 기준 논리 주소(LA_REF)가 어드레스 인덱스가 가장 높은 논리 주소인 경우, 논리 주소 범위(LA_R)는 어드레스 인덱스가 가장 낮은 논리 주소를 포함할 수 있다. 예를 들어, 액세스 요청(ACESS_REQ)에 대응하는 논리 주소들이 'LA1 내지 LA10'이고, 기준 논리 주소(LA_REF)가 'LA10'인 경우, 논리 주소 범위(LA_R)는 'LA1'를 포함할 수 있다.
즉, 본 발명의 실시 예에서, 액세스 요청(ACESS_REQ)에 대응되는 논리 주소들이 'LA1 내지 LA10'인 경우, 호스트(102)는 호스트 맵데이터(MAP_H)를 참조하여, 기준 논리 주소(LA_REF) 및 논리 주소 범위(LA_R)의 조합의 실시 예를 'LA1+9', 또는 'LA1, LA10'중에서 하나를 선택할 수 있다. 또한, 호스트(102)는 기준 논리 주소(LA_REF) 및 논리 주소 범위(LA_R)의 조합의 실시 예를 'LA10-9', 또는 'LA10, LA1'중에서 하나를 선택할 수 있다.
기준 물리 주소(PA_REF)는 호스트(102)로부터 수신된 기준 논리 주소(LA_REF)에 대응하는 물리 주소일 수 있다.
연속 물리 주소 범위(CPA_R)는 기준 물리 주소(PA_REF)와 연속적인 적어도 하나 이상의 물리 주소들의 개수인 연속 물리 주소 개수(nCPA)를 포함할 수 있다. 연속 물리 주소 개수(nCPA)는 기준 물리 주소(PA_REF)의 어드레스 인덱스와 연속되고, 순차적으로 '1'씩 증가하는 인덱스를 갖는 물리 주소들의 개수 또는 '1'씩 감소하는 인덱스를 갖는 물리 주소들의 개수를 포함할 수 있다. 예를 들어, 연속적인 물리 주소가 'PA5' 내지 'PA14'이고, 기준 물리 주소(PA_REF)가 'PA5'인 경우, 연속 물리 주소 개수(nCPA)는 '+9' 일 수 있다.
또한, 적어도 두개 이상의 연속적인 물리　주소들 중에서, 기준 물리 주소(PA_REF)가 어드레스 인덱스가 가장 낮은 물리 주소인 경우, 연속 물리 주소 범위(CPA_R)는 어드레스 인덱스가 가장 높은 물리 주소를 포함할 수 있다. 예를 들어, 연속적인 물리 주소가 'PA5 내지 PA14'이고, 기준 물리 주소(PA_REF)가 'PA5'인 경우, 연속 물리 주소 범위(CPA_R)는 'PA14' 일 수 있다.
또한, 적어도 두개 이상의 연속적인 물리　주소들 중에서, 기준 물리 주소(PA_REF)가 어드레스 인덱스가 가장 높은 물리 주소인 경우, 연속 물리 주소 범위(CPA_R)는 어드레스 인덱스가 가장 낮은 물리 주소를 포함할 수 있다. 예를 들어, 연속적인 물리 주소가 'PA5 내지 PA14'이고, 기준 물리 주소(PA_REF)가 'PA14'인 경우, 연속 물리 주소 범위(CPA_R)는 'PA5' 일 수 있다.
이때, 호스트 컨트롤러 인터페이스(108)는 요청에 따른 액세스 포맷(ACCESS FORMAT)의 예비 영역(reserved)에 논리 주소 범위(LA_R) 및 물리 정보(PA_REF, CPA_R)를 포함시켜, 메모리 시스템(110)으로 전송할 수 있다.
호스트(102)로부터 액세스 요청(ACCESS_REQ), 액세스 요청(ACESS_REQ)된 적어도 두개 이상의 연속적인 논리 주소들에 대한 논리 정보(LA_REF, LA_R) 및 액세스 요청(ACESS_REQ)된 적어도 두개 이상의 연속적인 논리 주소들에 맵핑된 적어도 두개 이상의 연속적인 물리 주소들 각각에 대한 물리 정보(PA_REF, CPA_R)가 수신되면, 메모리 시스템(110)은 액세스 요청(ACCESS_REQ)와 함께 수신된 기준 물리 주소(PA_REF)의 유효성을 판단한다.
기준 물리 주소(PA_REF)가 유효 하면, 메모리 시스템(110)은 기준 물리 주소(PA_REF) 및 이에 연속된 물리 주소들의 연속 물리 주소 범위(CPA_R)에 대응하는 메모리 장치(150)의 물리적 위치에 커맨드 동작을 수행할 수 있다.
이를 위해, 컨트롤러(130)는 호스트(102)로부터 수신된 액세스 요청(ACESS_REQ)에 대응되는 액세스 커맨드(ACCESS_CMD) 및 액세스 물리 주소 범위(PA_CACCESS_R)를 생성하여 메모리 장치(150)로 전송한다.
본 발명의 실시 예에서 호스트(102)는 복수개의 논리 주소들에 대한 액세스 요청을 메모리 시스템(110)으로 전송하는 경우, 복수개의 논리 주소들을 복수 회에 걸쳐 메모리 시스템(110)으로 전송하지 않는다. 본 발명의 실시 예에 따른 호스트(102)는 기준 논리 주소(LA_REF) 및 논리 주소 범위(LA_R)를 메모리 시스템(110)으로 1회 전송함으로써 복수개의 논리 주소들에 대한 액세스 요청을 할 수 있다. 즉, 논리 정보(LA_REF, LA_R) 및 물리 정보(PA_REF, CPA_R)는 상기 호스트(102)로부터 수신된 한 개의 액세스 요청(ACESS_REQ)에 포함될 수 있다.
또한, 본 발명의 실시 예에서 메모리 시스템(110)은 별도의 L2P변환 동작 및 맵로딩 동작을 수행하지 않고, 호스트(102)로부터 수신된 기준 물리 주소(PA_REF) 및 이에 연속되는 적어도 하나 이상의 물리 주소가 포함된 연속 물리 주소 범위(CPA_R)에 커맨드 동작을 바로 수행함으로써, 메모리 시스템(110)에서 수행되는 커맨드 동작의 수행 시간은 더욱 단축될 수 있다.
또한, 본 발명의 실시 예는 도 1e에 도시된 바와 같이, S230단계에서, 메모리 시스템(110)이 메모리(144)에 저장된 컨트롤러 맵 데이터(MAP_C)를 호스트(102)로 업로딩할 때, 연속 물리 주소 범위(CPA_R)가 포함되지 않고, 논리 주소(LA) 및 이에 맵핑된 메모리 장치(150)의 물리 주소(PA) 을 포함하는 컨트롤러 맵 데이터(MAP_C)를 호스트(102)로 업로딩할 수 있다(S230). 이 경우, 호스트는 연속 물리 주소 범위(CPA_R)가 포함되지 않은 컨트롤러 맵 데이터(MAP_C)를 호스트 맵데이터(MAP_C)로 저장할 수 있다.
도 2는 본 발명에 따른 데이터 처리 시스템(100)의 일 예를 도시한 도면이다. 도 2를 참조하면, 데이터 처리 시스템(100)은 호스트(102) 및 메모리 시스템(110)을 포함한다.
호스트(102)는 전자 장치, 예컨대 휴대폰, MP3 플레이어, 랩탑 컴퓨터 등과 같은 휴대용 전자 장치들, 또는 데스크탑 컴퓨터, 게임기, TV, 프로젝터 등과 같은 전자 장치들을 포함, 즉 유무선 전자 장치들을 포함한다.
또한, 호스트(102)는 적어도 하나의 운영 시스템(OS: operating system)를 포함하며, 운영 시스템은 호스트(102)의 기능 및 동작을 전반적으로 관리 및 제어하고, 데이터 처리 시스템(100) 또는 메모리 시스템(110)을 사용하는 유저와 호스트(102) 간에 상호 동작을 제공한다. 여기서, 운영 시스템은 유저의 사용 목적 및 용도에 상응한 기능 및 동작을 지원하며, 예컨대, 호스트(102)의 이동성(mobility)에 따라 일반 운영 시스템과 모바일 운용 시스템으로 구분할 수 있다. 또한, 운영 시스템에서의 일반 운영 시스템 시스템은 유저의 사용 환경에 따라 개인용 운영 시스템과 기업용 운영 시스템으로 구분할 수 있으며, 일 예로, 개인용 운영 시스템은 일반 유저를 위한 서비스 제공 기능을 지원하도록 특성화된 시스템으로, 윈도우(windows) 및 크롬(chrome) 등을 포함하고, 기업용 운영 시스템은 고성능을 확보 및 지원하도록 특성화된 시스템으로, 윈도 서버(windows server), 리눅스(linux) 및 유닉스(unix) 등을 포함할 수 있다. 아울러, 운영 시스템에서의 모바일 운영 시스템은 유저들에게 이동성 서비스 제공 기능 및 시스템의 절전 기능을 지원하도록 특성화된 시스템으로, 안드로이드(android), iOS, 윈도 모바일(windows mobile) 등을 포함할 수 있다. 이때, 호스트(102)는 복수의 운영 시스템들을 포함할 수 있으며, 또한 유저 요청(user request)에 상응한 메모리 시스템(110)과의 동작 수행을 위해 운영 시스템을 실행한다, 여기서, 호스트(102)는 유저 요청에 해당하는 복수의 커맨드들을 메모리 시스템(110)으로 전송하며, 그에 따라 메모리 시스템(110)에서는 커맨드들에 해당하는 동작들, 즉 유저 요청에 상응하는 동작들을 수행한다.
또한, 메모리 시스템(110)은 호스트(102)의 요청에 응답하여 동작하며, 특히 호스트(102)에 의해서 액세스되는 데이터를 저장한다. 다시 말해, 메모리 시스템(110)은 호스트(102)의 주 기억 장치 또는 보조 기억 장치로 사용될 수 있다. 여기서, 메모리 시스템(110)은 호스트(102)와 연결되는 호스트 인터페이스 프로토콜에 따라, 다양한 종류의 저장 장치들 중 어느 하나로 구현될 수 있다. 예를 들면, 메모리 시스템(110)은 솔리드스테이트 드라이브(SSD: Solid State Drive), MMC, eMMC(embedded MMC), RS-MMC(Reduced Size MMC), micro-MMC 형태의 멀티 미디어 카드(MMC: Multi Media Card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(SD: Secure Digital) 카드, USB(Universal Storage Bus) 저장 장치, UFS(Universal Flash Storage) 장치, CF(Compact Flash) 카드, 스마트 미디어(Smart Media) 카드, 메모리 스틱(Memory Stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구현될 수 있다.
아울러, 메모리 시스템(110)을 구현하는 저장 장치들은 DRAM(Dynamic Random Access Memory), SRAM(Static RAM) 등과 같은 휘발성 메모리 장치와, ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable ROM), EEPROM(Electrically Erasable ROM), FRAM(Ferromagnetic ROM), PRAM(Phase change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), 플래시 메모리 등과 같은 메모리 장치로 구현될 수 있다.
그리고, 메모리 시스템(110)은 호스트(102)에 의해서 액세스되는 데이터를 저장하는 메모리 장치(150) 및 메모리 장치(150)로의 데이터 저장을 제어하는 컨트롤러(130)를 포함한다. 실시예에 따라, 컨트롤러(130)는 호스트(102)로부터 전달되는 적어도 하나의 요청에 포함된 적어도 두개 이상의 연속되는 논리 주소들에 대응하며 적어도 두개 이상이 연속되는 물리 주소들을 인지하고, 그에 따른 동작을 수행할 수 있다.
여기서, 컨트롤러(130) 및 메모리 장치(150)는 하나의 반도체 장치로 집적될 수 있다. 일 예로, 컨트롤러(130) 및 메모리 장치(150)는 하나의 반도체 장치로 집적되어 SSD를 구성할 수 있다. 메모리 시스템(110)이 SSD로 이용되는 경우, 메모리 시스템(110)에 연결되는 호스트(102)의 동작 속도는 보다 개선될 수 있다. 아울러, 컨트롤러(130) 및 메모리 장치(150)는 하나의 반도체 장치로 집적되어 메모리 카드를 구성할 수도 있으며, 일 예로 PC 카드(PCMCIA: Personal Computer Memory Card International Association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억 장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
또한, 다른 일 예로, 메모리 시스템(110)은 컴퓨터, UMPC(Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA(Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 태블릿 컴퓨터(tablet computer), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), DMB(Digital Multimedia Broadcasting) 재생기, 3차원 텔레비전(3-dimensional television), 스마트 텔레비전(smart television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 데이터 센터를 구성하는 스토리지, 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID(radio frequency identification) 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등을 구성할 수 있다.
한편, 메모리 시스템(110)에서의 메모리 장치(150)는 전원이 공급되지 않아도 저장된 데이터를 유지할 수 있으며, 특히 쓰기 동작을 통해 호스트(102)로부터 제공된 데이터를 저장하고, 리드(read) 동작을 통해 저장된 데이터를 호스트(102)로 제공한다. 여기서, 메모리 장치(150)는 복수의 메모리 블록(memory block)들(152, 154, 156)을 포함하며, 각각의 메모리 블록들(152, 154, 156)은 복수의 페이지들(pages)을 포함하며, 또한 각각의 페이지들은 복수의 워드라인(WTL: Word Line)들이 연결된 복수의 메모리 셀들을 포함한다. 또한, 메모리 장치(150)는 복수의 메모리 블록들(152, 154, 156)이 각각 포함된 복수의 플래인들(plane)을 포함하며, 특히 복수의 플래인들이 각각 포함된 복수의 메모리 다이(memory die)들을 포함할 수 있다. 아울러, 메모리 장치(150)는 메모리 장치, 일 예로 플래시 메모리가 될 수 있으며, 이때 플래시 메모리는 3차원(dimension) 입체 스택(stack) 구조가 될 수 있다.
그리고, 메모리 시스템(110)에서의 컨트롤러(130)는 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어한다. 예컨대, 컨트롤러(130)는 메모리 장치(150)로부터 리드된 데이터를 호스트(102)로 제공하고, 호스트(102)로부터 제공된 데이터를 메모리 장치(150)에 저장하며, 이를 위해 컨트롤러(130)는 메모리 장치(150)의 리드, 쓰기, 프로그램(program), 이레이즈(erase) 등의 동작을 제어한다.
보다 구체적으로 설명하면, 컨트롤러(130)는 호스트 인터페이스(Host I/F) 유닛(132), 프로세서(Processor)(134), 에러 정정 코드(ECC: Error Correction Code) 유닛(138), 파워 관리 유닛(PMU: Power Management Unit)(140), 메모리인터페이스(Memory I/F) 유닛(142), 및 메모리(Memory)(144)를 포함한다.
또한, 호스트 인터페이스 유닛(132)은 호스트(102)의 커맨드(command) 및 데이터를 처리하며, USB(Universal Serial Bus), MMC(Multi-Media Card), PCI-E(Peripheral Component Interconnect-Express), SAS(Serial-attached SCSI), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics), MIPI(Mobile Industry Processor Interface) 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(102)와 통신하도록 구성될 수 있다. 여기서, 호스트 인터페이스 유닛(132)은 호스트(102)와 데이터를 주고받는 영역으로 호스트 인터페이스 계층(HIL: Host Interface Layer, 이하 'HIL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 통해 구동될 수 있다.
아울러, ECC 유닛(138)은 메모리 장치(150)에서 처리되는 데이터의 에러 비트를 정정하며, ECC 인코더와 ECC 디코더를 포함할 수 있다. 여기서, ECC 인코더(ECC encoder)는 메모리 장치(150)에 프로그램될 데이터를 에러 정정 인코딩(error correction encoding)하여, 패리티(parity) 비트가 부가된 데이터를 생성하며, 패리티 비트가 부가된 데이터는 메모리 장치(150)에 저장될 수 있다. 그리고, ECC 디코더(ECC decoder)는 메모리 장치(150)에 저장된 데이터를 리드할 경우, 메모리 장치(150)로부터 리드된 데이터에 포함되는 에러를 검출 및 정정한다. 다시 말해, ECC 유닛(138)은 메모리 장치(150)로부터 리드된 데이터를 에러 정정 디코딩(error correction decoding)한 후, 에러 정정 디코딩의 성공 여부를 판단하고, 판단 결과에 따라 지시 신호, 예컨대 에러 정정 성공(success)/실패(fail) 신호를 출력하며, ECC 인코딩 과정에서 생성된 패리티(parity) 비트를 사용하여 리드된 데이터의 에러 비트를 정정할 수 있다. 이때, ECC 유닛(138)은 에러 비트 개수가 정정 가능한 에러 비트 한계치 이상 발생하면, 에러 비트를 정정할 수 없으며, 에러 비트를 정정하지 못함에 상응하는 에러 정정 실패 신호를 출력할 수 있다.
여기서, ECC 유닛(138)은 LDPC(low density parity check) 코드(code), BCH(Bose, Chaudhri, Hocquenghem) 코드, 터보 코드(turbo code), 리드-솔로몬 코드(Reed-Solomon code), 컨벌루션 코드(convolution code), RSC(recursive systematic code), TCM(trellis-coded modulation), BCM(Block coded modulation) 등의 코디드모듈레이션(coded modulation)을 사용하여 에러 정정을 수행할 수 있으며, 이에 한정되는 것은 아니다. 또한, ECC 유닛(138)는 오류 정정을 위한 회로, 모듈, 시스템, 또는 장치를 모두 포함할 수 있다.
그리고, PMU(140)는 컨트롤러(130)의 파워, 즉 컨트롤러(130)에 포함된 구성 요소들의 파워를 제공 및 관리한다.
또한, 메모리 인터페이스 유닛(142)은 컨트롤러(130)가 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어하기 위해, 컨트롤러(130)와 메모리 장치(150) 간의 인터페이싱을 수행하는 메모리/스토리지(storage) 인터페이스가 된다. 여기서, 메모리 인터페이스 유닛(142)은 메모리 장치(150)가 플래시 메모리, 특히 일 예로 메모리 장치(150)가 NAND 플래시 메모리일 경우에 NAND 플래시 컨트롤러(NFC: NAND Flash Controller)로서, 프로세서(134)의 제어에 따라, 메모리 장치(150)의 제어 신호를 생성하고 데이터를 처리한다. 그리고, 메모리 인터페이스 유닛(142)은 컨트롤러(130)와 메모리 장치(150) 간의 커맨드 및 데이터를 처리하는 인터페이스, 일 예로 NAND 플래시 인터페이스의 동작, 특히 컨트롤러(130)와 메모리 장치(150) 간 데이터 입출력을 지원하며, 메모리 장치(150)와 데이터를 주고받는 영역으로 플래시 인터페이스 계층(FIL: Flash Interface Layer, 이하 'FIL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 통해 구동될 수 있다.
아울러, 메모리(144)는 메모리 시스템(110) 및 컨트롤러(130)의 동작 메모리로서, 메모리 시스템(110) 및 컨트롤러(130)의 구동을 위한 데이터를 저장한다. 보다 구체적으로 설명하면, 메모리(144)는 컨트롤러(130)가 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어, 예컨대 컨트롤러(130)가, 메모리 장치(150)로부터 리드된 데이터를 호스트(102)로 제공하고, 호스트(102)로부터 제공된 데이터를 메모리 장치(150)에 저장하며, 이를 위해 컨트롤러(130)가, 메모리 장치(150)의 리드, 쓰기, 프로그램, 이레이즈(erase) 등의 동작을 제어할 경우, 이러한 동작을 메모리 시스템(110), 즉 컨트롤러(130)와 메모리 장치(150) 간이 수행하기 위해 필요한 데이터를 저장한다.
여기서, 메모리(144)는 휘발성 메모리로 구현될 수 있으며, 예컨대 정적 랜덤 액세스 메모리(SRAM: Static Random Access Memory), 또는 동적 랜덤 액세스 메모리(DRAM: Dynamic Random Access Memory) 등으로 구현될 수 있다. 아울러, 메모리(144)는 도 2에서 도시한 바와 같이, 컨트롤러(130)의 내부에 존재하거나, 또는 컨트롤러(130)의 외부에 존재할 수 있으며, 이때 메모리 인터페이스를 통해 컨트롤러(130)로부터 데이터가 입출력되는 외부 휘발성 메모리로 구현될 수도 있다.
또한, 메모리(144)는 전술한 바와 같이, 호스트(102)와 메모리 장치(150) 간 데이터 쓰기 및 리드 등의 동작을 수행하기 위해 필요한 데이터, 및 데이터 쓰기 및 리드 등의 동작 수행 시의 데이터를 저장하며, 이러한 데이터 저장을 위해, 프로그램 메모리, 데이터 메모리, 쓰기 버퍼(buffer)/캐시(cache), 리드 버퍼/캐시, 데이터 버퍼/캐시, 맵(map) 버퍼/캐시 등을 포함한다.
그리고, 프로세서(134)는 메모리 시스템(110)의 전체적인 동작을 제어하며, 특히 호스트(102)로부터의 쓰기 요청 또는 리드 요청에 응답하여, 메모리 장치(150)에 대한 프로그램 동작 또는 리드 동작을 제어한다. 여기서, 프로세서(134)는 메모리 시스템(110)의 제반 동작을 제어하기 위해 플래시 변환 계층(FTL: Flash Translation Layer, 이하 'FTL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 구동한다. 또한, 프로세서(134)는 마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현될 수 있다.
일 예로, 컨트롤러(130)는 마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현된 프로세서(134)를 통해, 호스트(102)로부터 요청된 동작을 메모리 장치(150)에서 수행, 다시 말해 호스트(102)로부터 수신된 커맨드에 해당하는 커맨드 동작을, 메모리 장치(150)와 수행한다. 여기서, 컨트롤러(130)는 호스트(102)로부터 수신된 커맨드에 해당하는 커맨드 동작으로 포그라운드(foreground) 동작을 수행, 예컨대 커맨드에 해당하는 프로그램 동작, 리드 커맨드에 해당하는 리드 동작, 이레이즈 커맨드(erase command)에 해당하는 이레이즈 동작, 셋 커맨드(set command)로 셋 파라미터 커맨드(set parameter command) 또는 셋 픽쳐 커맨드(set feature command)에 해당하는 파라미터 셋 동작 등을 수행할 수 있다.
그리고, 컨트롤러(130)는 마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현된 프로세서(134)를 통해, 메모리 장치(150)에 대한 백그라운드(background) 동작을 수행할 수도 있다. 여기서, 메모리 장치(150)에 대한 백그라운드 동작은 메모리 장치(150)의 메모리 블록들(152, 154, 156)에서 임의의 메모리 블록에 저장된 데이터를 다른 임의의 메모리 블록으로 카피(copy)하여 처리하는 동작, 일 예로 가비지 컬렉션(GC: Garbage Collection) 동작, 메모리 장치(150)의 메모리 블록들(152, 154, 156) 간 또는 메모리 블록들(152, 154, 156)에 저장된 데이터 간을 스왑(swap)하여 처리하는 동작, 일 예로 웨어레벨링(WTL: Wear Leveling) 동작, 컨트롤러(130)에 저장된 컨트롤러 맵 데이터(MAP_C)를 메모리 장치(150)의 메모리 블록들(152, 154, 156)로 저장하는 동작, 일 예로 맵 플러시(map flush) 동작, 또는 메모리 장치(150)에 대한 배드 관리(bad management)하는 동작, 일 예로 메모리 장치(150)에 포함된 복수의 메모리 블록들(152, 154, 156)에서 배드 블록을 확인하여 처리하는 배드 블록 관리(bad block management) 동작 등을 포함한다.
또한, 본 발명에 따른 메모리 시스템(110)에서는 일 예로, 컨트롤러(130)가, 호스트(102)로부터 수신된 복수의 커맨드들에 해당하는 복수의 커맨드 동작들, 예컨대 복수의 커맨드들에 해당하는 복수의 프로그램 동작들, 복수의 리드 커맨드들에 해당하는 복수의 리드 동작들, 및 복수의 이레이즈 커맨드들에 해당하는 복수의 이레이즈 동작들을 메모리 장치(150)에서 수행할 경우, 메모리 장치(150)에 포함된 복수의 메모리 다이들과 연결된 복수의 채널(channel)들(또는 웨이(way)들)에서, 최상(best)의 채널들(또는 웨이들)을 결정한 후, 최상의 채널들(또는 웨이들)을 통해, 호스트(102)로부터 수신된 커맨드들 해당하는 메모리 다이들로 전송하며, 또한 커맨드들에 해당하는 커맨드 동작들을 수행한 메모리 다이들로부터 커맨드 동작들의 수행 결과들을, 최상의 채널들(또는 웨이들)을 통해, 수신한 후, 커맨드 동작들의 수행 결과들을 호스트(120)로 제공한다. 특히, 본 발명에 따른 메모리 시스템(110)에서는 호스트(102)로부터 복수의 커맨드들을 수신할 경우, 메모리 장치(150)의 메모리 다이들과 연결된 복수의 채널들(또는 웨이들)의 상태를 확인한 후, 채널들(또는 웨이들)의 상태에 상응하여 최상의 전송 채널들(또는 전송 웨이들)을 결정하며, 최상의 전송 채널들(또는 전송 웨이들)을 통해, 호스트(102)로부터 수신된 복수의 커맨드들을 해당하는 메모리 다이들로 전송한다. 또한, 본 발명에 따른 메모리 시스템(110)에서는 호스트(102)로부터 수신된 복수의 커맨드들을 해당하는 커맨드 동작들을 메모리 장치(150)의 메모리 다이들에서 수행한 후, 메모리 장치(150)의 메모리 다이들에 연결된 복수의 채널들(또는 웨이들)에서, 채널들(또는 웨이들)의 상태에 상응한 최상의 수신 채널들(또는 수신 웨이들)을 통해, 커맨드 동작들에 대한 수행 결과들을, 메모리 장치(150)의 메모리 다이들로부터 수신하며, 메모리 장치(150)의 메모리 다이들로부터 수신된 수행 결과들을, 호스트(102)로부터 수신된 복수의 커맨드들에 대한 응답으로, 호스트(102)로 제공한다.
여기서, 컨트롤러(130)는 메모리 장치(150)에 포함된 복수의 메모리 다이들과 연결된 복수의 채널들(또는 웨이들)의 상태를 확인, 예컨대 채널들(또는 웨이들)의 비지(busy) 상태, 레디(ready) 상태, 액티브(active) 상태, 아이들(idle) 상태, 정상(normal) 상태, 비정상(abnormal) 상태 등을 확인한 후, 채널들(또는 웨이들)의 상태에 따라 최상의 채널들(또는 웨이들)을 통해, 호스트(102)로부터 수신된 복수의 커맨드들을, 해당하는 메모리 다이들로 전송, 다시 말해 최상의 전송 채널들(또는 전송 웨이들)을 통해, 호스트(102)로부터 수신된 복수의 커맨드들에 해당하는 커맨드 동작들의 수행을, 해당하는 메모리 다이들로 요청한다. 또한, 컨트롤러(130)는 최상의 전송 채널들(또는 전송 웨이들)을 통한 커맨드 동작들의 수행 요청에 상응하여, 해당하는 메모리 다이들로부터 커맨드 동작들의 수행 결과들을 수신하며, 이때 채널들(또는 웨이들)의 상태에 따라 최상의 채널들(또는 웨이들), 다시 말해 최상의 수신 채널들(또는 수신 웨이들)을 통해, 커맨드 동작들의 수행 결과들을 수신한다. 그리고, 컨트롤러(130)는 최상의 전송 채널들(또는 전송 웨이들)을 통해 전송되는 커맨드들의 디스크립터(descriptor)와, 최상의 수신 채널들(또는 수신 웨이들)을 통해 수신되는 수행 결과들의 디스크립터 간을, 매칭(matching)한 후, 호스트(102)로부터 수신된 커맨드들에 해당하는 커맨드 동작들의 수행 결과들을, 호스트(102)로 제공한다.
여기서, 커맨드들의 디스크립터에는 커맨드들에 해당하는 데이터 정보 또는 위치 정보, 예컨대 커맨드들 또는 리드 커맨드들에 해당하는 데이터의 주소(일 예로, 데이터의 논리적 페이지 번호) 또는 데이터가 저장된 위치의 주소(일 예로, 메모리 장치(150)의 물리적 페이지 정보) 등, 및 커맨드들이 전송된 전송 채널들(또는 전송 웨이들)의 지시 정보, 예컨대 전송 채널들(또는 전송 웨이들)의 식별자(일 예로, 채널 번호(또는 웨이 번호)) 등이 포함될 수 있다. 또한, 수행 결과들의 디스크립터에는 수행 결과들에 해당하는 데이터 정보 또는 위치 정보, 예컨대 커맨드들에 해당하는 프로그램 동작들의 데이터 또는 리드 커맨드들에 해당하는 리드 동작들의 데이터에 대한 주소(일 예로, 데이터에 대한 논리적 페이지 번호) 또는 프로그램 동작들 또는 리드 동작들이 수행된 위치의 주소(일 예로, 메모리 장치(150)의 물리적 페이지 정보) 등, 및 커맨드 동작들이 요청된 채널들(또는 웨이들), 다시 말해 커맨드들이 전송된 전송 채널들(또는 전송 웨이들)의 지시 정보, 예컨대 전송 채널들(또는 전송 웨이들)의 식별자(일 예로, 채널 번호(또는 웨이 번호)) 등이 포함될 수 있다. 아울러, 커맨드들의 디스크립터 및 수행 결과들의 디스크립터에 포함된 정보들, 예컨대 데이터 정보, 위치 정보, 또는 채널들(또는 웨이들)의 지시 정보는 컨텍스트(context) 형태 또는 태그(tag) 형태로, 디스크립터에 포함될 수 있다.
즉, 본 발명에 따른 메모리 시스템(110)에서는 호스트(102)로부터 수신되는 복수의 커맨드들, 및 커맨드들에 해당하는 복수의 커맨드 동작들의 수행 결과들을, 메모리 장치(150)의 메모리 다이들에 연결된 복수의 채널들(또는 웨이들)에서, 최상의 채널들(또는 웨이들)을 통해, 송수신한다. 특히, 본 발명에 따른 메모리 시스템(110)에서는 메모리 장치(150)의 메모리 다이들에 연결된 복수의 채널들(또는 웨이들)의 상태에 상응하여, 커맨드들이 메모리 장치(150)의 메모리 다이들로 전송되는 전송 채널들(또는 전송 웨이들)과, 커맨드 동작들의 수행 결과들이 메모리 장치(150)의 메모리 다이들로부터 수신되는 수신 채널들(또는 수신 웨이들)을, 각각 독립적으로 관리한다. 예컨대, 메모리 시스템(110)에서의 컨트롤러(130)는 복수의 채널들(또는 웨이들)의 상태에 상응하여, 복수의 채널들(또는 웨이들)에서, 제1커맨드가 전송되는 전송 채널(또는 전송 웨이)과, 제1커맨드에 해당하는 제1커맨드 동작의 수행 결과가 수신되는 수신 채널(또는 수신 웨이)을, 각각 독립적인 최상의 채널들(또는 웨이들)로 결정, 일 예로 전송 채널(또는 전송 웨이)을 제1최상의 채널(또는 웨이)로 결정하고, 수신 채널(또는 수신 웨이)을 제1최상의 채널(또는 웨이)로 결정하거나 제2최상의 채널(또는 웨이)로 결정한 후, 각각 독립적인 최상의 채널들(또는 웨이들)을 통해, 제1커맨드의 전송과, 제1커맨드 동작의 수행 결과의 수신을, 각각 수행한다.
그러므로, 본 발명에 따른 메모리 시스템(110)에서는 메모리 장치(150)의 복수의 메모리 다이들과 연결된 복수의 채널들(또는 웨이들)을 보다 효율적으로 사용하며, 특히 각각 독립적인 최상의 채널들(또는 웨이들)을 통해, 호스트(102)로부터 수신된 복수의 커맨드들과, 커맨드들에 해당하는 커맨드 동작들의 수행 결과들을, 각각 송수신함으로써, 메모리 시스템(110)의 동작 성능을 보다 향상시킬 수 있다.
한편, 실시예에 따라, 호스트(102)로부터 전달되는 하나의 요청에 연속적인 복수의 논리 주소와 복수의 물리 주소가 포함될 수 있고, 컨트롤러(130)는 하나의 요청이지만 연속적인 복수의 논리 주소와 복수의 물리 주소에 대응하는 복수의 동작을 순차적으로 수행할 수 있다.
아울러, 컨트롤러(130)의 프로세서(134)에는 메모리 장치(150)의 배드 관리를 수행하기 위한 관리 유닛(도시하지 않음)이 포함될 수 있으며, 관리 유닛은 메모리 장치(150)에 포함된 복수의 메모리 블록들(152, 154, 156)에서 배드 블록을 확인한 후, 확인된 배드 블록을 배드 처리하는 배드 블록 관리를 수행한다. 여기서, 배드 관리는 메모리 장치(150)가 플래시 메모리, 예컨대 낸드 플래시 메모리일 경우, 낸드의 특성으로 인해 데이터 쓰기, 예컨대 데이터 프로그램(program) 시에 프로그램 실패(program fail)가 발생할 수 있으며, 프로그램 실패가 발생한 메모리 블록을 배드(bad) 처리한 후, 프로그램 실패된 데이터를 새로운 메모리 블록에 쓰기, 즉 프로그램하는 것을 의미한다. 또한, 메모리 장치(150)가, 전술한 바와 같이, 3차원 입체 스택 구조를 가질 경우에는 프로그램 실패에 따라 해당 블록을 배드 블록으로 처리하면, 메모리 장치(150)의 사용 효율 및 메모리 시스템(110)의 신뢰성이 급격하게 저하되므로, 보다 신뢰성 있는 배드 블록 관리 수행이 필요하다.
도 3는 본 발명에 따른 데이터 처리 시스템(100)의 다른 예를 도시한 도면이다. 도 3를 참조하면, 데이터 처리 시스템(100)은 호스트(102), 컨트롤러(130) 및 메모리 장치(150)을 포함한다.
도 3을 참조하면, 호스트(102) 및 메모리 장치(150)와 연동하는 컨트롤러(130)는 호스트 인터페이스 유닛(132), 플래시 변환 계층(FTL) 유닛(40), 메모리 인터페이스 유닛(142) 및 메모리 소자(144)를 포함할 수 있다.
도 3에서 도시되지 않았지만, 도 2에서 설명한 ECC 유닛(138)은 플래시 변환 계층(FTL) 유닛(40)에 포함될 수 있다. ECC 유닛(138)은 컨트롤러(130) 내 별도의 모듈, 회로, 또는 펌웨어 등으로 구현될 수도 있다.
호스트 인터페이스 유닛(132)은 호스트(102)로부터 전달되는 커맨드, 데이터 등을 주고받기 위한 것이다. 예를 들어, 호스트 인터페이스 유닛(132)은 호스트(102)로부터 전달되는 커맨드, 데이터 등을 순차적으로 저장한 뒤, 저장된 순서에 따라 출력할 수 있는 커맨드큐(56), 커맨드큐(56)로부터 전달되는 커맨드, 데이터 등을 분류하거나 처리 순서를 조정할 수 있는 버퍼관리자(52), 및 버퍼관리자(52)로부터 전달된 커맨드, 데이터 등의 처리를 위한 이벤트를 순차적으로 전달하기 위한 이벤트큐(54)를 포함할 수 있다.
호스트(102)로부터 커맨드, 데이터는 동일한 특성의 복수개가 연속적으로 전달될 수도 있고, 서로 다른 특성의 커맨드, 데이터가 뒤 섞여 전달될 수도 있다. 예를 들어, 데이터를 리드하기 위한 커맨드어가 복수 개 전달되거나, 리드 및 프로그램 커맨드가 교번적으로 전달될 수도 있다. 호스트 인터페이스 유닛(132)은 호스트(102)로부터 전달된 커맨드, 데이터 등을 커맨드큐(56)에 먼저 순차적으로 저장한다. 이후, 호스트(102)로부터 전달된 커맨드, 데이터 등의 특성에 따라 컨트롤러(130)가 어떠한 동작을 수행할 지를 예측할 수 있으며, 이를 근거로 커맨드, 데이터 등의 처리 순서나 우선 순위를 결정할 수도 있다. 또한, 호스트(102)로부터 전달된 커맨드, 데이터 등의 특성에 따라, 호스트 인터페이스 유닛(132) 내 버퍼관리자(52)는 커맨드, 데이터 등을 메모리 소자(144)에 저장할 지, 플래시 변환 계층(FTL) 유닛(40)으로 전달할 지도 결정할 수도 있다. 이벤트큐(54)는 호스트(102)로부터 전달된 커맨드, 데이터 등에 따라 메모리 시스템(110) 혹은 컨트롤러(130)가 내부적으로 수행, 처리해야 하는 이벤트를 버퍼관리자(52)로부터 수신한 후, 수신된 순서대로 플래시 변환 계층(FTL) 유닛(40)에 전달할 수 있다.
플래시 변환 계층(FTL) 유닛(40)은 이벤트큐(54)로부터 수신된 이벤트를 관리하기 위한 호스트 요구 관리자(Host Request Manager(HRM), 46), 맵 데이터를 관리하는 맵 데이터 관리자(Map Manger(MM), 44), 가비지 컬렉션 또는 웨어 레벨링을 수행하기 위한 상태 관리자(42), 메모리 장치 내 블록에 커맨드를 수행하기 위한 블록 관리자(48)를 포함할 수 있다.
예를 들면, 호스트 요구 관리자(HRM, 46)는 맵 데이터 관리자(MM, 44) 및 블록 관리자(48)를 사용하여 호스트 인터페이스 유닛(132)으로부터 수신된 리드 및 프로그램 커맨드, 이벤트에 따른 요청을 처리할 수 있다. 호스트 요구 관리자(HRM, 46)는 전달된 요청의 논리 주소(LA)에 해당하는 물리 주소(PA)를 파악하기 위해 맵 데이터 관리자(MM, 44)에 조회 요청을 보내고 물리 주소(PA)에 대해 메모리 인터페이스 유닛(142)에 플래시 리드 요청을 전송하여 리드 요청을 처리할 수 있다. 한편, 호스트 요구 관리자(HRM, 46)는 먼저 블록 관리자(48)에 프로그램 요청을 전송함으로써 미기록된(데이터가 없는)메모리 장치의 특정 페이지에 데이터를 프로그램한 다음, 맵 데이터 관리자(MM, 44)에 프로그램 요청에 대한 맵 업데이트(update) 요청을 전송함으로써 논리적-물리 주소의 맵 데이터에 프로그램한 데이터에 대한 내용을 업데이트할 수 있다.
여기서, 블록 관리자(48)는 호스트 요구 관리자(HRM, 46), 맵 데이터 관리자(MM, 44), 및 상태 관리자(42)가 요청한 프로그램 요청을 메모리 장치(150)를 위한 프로그램 요청으로 변환하여 메모리 장치(150) 내 블록을 관리할 수 있다. 메모리 시스템(110, 도 2참조)의 프로그램 혹은 쓰기 성능을 극대화하기 위해 블록 관리자(48)는 프로그램 요청을 수집하고 다중 평면 및 원샷 프로그램 작동에 대한 플래시 프로그램 요청을 메모리 인터페이스 유닛(142)으로 보낼 수 있다. 또한, 다중 채널 및 다중 방향 플래시 컨트롤러의 병렬 처리를 최대화하기 위해 여러 가지 뛰어난 플래시 프로그램 요청을 메모리 인터페이스 유닛(142)으로 전송할 수도 있다.
한편, 블록 관리자(48)는 유효 페이지 수에 따라 플래시 블록을 관리하고 여유 블록이 필요한 경우 유효한 페이지가없는 블록을 선택 및 지우고, 쓰레기(garbage) 수집이 필요한 경우 가장 적게 유효한 페이지를 포함하고 있는 블록을 선택할 수 있다. 블록 관리자(48)가 충분한 빈 블록을 가질 수 있도록, 상태 관리자(42)는 가비지 컬렉션을 수행하여 유효 데이터를 모아 빈 블록으로 이동시키고, 이동된 유효 데이터를 포함하고 있었던 블록들을 이레이즈할 수 있다. 블록 관리자(48)가 상태 관리자(42)에 대해 이레이즈될 블록에 대한 정보를 제공하면, 상태 관리자(42)는 먼저 이레이즈될 블록의 모든 플래시 페이지를 확인하여 각 페이지가 유효한지 여부를 확인할 수 있다. 예를 들어, 각 페이지의 유효성을 판단하기 위해, 상태 관리자(42)는 각 페이지의 스페어(Out Of Band, OOB) 영역에 기록된 논리 주소(LA)를 식별한 뒤, 페이지의 실제 주소와 맵 관리자(44)의 조회 요청에서 얻은 논리 주소(LA)에 맵핑된 실제 주소를 비교할 수 있다. 상태 관리자(42)는 각 유효한 페이지에 대해 블록 관리자(48)에 프로그램 요청을 전송하고, 프로그램 작업이 완료되면 맵 관리자(44)의 업데이트를 통해 맵핑 테이블이 업데이트될 수 있다.
맵 관리자(44)는 논리적-물리적 맵핑 테이블을 관리하고, 호스트 요구 관리자(HRM, 46) 및 상태 관리자(42)에 의해 생성된 조회, 업데이트 등의 요청을 처리할 수 있다. 맵 관리자(44)는 전체 맵핑 테이블을 플래시 메모리에 저장하고, 메모리 소자(144) 용량에 따라 맵핑 항목을 캐시할 수도 있다. 조회 및 업데이트 요청을 처리하는 동안 맵 캐시 미스가 발생하면, 맵 관리자(44)는 메모리 인터페이스 유닛(142)에 리드 요청을 전송하여 메모리 장치(150)에 저장된 맵핑 테이블을 로드(load)할 수 있다. 맵 관리자(44)의 더티 캐시 블록 수가 특정 임계 값을 초과하면 블록 관리자(48)에 프로그램 요청을 보내서 깨끗한 캐시 블록을 만들고 더티 맵 테이블이 메모리 장치(150)에 저장될 수 있다.
한편, 가비지 컬렉션이 수행되는 경우, 상태 관리자(42)가 유효한 페이지를 복사하는 동안 호스트 요구 관리자(HRM, 46)는 페이지의 동일한 논리 주소(LA)에 대한 데이터의 최신 버전을 프로그래밍하고 업데이트 요청을 동시에 발행할 수 있다. 유효한 페이지의 복사가 정상적으로 완료되지 않은 상태에서 상태 관리자(42)가 맵 업데이트를 요청하면 맵 관리자(44)는 맵핑 테이블 업데이트를 수행하지 않을 수도 있다. 맵 관리자(44)는 최신 맵 테이블이 여전히 이전 실제 주소를 가리키는 경우에만 맵 업데이트를 수행하여 정확성을 보장할 수 있다.
메모리 장치(150)는 복수의 메모리 블록들을, 하나의 메모리 셀에 저장 또는 표현할 수 있는 비트의 수에 따라, 단일 레벨 셀(SLC: Single Level Cell) 메모리 블록 및 멀티 레벨 셀(MLC: Multi Level Cell) 메모리 블록 등으로 포함할 수 있다. 여기서, SLC 메모리 블록은 하나의 메모리 셀에 1 비트 데이터를 저장하는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하며, 데이터 연산 성능이 빠르며 내구성이 높다. 그리고, MLC 메모리 블록은 하나의 메모리 셀에 멀티 비트 데이터(예를 들면, 2 비트 또는 그 이상의 비트)를 저장하는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하며, SLC 메모리 블록보다 큰 데이터 저장 공간을 가짐, 다시 말해 고집적화 할 수 있다. 특히, 메모리 장치(150)는 MLC 메모리 블록으로, 하나의 메모리 셀에 2 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 MLC 메모리 블록 뿐만 아니라, 하나의 메모리 셀에 3 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 트리플 레벨 셀(TLC: Triple Level Cell) 메모리 블록, 하나의 메모리 셀에 4 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 쿼드러플 레벨 셀(QLC: Quadruple Level Cell) 메모리 블록, 또는 하나의 메모리 셀에 5 비트 또는 그 이상의 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 다중 레벨 셀(multiple level cell) 메모리 블록 등을 포함할 수 있다.
본 발명에서는 설명의 편의를 위해, 메모리 장치(150)가, 플래시 메모리, 예컨대 NAND 플래시 메모리 등과 같은 비휘발성 메모리 등으로 구현되는 것을 일 예로 설명하지만, 상변환 메모리(PCRAM: Phase Change Random Access Memory), 저항 메모리(RRAM(ReRAM): Resistive Random Access Memory), 강유전체 메모리(FRAM: Ferroelectrics Random Access Memory), 및 스핀 주입 자기 메모리(STT-RAM(STT-MRAM): Spin Transfer Torque Magnetic Random Access Memory) 등과 같은 메모리들 중 어느 하나의 메모리로 구현될 수도 있다.
도 4는 본 발명의 실시 예에 따른 데이터 처리 시스템(100)을 도시한 도면이다. 도 4를 참조하면, 데이터 처리 시스템(100)은 호스트(102) 및 컨트롤러(130) 및 메모리 장치(150)을 포함하는 메모리 시스템(110)을 포함한다.
도 4을 참조하면, 호스트(102)는 프로세서(104), 호스트 메모리(106) 및 호스트 컨트롤러 인터페이스(108)를 포함할 수 있다. 메모리 시스템(110)은 컨트롤러(130) 및 메모리 장치(150)를 포함할 수 있다. 도 4에서 설명하는 컨트롤러(130) 및 메모리 장치(150)는 도 2 내지 도 3에서 설명하는 컨트롤러(130) 및 메모리 장치(150)와 유사할 수 있다.
도 4에서 설명하는 컨트롤러(130) 및 메모리 장치(150)와 도 2 내지 도 3에서 설명하는 컨트롤러(130) 및 메모리 장치(150)에서 기술적으로 구분될 수 있는 내용을 중심으로 설명한다.
특히, 컨트롤러(130) 내 논리 블록(160)은 도 3에서 설명하는 플래시 변환 계층(FTL) 유닛(40)에 대응할 수 있다. 하지만, 실시예에 따라, 컨트롤러(130) 내 논리 블록(160)은 플래시 변환 계층(FTL) 유닛(40)에서 설명하지 않은 역할과 기능을 더 수행할 수 있다.
호스트(102)는 호스트(102)와 연동하는 메모리 시스템(110)에 비하여 고성능의 프로세서(104) 및 대용량의 호스트 메모리(106)를 포함할 수 있다. 호스트(102) 내 프로세서(104) 및 호스트 메모리(106)는 메모리 시스템(110)과 달리 공간적 제약이 적고, 필요에 따라 프로세서(104) 및 호스트 메모리(106)의 하드웨어적인 업그레이드(upgrade)가 가능한 장점이 있다. 따라서, 메모리 시스템(110)이 동작 효율성을 높이기 위해, 호스트(102)가 가지는 자원(resource)을 활용할 수 있다.
본 발명의 실시 예에서 맵 데이터는 메모리 시스템(110)에 저장되는 메모리 맵 데이터(MAP_M), 컨트롤러(130)에 저장되는 컨트롤러 맵 데이터(MAP_C) 및 호스트(102)에 저장되는 호스트 맵 데이터(MAP_H)를 포함할 수 있다.
메모리 시스템(110)이 저장할 수 있는 데이터의 양이 증가하면서, 메모리 시스템(110)에 저장되는 데이터에 대응하는 맵 데이터의 양도 증가한다.
메모리 시스템(110) 내 컨트롤러(130)가 메모리 맵 데이터(MAP_M)를 로딩(loading)하여 컨트롤러 맵 데이터(MAP_C)로서 저장할 수 있는 메모리(144)의 공간은 제한적이므로, 맵 데이터의 양이 증가는 컨트롤러(130)의 동작에 부담을 준다. 예를 들어, 컨트롤러(130)가 컨트롤러 맵 데이터(MAP_C)를 저장하기 위해 할당할 수 있는 메모리(144) 내 저장 공간의 제약으로 인해, 메모리 맵 데이터(MAP_M)의 전부가 아닌 일부를 로딩(loading)하여, 컨트롤러 맵 데이터(MAP_C)로 저장할 수 있다. 만약 호스트(102)가 액세스하고자 하는 위치가 일부 로딩된 컨트롤러 맵 데이터(MAP_C)에 포함되지 않은 경우, 그리고 로딩(loading)한 컨트롤러 맵 데이터(MAP_C)의 일부가 업데이트되었다면 컨트롤러(130)는 메모리 장치(150)에 다시 저장해야 하고, 호스트(102)가 액세스하고자 하는 위치에 대응하는 메모리 맵 데이터(MAP_M)를 메모리 장치(150)로부터 읽어야 한다. 컨트롤러(130)가 메모리 장치(150)와 메모리(144) 간 맵 데이터를 스왑(swap)하는 동작들은 컨트롤러(130)가 호스트(102)가 요구하는 리드, 이레이즈, 디스카드 혹은 쓰기 동작을 수행하기 위해 필요적으로 수행될 수 있으며, 메모리 시스템(110)의 동작 성능을 저하시키는 오버헤드(overheads)가 될 수 있다.
실시예에 따라, 컨트롤러(130)가 사용할 수 있는 메모리(144)에 비하여, 호스트(102)가 포함하는 호스트 메모리(106)의 저장 공간은 수십 배에서 수천 배 클 수 있다. 따라서, 메모리 시스템(110)은 컨트롤러(130)가 사용하는 컨트롤러 맵 데이터(MAP_C)를 호스트(102) 내 호스트 메모리(106)에 전달하여 호스트 맵 데이터(MAP_H)로서 저장할 수 있고, 호스트(102)는 호스트 메모리(106)를 메모리 시스템(110)이 수행하는 주소변환과정을 위한 캐시(cache) 메모리로 사용할 수 있다.
이 경우, 호스트(102)는 메모리 시스템(110)에 커맨드와 함께 논리 주소(LA)를 전달하지 않고, 호스트 메모리(106)에 저장된 호스트 맵 데이터(MAP_H)를 바탕으로 논리 주소(LA)를 물리 주소(PA)로 변환한 후 커맨드와 함께 물리 주소(PA)를 메모리 시스템(110)에 전달할 수 있다. 메모리 시스템(110)은 논리 주소(LA)를 물리 주소(PA)로 변환하는 과정을 생략할 수 있고, 전달되는 물리 주소(PA)를 바탕으로 메모리 장치(150)에 액세스할 수 있다. 이 경우, 전술했던 컨트롤러(130)가 메모리(144)를 사용하면서 발생하는 동작 부담을 해소할 수 있어, 메모리 시스템(110)의 동작 효율성이 매우 높아질 수 있다.
본 발명의 실시 예에서, 메모리(144)는 컨트롤러 맵 데이터(MAP_C) 및 상태 정보(STATE_INF)를 저장할 수 있다.
컨트롤러 맵 데이터(MAP_C)은 논리 주소(LA) 및 이에 대응되는 물리 주소(PA)가 맵핑된 L2P 세그먼트들로 구성된 L2P 맵 데이터를 포함한다. 컨트롤러 맵 데이터(MAP_C)은 P2L 세그먼트들로 구성된 P2L 맵 데이터를 더 포함할 수 있다.
또한, 호스트(102)가 메모리 시스템(110)에 커맨드와 함께 논리 주소(LA) 및 물리 주소(PA)를 전달하더라도, 메모리 시스템(110)은 논리 주소(LA)를 물리 주소(PA)로 변환하는 과정을 생략할 수 있고, 전달되는 물리 주소(PA)를 바탕으로 메모리 장치(150)에 액세스할 수 있다. 이 경우도 역시, 전술했던 컨트롤러(130)가 메모리(144)를 사용하면서 발생하는 동작 부담을 해소할 수 있어, 메모리 시스템(110)의 동작 효율성이 매우 높아질 수 있다.
한편, 메모리 시스템(110)이 컨트롤러 맵 데이터(MAP_C)를 호스트(102)에 전송하여 호스트(102)가 이를 호스트 맵 데이터(MAP_H)로 저장하더라도, 메모리 시스템(110)이 호스트 맵 데이터(MAP_H)에 기준이 되는 정보의 관리(즉, 맵 데이터의 업데이트, 삭제, 생성 등)를 수행할 수 있다. 메모리 시스템(110) 내 컨트롤러(130)는 메모리 장치(150)의 동작 상태에 따라 가비지 컬렉션, 웨어레벨링 등의 백그라운 동작을 수행할 수 있고, 호스트(102)에서 전달된 데이터를 메모리 장치(150) 내 저장하는 물리 주소(PA)를 결정할 수 있기 때문에, 메모리 장치(150) 내 데이터의 물리적인 주소는 변경될 수 있다. 따라서, 호스트 맵 데이터(MAP_H)의 기준이 되는 정보(source)의 관리는 메모리 시스템(110)이 맡을 수 있다. 이처럼 본 발명의 실시 예에 따른 메모리 시스템 및 데이터 처리 시스템 그리고 이들의 동작 방법은 호스트 맵 데이터(MAP_H)에 대한 관리 권한은 호스트(102)가 아닌 메모리 시스템(110)이 갖기 때문에, 호스트(102)와 메모리 시스템(110) 사이의 인터페이스를 변경할 필요가 없이 별도의 하드웨어 구성 혹은 자원을 추가 없이 기존의 인터페이스를 변경, 활용하여 구현할 수 있는 메모리 시스템, 데이터 처리 시스템 및 이들의 구동방법을 제공할 수 있다.
즉, 메모리 시스템(110)은 이 호스트 맵 데이터(MAP_H)를 관리하는 과정에서, 호스트(102)에 저장된 호스트 맵 데이터(MAP_H)를 수정, 업데이트할 필요가 있다고 판단되면, 메모리 시스템(110)은 호스트(102)에 호스트 맵 데이터(MAP_H)의 업데이트를 요청할 수 있다. 호스트(102)는 메모리 시스템(110)의 요청에 대응하여, 호스트 메모리(106) 내 저장된 호스트 맵 데이터(MAP_H)를 업데이트할 수 있다. 이를 통해, 호스트(102) 내 호스트 메모리(106)에 저장된 호스트 맵 데이터(MAP_H)가 최근 상태를 유지할 수 있으며, 호스트 컨트롤러 인터페이스(108)가 호스트 메모리(106)에 저장된 호스트 맵 데이터(MAP_H)를 사용하여 메모리 시스템(110)에 전달할 주소를 변환하더라도 동작에 문제가 발생하지 않을 수 있다.
한편, 호스트 메모리(106)에 저장되는 호스트 맵 데이터(MAP_H)는 논리 주소(LA)에 대응하는 물리 주소(PA)를 확인하기 위한 L2P 맵 데이터를 포함할 수 있다. 논리 주소(LA) 와 물리 주소(PA)를 대응시키는 맵 데이터에는 논리 주소(LA)에 대응하는 물리 주소(PA)를 확인하기 위한 L2P 맵 데이터와 물리 주소(PA)에 대응하는 논리 주소(LA)를 확인하기 위한 P2L 맵 데이터가 포함될 수 있다. 이 중, 호스트 메모리(106)에 저장되는 호스트 맵 데이터(MAP_H)는 L2P 맵 데이터를 포함할 수 있다. P2L 맵 데이터는 주로 메모리 시스템(110)의 내부 동작을 위해 사용되며, 호스트(102)가 데이터를 메모리 시스템(110)에 저장하거나 특정 논리 주소(LA)에 대응하는 데이터를 메모리 시스템(110)으로부터 리드 위한 동작에는 사용되지 않을 수 있다. 실시예에 따라, P2L 맵 데이터는 메모리 시스템(110)이 호스트(102)에 전송하지 않을 수 있다.
한편, 메모리 시스템(110) 내 컨트롤러(130)는 L2P 맵 데이터 혹은 P2L 맵 데이터를 관리(생성, 삭제, 업데이트 등)하면서, L2P 맵 데이터 혹은 P2L 맵 데이터를 메모리 장치(150)에 저장할 수 있다. 호스트(102) 내 호스트 메모리(106)는 휘발성 메모리 장치이므로, 호스트(102) 및 메모리 시스템(110)에 전원 공급이 중단되는 등의 이벤트가 발생하는 경우에 호스트(102) 내 호스트 메모리(106)에 저장된 호스트 맵 데이터(MAP_H)는 사라질 수 있다. 따라서, 메모리 시스템(110) 내 컨트롤러(130)는 호스트(102) 내 호스트 메모리(106)에 저장된 호스트 맵 데이터(MAP_H)를 최근 상태로 유지시킬 뿐만 아니라 최근 상태의 L2P 맵 데이터 혹은 P2L 맵 데이터를 메모리 장치(150)에 저장할 수 있다.
이하, 본 발명의 도 5a 및 도 5b를 참조하여, 본 발명의 메모리 시스템이 인터리빙 방식으로 액세스 동작을 수행하는 방법을 설명하기로 한다. 도 5a는 본 발명의 실시예에 따른 메모리 시스템에서 사용되는 슈퍼 메모리 블록의 개념을 설명하기 위해 도시한 도면이다. 도 5b는 본 발명의 실시예에 따른 메모리 시스템에서 슈퍼 메모리 블록 단위로 관리하는 동작을 설명하기 위해 도시한 도면이다.
도 5a를 참조하면, 본 발명의 실시예에 따른 메모리 시스템(110)의 구성요소 중 메모리 장치(150)에 포함된 구성요소가 구체적으로 도시된 것을 알 수 있다.
메모리 장치(150)는, 다수의 메모리 블록들(BLOCK000, BLOCK001, BLOCK002, ..., BLCOK00N, BLOCK010, BLOCK011, BLOCK012, ..., BLCOK01N, BLOCK100, BLOCK101, BLOCK102, ..., BLCOK10N, BLOCK110, BLOCK111, BLOCK112, ..., BLCOK11N)을 포함한다.
또한, 메모리 장치(150)는, 제0 채널(CH0)을 통해 데이터를 입/출력할 수 있는 첫 번째 메모리 다이(DIE0)과 제1 채널(CH1)을 통해 데이터를 입/출력할 수 있는 두 번째 메모리 다이(DIE1)을 포함한다. 이때, 제0 채널(CH0)과 제1 채널(CH1)은, 인터리빙(interleaving) 방식으로 데이터를 입/출력할 수 있다.
또한, 첫 번째 메모리 다이(DIE0)는, 제0 채널(CH0)을 공유하여 인터리빙 방식으로 데이터를 입/출력할 수 있는 다수의 경로(WAY0, WAY1)들에 각각 대응하는 다수의 플래인(PLANE00, PLANE01)들을 포함한다. 또한, 두 번째 메모리 다이(DIE1)는, 제1 채널(CH1)을 공유하여 인터리빙 방식으로 데이터를 입/출력할 수 있는 다수의 경로(WAY2, WAY3)들에 각각 대응하는 다수의 플래인(PLANE10, PLANE11)들을 포함한다.
또한, 첫 번째 메모리 다이(DIE0)의 첫 번째 플래인(PLANE00)은, 다수의 메모리 블록들(BLOCK000, BLOCK001, BLOCK002, ..., BLCOK00N, BLOCK010, BLOCK011, BLOCK012, ..., BLCOK01N, BLOCK100, BLOCK101, BLOCK102, ..., BLCOK10N, BLOCK110, BLOCK111, BLOCK112, ..., BLCOK11N) 중 예정된 개수의 메모리 블록(BLOCK000, BLOCK001, BLOCK002, ..., BLCOK00N)을 포함한다.
또한, 첫 번째 메모리 다이(DIE0)의 두 번째 플래인(PLANE01)은, 다수의 메모리 블록들(BLOCK000, BLOCK001, BLOCK002, ..., BLCOK00N, BLOCK010, BLOCK011, BLOCK012, ..., BLCOK01N, BLOCK100, BLOCK101, BLOCK102, ..., BLCOK10N, BLOCK110, BLOCK111, BLOCK112, ..., BLCOK11N) 중 예정된 개수의 메모리 블록(BLOCK010, BLOCK011, BLOCK012, ..., BLCOK01N)을 포함한다.
또한, 두 번째 메모리 다이(DIE1)의 첫 번째 플래인(PLANE10)은, 다수의 메모리 블록들(BLOCK000, BLOCK001, BLOCK002, ..., BLCOK00N, BLOCK010, BLOCK011, BLOCK012, ..., BLCOK01N, BLOCK100, BLOCK101, BLOCK102, ..., BLCOK10N, BLOCK110, BLOCK111, BLOCK112, ..., BLCOK11N)중 예정된 개수의 메모리 블록(BLOCK100, BLOCK101, BLOCK102, ..., BLCOK10N)을 포함한다.
또한, 두 번째 메모리 다이(DIE1)의 두 번째 플래인(PLANE11)은, 다수의 메모리 블록들(BLOCK000, BLOCK001, BLOCK002, ..., BLCOK00N, BLOCK010, BLOCK011, BLOCK012, ..., BLCOK01N, BLOCK100, BLOCK101, BLOCK102, ..., BLCOK10N, BLOCK110, BLOCK111, BLOCK112, ..., BLCOK11N) 중 예정된 개수의 메모리 블록(BLOCK110, BLOCK111, BLOCK112, ..., BLCOK11N)을 포함한다.
이와 같이. 메모리 장치(150)에 포함된 다수의 메모리 블록들(BLOCK000, BLOCK001, BLOCK002, ..., BLCOK00N, BLOCK010, BLOCK011, BLOCK012, ..., BLCOK01N, BLOCK100, BLOCK101, BLOCK102, ..., BLCOK10N, BLOCK110, BLOCK111, BLOCK112, ..., BLCOK11N)은, 같은 경로 또는 같은 채널을 사용하는 것과 같은 '물리적인 위치'에 따라 구분될 수 있다.
참고로, 도 5a에서는 메모리 장치(150)에 2개의 메모리 다이(DIE0, DIE1)가 포함되고, 각각의 메모리 다이(DIE0, DIE1)마다 2개의 플래인(PLANE00, PLANE01 / PLANE10, PLANE11)이 포함되며, 각각의 플래인(PLANE00, PLANE01 / PLANE10, PLANE11)마다 예정된 개수의 메모리 블록(BLOCK000, BLOCK001, BLOCK002, ..., BLCOK00N / BLOCK010, BLOCK011, BLOCK012, ..., BLCOK01N / BLOCK100, BLOCK101, BLOCK102, ..., BLCOK10N / BLOCK110, BLOCK111, BLOCK112, ..., BLCOK11N)이 포함되는 것으로 예시되어 있는데, 이는 어디까지나 하나의 실시예일 뿐이다. 실제로는, 설계자의 선택에 따라 메모리 장치(150)에 2개보다 더 많거나 더 적은 개수의 메모리 다이가 포함될 수 있고, 각각의 메모리 다이에도 2개보다 더 많거나 더 적은 개수의 플래인이 포함될 수 있다. 물론, 각각의 플래인에 포함되는 메모리 블록의 개수인 '예정된 개수'도 설계자의 선택에 따라 얼마든지 조정가능하다.
한편, 메모리 장치(150)에 포함된 다수의 메모리 블록들(BLOCK000, BLOCK001, BLOCK002, ..., BLCOK00N, BLOCK010, BLOCK011, BLOCK012, ..., BLCOK01N, BLOCK100, BLOCK101, BLOCK102, ..., BLCOK10N, BLOCK110, BLOCK111, BLOCK112, ..., BLCOK11N)을 다수의 메모리 다이(DIE0, DIE1) 또는 다수의 플래인(PLANE00, PLANE01 / PLANE10, PLANE11)과 같은 '물리적인 위치'로 구분하는 방식과는 별개로 컨트롤러(130)는,
다수의 메모리 블록들 중 동시에 선택되어 동작하는 것을 기준으로 구분하는 방식을 사용할 수 있다. 즉, 컨트롤러(130)는, '물리적인 위치'의 구분방식을 통해 서로 다른 다이 또는 서로 다른 플래인으로 구분되었던 다수의 메모리 블록들을 동시에 선택 가능한 블록들끼리 그룹화하여 슈퍼 메모리 블록(super memory block)들로 구분하여 관리할 수 있다.
이렇게, 컨트롤러(130)에서 다수의 메모리 블록들(BLOCK000, BLOCK001, BLOCK002, ..., BLCOK00N, BLOCK010, BLOCK011, BLOCK012, ..., BLCOK01N, BLOCK100, BLOCK101, BLOCK102, ..., BLCOK10N, BLOCK110, BLOCK111, BLOCK112, ..., BLCOK11N)을 슈퍼 메모리 블록들로 구분하여 관리하는 방식은, 설계자의 선택에 따라 여러 가지 방식이 존재할 수 있는데, 여기에서는 세 가지 방식을 예시하도록 하겠다.
첫 번째 방식은, 컨트롤러(130)에서 메모리 장치(150)에 포함된 다수의 메모리 다이들(DIE0, DIE1) 중 첫 번째 메모리 다이(DIE0)의 첫 번째 플래인(PLANE00)에서 임의의 하나의 메모리 블록(BLOCK000)과, 두 번째 플래인(PLANE01)에서 임의의 하나의 메모리 블록(BLOCK010)을 그룹화하여 하나의 슈퍼 메모리 블록(A1)으로 관리하는 방식이다. 첫 번째 방식을 메모리 장치(150)에 포함된 다수의 메모리 다이들(DIE0, DIE1) 중 두 번째 메모리 다이(DIE1)에 적용하면, 컨트롤러(130)는, 두 번째 메모리 다이(DIE1)의 첫 번째 플래인(PLANE10)에서 임의의 하나의 메모리 블록(BLOCK100)과, 두 번째 플래인(PLANE11)에서 임의의 하나의 메모리 블록(BLOCK110)을 그룹화하여 하나의 슈퍼 메모리 블록(A2)으로 관리할 수 있다.
두 번째 방식은, 컨트롤러(130)에서 메모리 장치(150)에 포함된 다수의 메모리 다이들(DIE0, DIE1) 중 첫 번째 메모리 다이(DIE0)의 첫 번째 플래인(PLANE00)에 포함된 임의의 하나의 메모리 블록(BLOCK002)과, 두 번째 메모리 다이(DIE1)의 첫 번째 플래인(PLANE10)에 포함된 임의의 하나의 메모리 블록(BLOCK102)를 그룹화하여 하나의 슈퍼 메모리 블록(B1)으로 관리하는 방식이다. 두 번째 방식을 다시 적용하면, 컨트롤러(130)는, 메모리 장치(150)에 포함된 다수의 메모리 다이들(DIE0, DIE1) 중 첫 번째 메모리 다이(DIE0)의 두 번째 플래인(PLANE01)에 포함된 임의의 하나의 메모리 블록(BLOCK012)과, 두 번째 메모리 다이(DIE1)의 두 번째 플래인(PLANE11)에 포함된 임의의 하나의 메모리 블록(BLOCK112)를 그룹화하여 하나의 슈퍼 메모리 블록(B2)으로 관리할 수 있다.
세 번째 방식은, 컨트롤러(130)에서 메모리 장치(150)에 포함된 다수의 메모리 다이들(DIE0, DIE1) 중 첫 번째 메모리 다이(DIE0)의 첫 번째 플래인(PLANE00)에 포함된 임의의 하나의 메모리 블록(BLOCK001)과, 첫 번째 메모리 다이(DIE0)의 두 번째 플래인(PLANE01)에 포함된 임의의 하나의 메모리 블록(BLOCK011)과, 두 번째 메모리 다이(DIE1)의 첫 번째 플래인(PLANE10)에 포함된 임의의 하나의 메모리 블록(BLOCK101), 및 두 번째 메모리 다이(DIE1)의 두 번째 플래인(PLANE11)에 포함된 임의의 하나의 메모리 블록(BLOCK111)을 그룹화하여 하나의 슈퍼 메모리 블록(C)으로 관리하는 방식이다.
참고로, 슈퍼 메모리 블록에 포함되는 동시에 선택 가능한 메모리 블록들은, 인터리빙 방식, 예컨대, 채널 인터리빙(channel interleaving) 방식 또는 메모리 다이 인터리빙(memory die interleaving) 방식 또는 메모리 칩 인터리빙(memory chip interleaving) 방식 또는 경로 인터리빙(way interleaving) 방식 등을 통해 실질적으로 동시에 선택될 수 있다.
도 5b는 본 발명의 실시예에 따른 메모리 시스템에서 슈퍼 메모리 블록 단위로 관리하는 동작을 설명하기 위해 도시한 도면이다.
도 5b를 참조하면, 본 발명의 실시예에 따른 컨트롤러(130)에서 메모리 장치(150)에 포함된 다수의 메모리 블록들을 슈퍼 메모리 블록들로 구분하여 관리할 때, 슈퍼 메모리 블록들 각각을 선택하는 방식을 알 수 있다.
먼저, 메모리 장치(150)는, 8개의 메모리 다이(DIE<0:7>)를 포함하고, 8개의 메모리 다이(DIE<0:7>) 각각이 4개의 플래인(PLANE<0:3>)을 포함하여 총 32개의 플래인(PLANE<0:3> * 8)을 포함하며, 총 32개의 플래인(PLANE<0:3> * 8) 각각이 1024개의 메모리 블록(BLOCK<0:1023>)을 포함하는 것을 예시하고 있다. 즉, 메모리 장치(150)는, 총 32768개의 메모리 블록(BLOCK<0:1023> * 32)을 포함하는 것을 예시하고 있다.
또한, 메모리 장치(150)는, 8개의 메모리 다이(DIE<0:7>)에 포함된 총 32개의 플래인(PLANE<0:3> * 8)이 2개의 채널(CH<0:1>) 및 8개의 경로(WAY<0:7>)를 통해 데이터를 입/출력하는 것을 예시하고 있다.
즉, 메모리 장치(150)는, 1개의 채널(CH0 or CH1)을 4개의 경로(WAY<0:3> or WAY<4:7>)가 공유하고, 1개의 경로(WAY0 or WAY1 or WAY2 or WAY3 or WAY4 or WAY5 or WAY6 or WAY7)를 4개의 플래인(PLANE<0:4>)이 공유하는 것을 예시하고 있다.
또한, 본 발명의 실시예에 따른 메모리 시스템(110)의 컨트롤러(130)는, 메모리 장치(150)에 포함된 다수의 메모리 블록들을 슈퍼 메모리 블록 단위로 구분하여 관리하는 방식을 사용한다. 특히, 도 5a에 도시된 본 발명의 실시예에서는 앞선 도 5a에서 설명한 컨트롤러(130)에서 슈퍼 메모리 블록들을 구분하는 방식 중 세 번째 방식을 사용하는 것을 알 수 있다.
즉, 도 5b에서는 컨트롤러(130)가 메모리 장치(150)에 포함된 32개의 플래인(PLANE<0:4> * 8) 각각에서 임의의 하나의 메모리 블록을 선택하여 하나의 슈퍼 메모리 블록(SUPER BLOCK<0:1023>)으로 관리한다. 따라서, 슈퍼 메모리 블록들(SUPER BLOCK<0:1023>) 각각에는 32개의 메모리 블록이 포함된다.
한편, 컨트롤러(130)는, 슈퍼 메모리 블록들(SUPER BLOCK<0:1023>) 각각에 포함된 32개의 메모리 블록들을 동시에 선택하므로, 도 5a와 같이 슈퍼 메모리 블록 단위로 관리하는 구성에서는 슈퍼 메모리 블록들(SUPER BLOCK<0:1023>) 각각을 선택하기 위한 슈퍼 메모리 블록 어드레스(미도시)를 사용할 수 있다.
이렇게, 슈퍼 메모리 블록 어드레스(미도시)를 사용하기 위해서, 컨트롤러(130)는, 메모리 장치(150)에 포함된 32개의 플래인(PLANE<0:4> * 8) 각각에서 동일한 위치의 메모리 블록들끼리 그룹화하여 슈퍼 메모리 블록으로서 관리하는 방식을 사용한다.
예컨대, 컨트롤러(130)는, 메모리 장치(150)에 포함된 32개의 플래인(PLANE<0:4> * 8) 각각에서 제0 메모리 블록(BLOCK0) 32개를 그룹화하여 제0 슈퍼 메모리 블록(SUPER BLOCK0)으로 관리하고, 32개의 플래인(PLANE<0:4> * 8) 각각에서 제1 메모리 블록(BLOCK1) 32개를 그룹화하여 제1 슈퍼 메모리 블록(SUPER BLOCK1)으로 관리하며, 32개의 플래인(PLANE<0:4> * 8) 각각에서 제2 메모리 블록(BLOCK2) 32개를 그룹화하여 제2 슈퍼 메모리 블록(SUPER BLOCK2)으로 관리한다. 이와 같은 방식으로 컨트롤러(130)는, 메모리 장치(150)에 포함된 32768개의 메모리 블록(BLOCK<0:1023> * 32)을 총 1024개의 슈퍼 메모리 블록들(SUPER BLOCK<0:1023>)로 구분하여 관리하게 된다.
이때, 컨트롤러(130)에서 메모리 장치(150)에 포함된 메모리 블록(BLOCK<0:1023> * 32)을 슈퍼 메모리 블록들(SUPER BLOCK<0:1023>)로 구분하여 관리한다는 것은, 컨트롤러(130)에서 액세스 처리 단위를 슈퍼 메모리 블록단위로 한다는 것을 의미한다. 즉, 컨트롤러(130)에서, 슈퍼 메모리 블록 어드레스를 사용하여 슈퍼 메모리 블록들(SUPER BLOCK<0:1023>) 각각을 선택한다고 해서 메모리 장치(150)에 포함된 32768개의 메모리 블록(BLOCK<0:1023> * 32) 각각을 선택하기 위한 메모리 블록 어드레스를 사용하지 않는다는 것은 아니며, 컨트롤러(130) 내부에서는 계속적으로 사용한다. 예컨대, 컨트롤러(130)에서 제0 슈퍼 메모리 블록 어드레스를 통해 제0 슈퍼 메모리 블록(SUPER BLOCK0)에 액세스한다는 것은, 내부적으로 제0 슈퍼 메모리 블록(SUPER BLOCK0)으로 그룹화된 32개의 플래인(PLANE<0:4> * 8) 각각의 제0 메모리 블록(BLOCK0) 32개에 대응하는 32개의 메모리 블록 어드레스를 한 번에 액세스하는 것을 의미한다.
이하, 도 6 내지 도 8b참조하여 본 발명의 실시 예에 따른, 시퀀셜 리드 동작(RD_SEQ)의 구체적인 방법을 상세히 설명한다. 특히, 도 6 내지 도 8b에서는 설명의 편의를 위해 액세스 요청(ACESS_REQ)의 일 예를 리드 요청(RD_REQ)으로 설명하지만 본 발명이 이에 한정되는 것은 아니다. 본 발명의 실시 예에 따른 액세스 요청(ACESS_REQ)은 리드 요청(RD_REQ), 쓰기 요청(WT_REQ) 및 이레이즈 요청(ER_REQ)을 포함할 수 있다.
도 7a 내지 도 8b는 도 6의 메모리 시스템을 포함하는 데이터 처리 시스템이 수행하는 시퀀셜 리드 동작(RD_SEQ)을 설명하기 위한 리드 요청 포맷(RD_FORMAT) 및 컨트롤러 맵 데이터(L2P_M)의 일례를 도시한다. 특히, 도 7a및 도 7b는 시퀀셜 리드 동작(RD_SEQ)이 수행 가능한 실시 예를 설명한 도면이고, 도 8a및 도 8b는 시퀀셜 리드 동작(RD_SEQ)이 수행 불가능한 실시 예를 설명한 도면이다.
이하, 도 6및 도 7a 내지 도 8b를 참조하여 본 발명의 실시 예에 따른, 시퀀셜 리드 동작(RD_SEQ)의 구체적인 방법을 상세히 설명한다.
도 6을 참조하면, 컨트롤러(130)는 호스트(102)로부터 리드 요청(RD_REQ), 기준 논리 주소(LA_REF), 논리 주소 범위(LA_R), 기준 물리 주소(PA_REF) 및 연속 물리 주소 범위(CPA_R)를 수신한다(S110).
컨트롤러(130)는 S110 단계에서 수신된 기준 물리 주소(PA_REF) 및 연속 물리 주소 범위(CPA_R)에 대응되는 복수의 제1 물리 주소의 유효성을 판단한다(S330). 이때, 컨트롤러(130)는 제1 물리 주소(PA_1)의 유효성을 기준 논리 주소(LA_REF), 논리 주소 범위(LA_R)에 대응되는 복수의 제1 논리 주소(LA_1)가 포함되는 L2P 맵세그먼트(L2P_MS)의 더티 정보(D_INF)를 이용하여 판단할 수 있다. 또한, 컨트롤러(130)는 제1 물리 주소(PA_1)의 유효성을 제1 물리 주소(PA_1)가 포함되는 P2L 맵세그먼트 서브 영역(P2L_MS)의 무효 주소 정보(INV_INF)를 이용하여 판단할 수 있다.
본 발명의 실시 예에서, 더티 정보(D_INF)는 논리 주소(LA)에 대응되는 데이터의 저장 위치 변경 여부에 대한 정보를 포함할 수 있다. 즉, 더티 정보(D_INF)는 제1 논리 주소(LA_1)에 맵핑된 물리 주소(PA)의 변경여부를 나타낼 수 있다. 무효 주소 정보(INV_INF)는 논리 주소(LA)에 대응되는 데이터의 저장 위치 변경, 이레이즈 동작 또는 논리 주소(LA)에 맵핑된 물리 주소(PA)의 맵핑 해제 동작에 의해, 무효화된 물리 주소에 대한 정보를 포함할 수 있다.
S330의 판단 결과, 제1 물리 주소(PA_1)가 유효 하면(S330, Yes), 컨트롤러(130)는 컨트롤러(130)는 S110 단계에서 수신된 리드 요청(RD_REQ)에 대해 시퀀셜 리드 동작(RD_SEQ)의 수행이 가능한지 여부를 판단한다(S112).
S330의 판단 결과, 제1 물리 주소(PA_1)가 유효하지 않다면(S330, No), 컨트롤러(130)는 제1 물리 주소(PA_1)가 무효한 것으로 판단한다. 그리고 컨트롤러(130)는 제1 논리 주소(LA_1)에 대한 커맨드 동작을 유효한 제2 물리 주소(PA_2)에 수행하기 위해, 유효한 제2 물리 주소(PA_2)를 검색하기 위한 동작을 수행한다.
이를 위해, 컨트롤러(130)는 제1 논리 주소(LA_1)에 대한 컨트롤러 맵 데이터(MAP_C)의 맵미스 여부를 판단한다(S340). 컨트롤러(130)는 제1 논리 주소(LA_1)에 대한 맵데이터가 메모리(144)에 저장된 컨트롤러 맵 데이터(MAP_C_1)에 포함되는지 여부를 판단한다.
S340의 판단 결과, 제1 논리 주소(LA_1)에 대한 맵데이터가 컨트롤러 맵 데이터(MAP_C)에 포함되면(S340, No), 컨트롤러(130)는 맵미스가 아닌 제1 논리 주소(LA_1)에 대해 컨트롤러 맵 데이터(MAP_C)의 맵히트가 발생한 것으로 판단한다. 이에, 컨트롤러(130)는 제1 논리 주소(LA_1)에 대응되며 유효한 제2 물리 주소(PA_2)를 컨트롤러 맵 데이터(MAP_C)에서 검색하여 획득한다(S345).
그리고 컨트롤러(130)는 컨트롤러(130)는 S110 단계에서 수신된 리드 요청(RD_REQ)에 대해 시퀀셜 리드 동작(RD_SEQ)의 수행이 가능한지 여부를 판단한다(S112).
S340의 판단 결과, 제1 논리 주소(LA_1)에 대한 맵데이터가 컨트롤러 맵 데이터(MAP_C)에 포함되지 않으면(S340, Yes), 컨트롤러(130)는 제1 논리 주소(LA_1)에 대해 컨트롤러 맵 데이터(MAP_C)의 맵미스가 발생한 것으로 판단한다. 컨트롤러(130)는 제1 논리 주소(LA_1)에 대한 맵미스 정보(M_INF)의 상태값을 1만큼 증가시켜 업데이트를 수행한다(S350). 본 발명의 실시 예에서, 맵미스 정보(M_INF)는 맵미스 발생 횟수를 포함할 수 있다. 맵미스 정보(M_INF)는 제1레벨(예를 들면, 0)의 초기값을 갖고 맵미스 발생될 때마다 증가되는 카운터 형태일 수 있다. 컨트롤러(130)는 메모리 맵 데이터(MAP_M)의 맵 다운로딩 동작을 수행할 수 있다.
그리고 컨트롤러(130)는 메모리 장치(150)로부터 다운로딩된 메모리 맵 데이터(MAP_M)를 메모리(144)에 컨트롤러 맵 데이터(MAP_C)로서 저장한다. 이로써, 컨트롤러 맵 데이터(MAP_C)는 맵 다운로딩 동작에 의해 업데이트 될 수 있다(S336).
컨트롤러(130)는 제1 논리 주소(LA_1)에 대한 제2 물리 주소(PA_2)를 S336 단계에서 업데이트된 컨트롤러 맵 데이터(MAP_C_2)에서 검색하여 획득한다(S385). 그리고 컨트롤러(130)는 획득된 제2 물리 주소(PA_2)에 커맨드 동작을 수행한다(S390). 그리고 컨트롤러(130)는 제1 논리 주소(LA_1)에 대한 액세스 정보(A_INF)의 상태 값을 1만큼 증가시켜 액세스 정보(A_INF)의 업데이트를 수행한다(S395). 컨트롤러(130)는 S110 단계에서 수신된 리드 요청(RD_REQ)에 대해 시퀀셜 리드 동작(RD_SEQ)의 수행이 가능한지 여부를 판단한다(S112).
본 발명의 실시 예에서, 컨트롤러(130)는 호스트(102)로부터 수신된 논리 주소 범위(LA_R) 및 연속 물리 주소 범위(CPA_R)에 근거하여 리드 요청(RD_REQ)에 대응하는 적어도 두개 이상의 물리 주소들이 연속적이면 시퀀셜 리드 동작(RD_SEQ)이 수행 가능하다고 판단할 수 있다.
S112단계에서, 논리 주소 범위(LA_R)가 연속 물리 주소 범위(CPA_R))보다 작거나 같은 경우, 컨트롤러(130)는 리드 요청(RD_REQ)에 대응되는 물리 주소들이 연속적이라고 판단하고, 시퀀셜 리드 동작(RD_SEQ)의 수행이 가능하다고 판단할 수 있다. 또한, 논리 주소 범위(LA_R)가 연속 물리 주소 범위(CPA_R))보다 큰 경우, 컨트롤러(130)는 리드 요청(RD_REQ)에 대응되는 물리 주소들이 비연속적이라고 판단하고, 시퀀셜 리드 동작(RD_SEQ)의 수행이 불가능하다고 판단할 수 있다.
이와 관련한 구체적인 설명은 도 7a 내지 도 8b를 참조하여 설명하기로 한다. 도 7a내지 도 7b및 도 8a내지 도 8b에서는 설명의 편의를 위해, 기준 논리 주소(LA_REF)는 리드 요청(RD_REQ)에 대응하는 적어도 두개 이상의 연속적인 논리　주소들 중에서 어드레스 인덱스가 가장 낮은 논리 주소(LA1)를 포함하고, 논리 주소 범위(LA_R)는 연속 논리 주소 개수(nCLA)를 포함하고, 연속 물리 주소 범위(CPA_R)는 연속 물리 주소 개수(nCPA)를 포함하는 것을 예로 하여 설명하기로 한다. 하지만 본 발명이 이에 한정되는 것은 아니다.
도 7a 및 도 7b에 도시된 리드 요청 포맷(RD_FORMAT) 및 컨트롤러 맵 데이터(L2P_M)를 참조하면, 연속 논리 주소 개수(nCLA)는 '+2'를 포함하고, 연속 물리 주소 개수(nCPA)는 '+9'를 포함한다.
컨트롤러(130)는 연속 논리 주소 개수(nCLA)를 이용하여 리드 요청(RD_REQ)에 대응하는 논리 주소 범위(LA_R)에 포함된 연속적인 논리　주소들은 3개이고, 연속 물리 주소 개수(nCPA)를 이용하여, 연속 물리 주소 범위(CPA_R)에 포함된 연속적인 물리　주소들은 10개인 것을 판단할 수 있다.
컨트롤러(130)는 리드 요청(RD_REQ)에 대응하는 논리 주소들의 개수인 '3'이 리드 요청(RD_REQ)에 대응하며 연속적인 물리 주소들의 개수인 '10'보다 이하이므로, 시퀀셜 리드 동작(RD_SEQ)의 수행이 가능하다고 판단할 수 있다. 즉, 컨트롤러(130)는 논리 주소 범위(LA_R)에 포함된 3개의 연속적인 논리　주소들에 대응되는 물리 주소들이 모두 연속적이라고 판단한다.
도 8a 및 도 8b에 도시된 리드 요청 포맷(RD_FORMAT) 및 컨트롤러 맵 데이터(L2P_M)를 참조하면, 연속 논리 주소 개수(nCLA)는 '+6'를 포함하고, 연속 물리 주소 개수(nCPA)는 '+1'를 포함한다. 이에 컨트롤러(130)는 연속 논리 주소 개수(nCLA)를 이용하여 리드 요청(RD_REQ)에 대응하는 논리 주소 범위(LA_R)에 포함된 연속적인 논리　주소들은 7개이고, 연속 물리 주소 개수(nCPA)를 이용하여, 연속 물리 주소 범위(CPA_R)에 포함된 연속적인 물리　주소들은 2개인것을 판단할 수 있다.
컨트롤러(130)는 리드 요청(RD_REQ)에 대응하는 논리 주소들의 개수인 '7'이 리드 요청(RD_REQ)에 대응하며 연속적인 물리 주소들의 개수인 '2'보다 크므로, 시퀀셜 리드 동작(RD_SEQ)의 수행이 불가능하다고 판단할 수 있다. 즉, 컨트롤러(130)는 논리 주소 범위(LA_R)에 포함된 7개의 연속적인 논리　주소들에 대응되는 물리 주소들이 모두 연속적은 아니라고 판단한다. 이에, 컨트롤러(130)는 호스트(102)로부터 수신된 연속적인 논리 주소에 대응되는 물리 주소들이 연속적이지 않다고 판단하고, 시퀀셜 리드 동작(RD_SEQ)의 수행이 가능하지 않다고 판단할 수 있다.
도 6의 S112의 판단 결과, 시퀀셜 리드 동작(RD_SEQ)이 불가능한 경우(S112, No), 컨트롤러(130)는 랜덤 리드동작을 수행한다(S114). 랜덤 리드동작을 수행하기 위해, 컨트롤러(130)는 리드 요청(RD_REQ)에 대응하는 논리 주소들에 각각에 대응하는 물리 주소들을 컨트롤러 맵 데이터(L2P_M)를 이용하여 검색한다. 검색된 물리 주소들이 복수개인 경우, 컨트롤러(130)는 복수개의 물리 주소들 각각을 모두 메모리 장치(150)로 전송해야만 한다.
도 8b에 도시된 바와 같이, 컨트롤러(130)는 리드 요청(RD_REQ)에 대응하는 논리 주소들(LA9 내지 LA15)에 각각에 대응하는 물리 주소들을 컨트롤러 맵 데이터(L2P_M)를 이용하여 각각 검색한다. 그리고 컨트롤러(130)는 검색된 물리 주소들(PA13, PA14, PA101, PA 98, PA56, PA23 및 PA24)을 리드 커맨드(RD_CMD)와 함께 메모리 장치(150)로 전송한다.
S112의 판단 결과, 시퀀셜 리드 동작(RD_SEQ)이 가능한 경우(S112, Yes), 컨트롤러(130)는 시퀀셜 리드 동작(RD_SEQ)을 수행하기 위한 리드 물리 주소 범위(PA_RD_R)를 지정한다(S116). 이때, 컨트롤러(130)는 기준 물리 주소(PA_REF) 및 논리 주소 범위(LA_R)를 이용하여, 리드 요청(RD_REQ)에 대응하는 적어도 두개 이상의 연속적인 논리　주소들에 대응되는 연속적인 물리 주소들의 범위인 리드 물리 주소 범위(PA_RD_R)를 지정한다(S116).
도 7b를 참조하면, 기준 논리 주소(LA_REF)는 'LA1'을 포함하고, 연속 논리 주소 개수(nCLA)는 '+2'를 포함하고, 기준 물리 주소(PA_REF)는 'PA5'를 포함하고, 연속 물리 주소 개수(nCPA)는 '+9'를 포함한다.
컨트롤러(130)는 리드 요청(RD_REQ)에 대응하는 논리 주소 범위(LA_R= LA1 내지 LA3)에 포함된 연속적인 논리　주소들은 3개이고, 이에 대응되는 물리 주소들(PA5 내지 PA7)이 모두 연속적이므로, 기준 물리 주소(PA_REF)인 'PA5'를 포함한 3개의 물리 주소인 'PA5 내지 PA7'을 리드 물리 주소 범위(PA_RD_R)로 지정할 수 있다.
그후, 컨트롤러(130)는 리드 커맨드(RD_CMD)를 생성하고, 생성된 리드 커맨드(RD_CMD) 및 리드 물리 주소 범위(PA_RD_R)에 포함된 적어도 두개 이상의 리드 물리 주소들(PA_RD)을 메모리 장치(150)로 전송한다(S120). 즉, 컨트롤러(130)는 리드 커맨드(RD_CMD)와 함께 리드 물리 주소 범위(PA_RD_R)에 포함된 물리 주소(PA5 내지 PA7)를 리드 물리 주소(PA_RD)로서, 메모리 장치(150)로 전송한다(S120).
그후, 컨트롤러(130)는 리드 물리 주소들(PA_RD)에 대응하는 영역(페이지들)에 저장된 리드 데이터(RD_DAT)를 메모리 장치(150)로부터 수신하고(S123) 이를 메모리(144)에 저장한다(S125). 그리고 컨트롤러(130)는 메모리(144)에 저장된 리드 데이터(RD_DAT)를 호스트(102)로 전송한다(S130)
S120 및 S123 단계에서, 컨트롤러(130)는 리드 물리 주소들(PA_RD)에 포함된 물리 주소(PA5 내지 PA7)을 'PA5+2'의 형태로 한번에 메모리 장치(150)로 전송하고, 이에 대응되는 리드 데이터(RD_DAT)를 인터리빙 방식으로 리드-아웃(read out)하여 수신할 수 있다.
이를 위해, 컨트롤러(130)는 리드 물리 주소 범위(PA_RD_R)에 포함되는 적어도 두개 이상의 연속적인 물리 주소들(PA5 내지 PA7)에 해당하는 페이지들을 검출한다. 그리고 검출된 페이지들의 물리적인 저장 위치가 인터리빙　방식으로 리드 동작이 가능한 위치인지 여부를 판단한다.
검출된 페이지들의 물리적인 저장 위치가 인터리빙　방식으로 리드 동작이 가능한 위치라면, 컨트롤러(130)는 리드 커맨드(RD_CMD)를 생성하고, 생성된 리드 커맨드(RD_CMD) 및 리드 물리 주소 범위(PA_RD_R)에 포함된 적어도 두개 이상의 리드 물리 주소들(PA_RD)을 메모리 장치(150)로 전송한다(S120). 컨트롤러(130)는 리드 물리 주소들(PA_RD)에 대응하는 영역(페이지들)에 저장된 리드 데이터(RD_DAT)를 메모리 장치(150)로부터 인터리빙　방식으로 수신하고(S123) 이를 메모리(144)에 저장한다(S125).
만약, 검출된 페이지들의 물리적인 저장 위치가 인터리빙　방식으로 리드 동작이 가능한 위치가 아니라면, 컨트롤러(130)는 검출된 페이지들에 저장된 데이터를 인터리빙　방식으로 리드 동작이 가능한 위치로 변경 저장한 후, 인터리빙 리드동작을 수행할 수 있다.
인터리빙　방식으로 리드 동작이 가능한 위치에 대해서는 도 5a 내지 도 5b에서 설명하였기에, 설명을 생략하기로 한다.
도 9a 내지 도 9c는 본 발명의 실시 예에 따른 메모리 시스템이 시퀀셜 프리 패치 동작(PF_SEQ)을 수행하는 방법을 도시한다. 특히, 도 9a 내지 도 9c는 도 6의 S116에서 지정된 리드 물리 주소 범위(PA_RD_R)와 연속적인 물리 주소에 대응되는 데이터를 메모리(144)에 프리 패치하는 방법을 도시한다. 이하, 도 6, 도 7a 내지 도 7b및 도9a 내지 도 9c를 참조하여 본 발명의 실시 예에 따른, 시퀀셜 리드 동작(RD_SEQ)의 구체적인 방법을 상세히 설명한다.
도 6및 도9a 및 도 9b을 참조하면, 컨트롤러(130)는 도 6의 S110 단계에서 수신된 리드 요청(RD_REQ)에 대해 시퀀셜 프리 패치 동작(PF_SEQ)의 수행이 가능한지 여부를 판단한다(S140).
컨트롤러(130)는 도 6의 S116에서 지정된 리드 물리 주소 범위(PA_ RD_R)와 연속적인 물리 주소에 대응되는 데이터를 메모리(144)에 프리 패치(prefetch)할 수 있다.
이를 위해, 컨트롤러(130)는 도 6의 S110 단계에서 호스트(102)로부터 수신된 연속 물리 주소 범위(CPA_R) 및 도 6의 S116에서 지정된 리드 물리 주소 범위(PA_RD_R)를 이용하여, 시퀀셜 프리 패치 동작(PF_SEQ)의 수행 가능 여부를 판단하고(S140) 프리 패치 물리 주소 범위(PA_RF_R)를 지정할 수 있다(S150).
S140단계에서, 리드 물리 주소 범위(PA_RD_R)가 연속 물리 주소 범위(CPA_R)보다 작거나 같은 경우, 컨트롤러(130)는 리드 물리 주소 범위(PA_RD_R)와 연속된 물리 주소가 적어도 하나 이상 존재하므로, 시퀀셜 프리 패치 동작(PF_SEQ)의 수행이 가능하다고 판단할 수 있다. 또한, 리드 물리 주소 범위(PA_RD_R)가 연속 물리 주소 범위(CPA_R))보다 큰 경우, 컨트롤러(130)는 리드 물리 주소 범위(PA_RD_R)와 연속된 물리 주소가 존재하지 않으므로, 시퀀셜 프리 패치 동작(PF_SEQ)의 수행이 불가능하다고 판단할 수 있다.
이와 관련한 구체적인 설명은 도 9b를 참조하여 설명하기로 한다. 도 9b에서는 설명의 편의를 위해, 물리 주소 범위(PA_R)는 연속 물리 주소 개수(nCPA)를 포함하는 실시 예에 대해 설명하기로 한다. 하지만 본 발명이 이에 한정되는 것은 아니다.
도 7a 및 도 7b에 도시된 리드 요청 포맷(RD_FORMAT))를 참조하면, 연속 물리 주소 개수(nCPA)는 '+9'를 포함한다. 이에 컨트롤러(130)는 연속 물리 주소 개수(nCPA)를 이용하여, 연속 물리 주소 범위(CPA_R)에 포함된 연속적인 물리　주소들은 '10개'임을 판단할 수 있다. 그리고 컨트롤러(130)는 도 6의 S116단계에서 지정된 리드 물리 주소 범위(PA_RD_R)에 포함된 물리 주소들이 '3개'임을 판단할 수 있다. 이에, 컨트롤러(130)는 리드 물리 주소 범위(PA_RD_R)에 포함된 물리 주소들의 개수인 '3'이 물리 주소 범위(CPA_R)에 포함된 연속적인 물리 주소들의 개수인 '10'보다 이하이므로, 시퀀셜 프리 패치 동작(PF_SEQ)의 수행이 가능하다고 판단할 수 있다. 즉, 컨트롤러(130)는 리드 물리 주소 범위(PA_RD_R)와 연속되는 물리 주소들이 모두 연속적이라고 판단한다. 이에, 컨트롤러(130)는 연속 물리 주소 범위(CPA_R)에 포함된 물리 주소들 중에서 리드 물리 주소 범위(PA_RD_R)와 연속된 물리 주소들에 시퀀셜 프리 패치 동작(PF_SEQ)의 수행이 가능하다고 판단할 수 있다.
만약, 리드 물리 주소 범위(PA_RD_R)에 포함된 물리 주소들의 개수가 연속 물리 주소 범위(CPA_R)에 포함된 개수보다 많으면, 컨트롤러(130)는 시퀀셜 프리 패치 동작(PF_SEQ)을 수행할 물리 주소가 없다고 판단한다. 이에 절차를 종료할 수 있다.
S140의 판단 결과, 시퀀셜 프리 패치 동작(PF_SEQ)이 가능한 경우(S140, Yes), 컨트롤러(130)는 시퀀셜 프리 패치 동작(PF_SEQ)을 수행하기 위한 프리 패치 물리 주소 범위(PA_PF_R)를 지정한다(S156). 이때, 컨트롤러(130)는 연속 물리 주소 범위(CPA_R) 및 리드 물리 주소 범위(PA_RD_R)를 이용하여, 리드 물리 주소 범위(PA_RD_R)에 연속되는 적어도 하나 이상의 논리　주소들을 프리 패치 물리 주소 범위(PA_PF_R)를 지정한다(S140).
그후, 컨트롤러(130)는 프리 패치 커맨드(PF_CMD)를 생성하고, 생성된 프리 패치 커맨드(PF_CMD) 및 프리 패치 물리 주소 범위(PA_PF_R)에 포함된 적어도 하나 이상의 프리 패치 물리 주소들(PA_PF_R)을 메모리 장치(150)로 전송한다(S120). 즉, 컨트롤러(130)는 프리 패치 커맨드(PF_CMD)와 함께 프리 패치 물리 주소 범위(PA_PF_R)에 포함된 물리 주소(PA8 내지 PA14)를 프리 패치 물리 주소(PA_PF_R)로서, 메모리 장치(150)로 전송한다(S160).
컨트롤러(130)는 프리 패치 물리 주소들(PA_PF)에 대응하는 영역(예를 들면, 페이지들)에 저장된 프리 패치 데이터(PF_DAT)를 메모리 장치(150)로부터 수신하고(S170) 이를 메모리(144)에 저장할 수 있다(S180).
그리고 컨트롤러(130)는 후속 리드 요청(RD_REQ_NEW)이 수신되는지 여부를 판단한다(S190)
후속 리드 요청(RD_REQ_N)이 수신되면, 메모리(144)에 프리 패치된 프리 패치 데이터(PF_DAT)를 후속 리드 요청(RD_REQ_NEW)에 대한 리드 데이터(RD_DAT_NEW)로서, 호스트(102)로 전송할 수 있다(S195).
즉, 컨트롤러(130)는 도 9c에 도시된 바와 같이, 도 6에서 설명된 시퀀셜 리드 동작(RD_SEQ)을 수행(S120, S123 및 S125)하고, 리드 데이터(RD_DAT)를 호스트(102)로 전송(S130)한 후, 시퀀셜 프리 패치 동작(PF_SEQ)을 수행할 수 있다(S160, S170 및 S180). 컨트롤러(130)는 시퀀셜 프리 패치 동작(PF_SEQ)을 후속 리드 요청(RD_REQ_NEW)이 수신될 때까지 수행할 수 있다.
S160, S170 및 S180단계에서, 컨트롤러(130)는 프리 패치 물리 주소들(PA_PF_R)에 포함된 물리 주소(PA5 내지 PA7)에 대응되는 프리 패치 데이터(PF_DAT)를 인터리빙 방식으로 메모리(144)에 프리 패치할 수 있다.
이를 위해, 컨트롤러(130)는 프리 패치 물리 주소 범위(PA_PF_R)에 포함되는 적어도 한개 이상의 연속적인 물리 주소들(PA8 내지 PA14)에 해당하는 페이지들을 검출한다. 그리고 검출된 페이지들의 물리적인 저장 위치가 인터리빙　방식으로 리드 동작이 가능한 위치인지 여부를 판단한다.
검출된 페이지들의 물리적인 저장 위치가 인터리빙　방식으로 리드 동작이 가능한 위치라면, 컨트롤러(130)는 프리 패치 커맨드(PF_CMD) 및 프리 패치 물리 주소 범위(PA_PF_R)에 포함된 적어도 한개 이상의 프리 패치 물리 주소들(PA_PF_R)을 메모리 장치(150)로 전송한다(S120). 컨트롤러(130)는 프리 패치 물리 주소들(PA_PF_R)에 대응하는 영역(페이지들)에 저장된 프리 패치 데이터(PF_DAT)를 메모리 장치(150)로부터 인터리빙　방식으로 수신하고(S173) 이를 메모리(144)에 저장한다(S185).
만약, 검출된 페이지들의 물리적인 저장 위치가 인터리빙　방식으로 리드 동작이 가능한 위치가 아니라면, 컨트롤러(130)는 검출된 페이지들에 저장된 데이터를 인터리빙　방식으로 리드 동작이 가능한 위치로 변경 저장한 후, 인터리빙 리드동작을 수행할 수 있다.
인터리빙　방식으로 리드 동작이 가능한 위치에 대해서는 도 5a 내지 도 5b에서 설명하였기에, 설명을 생략하기로 한다.
도10은 본 발명의 다른 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 동작 방법을 설명하기 위한 타이밍도이다.
도10에서 컨트롤러(130)는 프리 패치 데이터(PF_DAT) 및 리드 데이터(RD_DAT)의 저장 위치가 인터리빙 방식으로 리드아웃이 가능한 위치인 경우, 도 6, 도7a 및 도 7b에서 설명된 시퀀셜 리드 동작(RD_SEQ)을 수행하면서, 도9a 및 도 9b에서 설명된 시퀀셜 프리 패치 동작(PF_SEQ)을 동시에 수행할 수 있다.
이하, 도10을 참조하여 컨트롤러(130)의 동작 방법을 상세히 설명한다.
컨트롤러(130)는 호스트(102)로부터 리드 요청(RD_REQ)을 수신(S110)하고, 리드 물리 주소 범위(PA_RD_R)를 지정할 수 있다(S116).
그리고 컨트롤러(130)는 리드 물리 주소 범위(PA_RD_R)에 시퀀셜 리드 동작(RD_SEQ)을 수행할 수 있다(S120, S123, S125) 그리고 컨트롤러(130)는 시퀀셜 리드 동작(RD_SEQ)에 따른 리드 데이터(RD_DAT)를 호스트(102)로 전송할 수 있다(S130)
한편, 컨트롤러(130)는 리드 물리 주소 범위(PA_RD_R)에 시퀀셜 리드 동작(RD_SEQ)과 오버랩되는 구간에서 프리 패치 물리 주소 범위(PA_PF_R)에 시퀀셜 프리 패치 동작(PF_SEQ)을 수행할 수 있다(S160, S170, S125및 S180). 컨트롤러(130)는 시퀀셜 프리 패치 동작(PF_SEQ)을 호스트(102)로부터 후속 리드 요청(RD_REQ_NEW)을 수신하기(S190) 전까지 수행할 수 있다
이후, 컨트롤러(130)는 호스트(102)로부터 후속 리드 요청(RD_REQ_NEW)을 수신할 수 있다(S190). 후속 리드 요청(RD_REQ_N)이 프리 패치 데이터(PF_DAT)에 대한 요청이라면, 컨트롤러(130)는 메모리(144)에 저장된 프리 패치 데이터(PF_DAT)를 호스트로 전송할 수 있다(S195).
따라서 본 발명의 실시 예에 따른 메모리 시스템을 포함한 데이터 처리 시스템은 리드 동작을 빠르게 수행할 수 있다.
전술한 바와 같이, 도 1a 내지 도 1c과 도 6 내지 도 10에서 설명한 서로 다른 실시예들을 바탕으로 메모리 시스템(110)의 동작 효율성을 높일 수 있다. 메모리 시스템(110)은 호스트(102)에 포함된 호스트 메모리(106)의 일부 영역을 캐시(cache) 혹은 버퍼(buffer)로 사용하고, 메타 데이터 혹은 유저 데이터를 저장하여, 메모리 시스템(110) 내 컨트롤러(130)가 사용하는 메모리(144)의 저장 공간의 한계를 극복할 수 있다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시 예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로, 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.
102 : 호스트 110: 메모리 시스템
130 : 컨트롤러 150: 메모리 장치

Claims (32)

  1. 데이터를 저장하는 복수의 다이를 포함하는 메모리 장치; 및
    복수의 채널 및 복수의 웨이를 통해 상기 복수의 다이와 연결되며 호스트의 논리 주소와 상기 메모리 장치의 물리 주소가 맵핑된 맵 데이터를 생성 및 관리하는 컨트롤러를 포함하고,
    상기 컨트롤러는 상기 호스트로부터 액세스 요청된 적어도 두개 이상의 연속적인 논리 주소들에 대한 논리 정보 및 상기 액세스 요청된 적어도 두개 이상의 연속적인 논리 주소들에 맵핑된 적어도 두개 이상의 연속적인 물리 주소들에 대한 물리 정보가 수신되면, 상기 수신된 물리 정보에 해당하는 물리 주소들에 액세스 동작을 시퀀셜하게 수행하는 메모리 시스템.
  2. 제1항에 있어서,
    상기 컨트롤러는 상기 액세스 요청에 대응하는 동작을 상기 복수의 채널 및 상기 복수의 웨이를 통해 인터리빙 방식으로 수행하는 메모리 시스템.
  3. 제1항에 있어서,
    상기 논리 정보는 상기 액세스 요청된 적어도 두개 이상의 연속적인 논리 주소들에 포함된 한 개의 기준 논리 주소 및 상기 기준 논리 주소에 연속된 나머지 논리 주소들의 논리 주소 범위를 포함하는 메모리 시스템.
  4. 제3항에 있어서,
    상기 한 개의 기준 논리 주소는 상기 액세스 요청된 적어도 두개 이상의 연속적인 논리 주소들 중에서, 어드레스 인덱스가 가장 높거나 또는 가장 낮은 논리 주소를 포함하고, 상기 논리 주소 범위는 상기 기준 논리 주소와 연속된 나머지 논리 주소들의 개수를 포함하는 메모리 시스템.
  5. 제3항에 있어서,
    상기 물리 정보는 상기 한 개의 기준 논리 주소에 맵핑된 기준 물리 주소 및 이에 연속된 물리 주소들의 연속 물리 주소 범위를 포함하는 메모리 시스템.
  6. 제5항에 있어서,
    상기 연속 물리 주소 범위는 상기 기준 물리 주소와 연속된 물리 주소들의 개수를 포함하는 메모리 시스템.
  7. 제1항에 있어서,
    상기 논리 정보 및 상기 물리 정보는 상기 호스트로부터 수신된 한개의 액세스 요청에 포함되는 메모리 시스템.
  8. 제1항에 있어서,
    상기 액세스 요청은 리드 요청 및 쓰기 요청을 포함하는 메모리 시스템.
  9. 제5항에 있어서,
    상기 액세스 요청이 리드 요청이면, 상기 컨트롤러는 상기 호스트로부터 수신된 상기 논리 주소 범위, 기준 물리 주소 및 상기 연속 물리 주소 범위에 근거하여, 리드 동작이 수행될 적어도 두개 이상의 연속적인 물리 주소를 포함하는 리드 물리 주소 범위를 지정하는 메모리 시스템.
  10. 제9항에 있어서,
    상기 컨트롤러는 상기 지정된 리드 물리 주소 범위에 리드 동작을 수행하는 메모리 시스템.
  11. 제9항에 있어서,
    상기 리드 물리 주소 범위에 포함된 물리 주소들에 대응되는 저장 위치들이 서로 다른 채널을 통해 상기 컨트롤러에 연결된 경우, 상기 컨트롤러는 상기 서로 다른 채널을 통해 연결된 저장 위치에 저장된 데이터를 인터리빙　방식으로 리드 동작을 수행하는 메모리 시스템.
  12. 제9항에 있어서,
    상기 컨트롤러는 연속 물리 주소 범위 및 리드 물리 주소 범위에 근거하여, 프리 패치 물리 주소 범위를 지정하고, 지정된 프리 패치 물리 주소 범위에 포함된 물리 주소들에 프리 패치 동작을 수행하는 메모리 시스템.
  13. 제12항에 있어서,
    상기 프리 패치 물리 주소 범위에 포함된 물리 주소들에 대응되는 저장 위치들이 서로 다른 채널을 통해 상기 컨트롤러에 연결된 경우, 상기 컨트롤러는 상기 서로 다른 채널을 통해 연결된 저장 위치에 저장된 데이터를 인터리빙　방식으로 프리 패치 동작을 수행하는 메모리 시스템.
  14. 제12항에 있어서,
    상기 컨트롤러는 상기 호스트로부터 후속 리드 요청이 수신되는 경우 상기 프리 패치 동작에 의해 프리 패치된 데이터를 상기 호스트로 전송하는 메모리 시스템.
  15. 제9 및 제12항 중, 어느 항에 있어서,
    상기 리드 동작에 의해 리드 되는 데이터 및 상기 프리 패치 동작에 의해 프리 패치되는 데이터가 저장된 위치들이 서로 다른 채널을 통해 상기 컨트롤러에 연결된 경우, 상기 컨트롤러는 상기 리드 동작 및 상기 프리 패치 동작을 인터리빙　방식으로 동시에 수행하는 메모리 시스템.
  16. 제1항에 있어서,
    상기 컨트롤러는
    상기 두개 이상의 연속적인 논리 주소들에 맵핑된 적어도 두개 이상의 연속적인 물리 주소들에 대한 물리 정보가 무효하면, 상기 액세스 요청된 적어도 두개 이상의 연속적인 논리 주소들에 대응되는 적어도 두개 이상의 물리 주소들을 상기 컨트로러 내부에 저장된 맵데이터에서 검색하고, 상기 검색된 적어도 두개 이상의 물리 주소들에 상기 액세스 동작을 시퀀셜하게 수행하는 메모리 시스템.
  17. 호스트의 논리 주소와 상기 메모리 장치의 물리 주소가 맵핑된 맵 데이터를 생성 및 관리하는 단계; 및
    상기 맵 데이터에 포함된, 적어도 두개 이상의 연속되는 논리 주소들에 대응되는 적어도 두개 이상의 물리 주소들이 연속적인지 여부를 판단하는 단계; 및
    상기 적어도 두개 이상이 연속되는 물리 주소들 각각에 대한 연속 물리 주소 범위를 상기 맵 데이터에 포함시켜, 상기 호스트로 업로딩하는 단계를 포함하는 메모리 시스템의 액세스 동작 방법.
  18. 제17항에 있어서,
    상기 호스트로부터 액세스 요청된 적어도 두개 이상의 연속적인 논리 주소들에 대한 논리 정보 및 상기 액세스 요청된 적어도 두개 이상의 연속적인 논리 주소들에 맵핑된 적어도 두개 이상의 연속적인 물리 주소들에 대한 물리 정보가 수신되면, 상기 수신된 물리 정보에 해당하는 물리 주소들에 액세스 동작을 수행하는 단계를 더 포함하는 메모리 시스템의 액세스 동작 방법.
  19. 제18항에 있어서,
    상기 논리 정보는 상기 액세스 요청된 적어도 두개 이상의 연속적인 논리 주소들에 포함된 한 개의 기준 논리 주소 및 상기 기준 논리 주소에 연속된 나머지 논리 주소들의 논리 주소 범위를 포함하는 메모리 시스템의 액세스 동작 방법.
  20. 제19항에 있어서,
    상기 한 개의 기준 논리 주소는 상기 액세스 요청된 적어도 두개 이상의 연속적인 논리 주소들 중에서, 어드레스 인덱스가 가장 높거나 또는 가장 낮은 논리 주소를 포함하고, 상기 논리 주소 범위는 상기 기준 논리 주소와 연속된 나머지 논리 주소들의 개수를 포함하는 메모리 시스템의 액세스 동작 방법.
  21. 제19항에 있어서,
    상기 물리 정보는 상기 한 개의 기준 논리 주소에 맵핑된 기준 물리 주소 및 이에 연속된 물리 주소들의 연속 물리 주소 범위를 포함하는 메모리 시스템의 액세스 동작 방법.
  22. 제21항에 있어서,
    상기 연속 물리 주소 범위는 상기 기준 물리 주소와 연속된 물리 주소들의 개수를 포함하는 메모리 시스템의 액세스 동작 방법.
  23. 제18항에 있어서,
    상기 논리 정보 및 상기 물리 정보는 상기 호스트로부터 수신된 한개의 액세스 요청에 포함되는 메모리 시스템의 액세스 동작 방법.
  24. 제18항에 있어서,
    상기 액세스 요청은 리드 요청 및 쓰기 요청을 포함하는 메모리 시스템의 액세스 동작 방법.
  25. 제21항에 있어서,
    상기 액세스 요청이 리드 요청이면, 상기 컨트롤러는 상기 호스트로부터 수신된 상기 논리 주소 범위, 기준 물리 주소 및 상기 연속 물리 주소 범위에 근거하여, 리드 동작이 수행될 적어도 두개 이상의 연속적인 물리 주소를 포함하는 리드 물리 주소 범위를 지정하는 단계를 포함하는 메모리 시스템의 액세스 동작 방법.
  26. 제25항에 있어서,
    상기 컨트롤러는 상기 지정된 리드 물리 주소 범위에 리드 동작을 수행하는 단계를 포함하는 메모리 시스템의 액세스 동작 방법.
  27. 제25항에 있어서,
    상기 리드 물리 주소 범위에 포함된 물리 주소들에 대응되는 저장 위치들이 서로 다른 채널을 통해 상기 컨트롤러에 연결된 경우, 상기 컨트롤러는 상기 서로 다른 채널을 통해 연결된 저장 위치에 저장된 데이터를 인터리빙　방식으로 리드 동작을 수행하는 메모리 시스템의 액세스 동작 방법.
  28. 제25항에 있어서,
    상기 컨트롤러는 연속 물리 주소 범위 및 리드 물리 주소 범위에 근거하여, 프리 패치 물리 주소 범위를 지정하고, 지정된 프리 패치 물리 주소 범위에 포함된 물리 주소들에 프리 패치 동작을 수행하는 메모리 시스템의 액세스 동작 방법.
  29. 제28항에 있어서,
    상기 프리 패치 물리 주소 범위에 포함된 물리 주소들에 대응되는 저장 위치들이 서로 다른 채널을 통해 상기 컨트롤러에 연결된 경우, 상기 컨트롤러는 상기 서로 다른 채널을 통해 연결된 저장 위치에 저장된 데이터를 인터리빙　방식으로 프리 패치 동작을 수행하는 메모리 시스템의 액세스 동작 방법.
  30. 제28항에 있어서,
    상기 컨트롤러는 상기 호스트로부터 후속 리드 요청이 수신되는 경우 상기 프리 패치 동작에 의해 프리 패치된 데이터를 상기 호스트로 전송하는 메모리 시스템의 액세스 동작 방법.
  31. 제25 및 제28항 중, 어느 항에 있어서,
    상기 리드 동작에 의해 리드 되는 데이터 및 상기 프리 패치 동작에 의해 프리 패치되는 데이터가 저장된 위치들이 서로 다른 채널을 통해 상기 컨트롤러에 연결된 경우, 상기 컨트롤러는 상기 리드 동작 및 상기 프리 패치 동작을 인터리빙　방식으로 동시에 수행하는 메모리 시스템의 액세스 동작 방법.
  32. 제18항에 있어서,
    상기 두개 이상의 연속적인 논리 주소들에 맵핑된 적어도 두개 이상의 연속적인 물리 주소들에 대한 물리 정보의 유효성을 판단하는 단계;
    적어도 두개 이상의 연속적인 물리 주소들에 대한 물리 정보가 무효하면, 상기 액세스 요청된 적어도 두개 이상의 연속적인 논리 주소들에 대응되는 적어도 두개 이상의 물리 주소들을 상기 맵 데이터에서 검색하는 단계; 및
    상기 검색된 적어도 두개 이상의 물리 주소들에 상기 액세스 동작을 시퀀셜하게 수행하는 단계를 포함하는 메모리 시스템의 액세스 동작 방법.
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