KR20060072061A

KR20060072061A - 멀티플렉스 방식으로부터 비멀티플렉스 방식으로 전환하는것이 가능한 반도체 기억 장치

Info

Publication number: KR20060072061A
Application number: KR1020050126817A
Authority: KR
Inventors: 도모유끼 후지사와; 다까시 구보
Original assignee: 가부시끼가이샤 르네사스 테크놀로지
Priority date: 2004-12-22
Filing date: 2005-12-21
Publication date: 2006-06-27
Also published as: CN1825492A; US20060133126A1; TW200625337A; JP2006179124A

Abstract

어드레스 신호 및 데이터 신호가 입력되는 어드레스 데이터 멀티 패드와는 독립적으로 어드레스 신호만이 입력되는 어드레스 패드를 설치하고, 멀티플렉스 방식/비멀티플렉스 방식에서 생성되는 전환 제어 신호에 의해 어드레스 버퍼에 입력되는 어드레스 신호의 경로를 전환한다. 이에 따라 어드레스 버퍼 및 데이터 버퍼에 대하여 각각 병렬로 어드레스 신호 및 데이터 신호를 입력하는 것이 가능해진다.

메모리 어레이, X 디코더, Y 디코더, 어드레스 버퍼, 라이트 드라이버/센스 앰프

Description

멀티플렉스 방식으로부터 비멀티플렉스 방식으로 전환하는 것이 가능한 반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE CAPABLE OF SWITCHING FROM MULTIPLEX METHOD TO NON-MULTIPLEX METHOD}

도 1은 본 발명의 실시예에 따른 반도체 기억 장치의 개략 블록도.

도 2는 본 발명의 실시예 1에 따른 어드레스 버퍼의 회로 구성도.

도 3은 본 발명의 실시예 1에 따른 신호 생성부 및 데이터 버퍼의 회로의 일부를 설명하는 도면.

도 4는 본 발명의 실시예 1에 따른 전환 제어 신호 생성 회로의 회로 구성도.

도 5a 및 도 5b는 비A/D-MUX 모드의 동작 파형도.

도 6a 및 도 6b는 A/D-MUX 모드의 동작 파형도.

도 7은 본 발명의 실시예 2에 따른 전환 제어 신호 생성 회로의 회로 구성도.

도 8은 본 발명의 실시예 2에 따른 반도체 기억 장치에 내장되는 PROM의 개략도.

<도면의 주요 부분에 대한 부호의 설명>

1 : 반도체 기억 장치

5 : 메모리 어레이

10 : X 디코더

15 : Y 디코더

20 : 어드레스 버퍼

25 : Y 게이트

30 : 라이트 드라이버/센스 앰프

35 : 데이터 버퍼

40 : 컨트롤부

100 : 트랜지스터

101∼103 : 인버터

105 : 퓨즈

VCC : 전원 전압

MP : 모드 패드

MUX : 제어 신호

GND : 접지 전압

WL : 워드선

BL : 비트선

MC : 메모리 셀

특허 문헌 1 : 일본 특개평 11-306796호 공보

특허 문헌 2 : 일본 특개평 9-73772호 공보

본 발명은, 반도체 기억 장치에 관한 것으로, 특히 멀티플렉스 방식의 유무의 전환이 가능한 반도체 기억 장치에 관한 것이다.

최근에서의 반도체 집적 회로의 미세화·고집적화 기술의 진전은 눈부시게 진행되어, 기억 장치의 대용량화·대규모화가 현저해져 왔다. 이에 수반하여, 처리할 비트수도 증대하기 때문에 어드레스 단자 및 데이터 입출력 단자 등에서의 필요한 단자수도 증대하는 경향이 있다.

종래에는, 예를 들면 멀티플렉스 방식을 채용함으로써 단자 등을 공유하여, 단자수의 증가를 방지하는 방식이 채용되어 왔다.

특허 문헌 1에는, 어드레스 멀티플렉스 방식이 개시되어 있고, 어드레스 단자를 칼럼 측 및 로우 측에서 시분할적으로 공유하는 반도체 기억 장치가 개시되어 있다. 또한, 해당 공보에는, 테스터 측에서 이용하는 어드레스 단자를 삭감하여 시분할적으로 어드레스를 입력함으로써 테스터 측의 단자 수를 증가시키지 않고, 테스트를 효율적으로 실행하는 반도체 기억 장치의 구성도 개시되어 있다.

한편, 특허 문헌 2에는, 어드레스 단자의 공유가 아니라, 어드레스 단자와 데이터 입출력 단자와의 멀티플렉스 방식에 의해 단자수의 증대를 방지하는 반도체 기억 장치가 개시되어 있다.

그러나 해당 공보에 기재되는 어드레스 단자와 데이터 입출력 단자와의 공유를 도모하는 멀티플렉스 방식을 채용하는 반도체 기억 장치의 경우, 단자는 공유하고 있더라도 취급하는 정보의 종류는 어드레스 신호와 데이터 신호로 전혀 다르기 때문에, 예를 들면 웨이퍼 테스트로 해당 반도체 기억 장치의 테스트를 실행하는 경우, 멀티플렉스 방식이 아닌 종래의 반도체 기억 장치(이하, 비멀티플렉스 방식으로도 칭함)와 비교하여 외부 커맨드계가 비약적으로 복잡하게 되고, 테스터 측에서는 비멀티플렉스 방식의 반도체 기억 장치와는 전혀 다른 테스트 프로그램이나 테스트 치구를 설치할 필요가 있다. 즉, 종래의 반도체 기억 장치인 비멀티플렉스 방식용 테스터는 이용할 수 없어, 해당 방식을 채용하는 경우의 테스터는 매우 고가로 되어, 시험 코스트가 대폭 증가한다는 문제가 발생하고 있었다.

본 발명은, 상기한 바와 같은 문제를 해결하게 위해서 이루어진 것으로서, 어드레스 단자와 데이터 입출력 단자와의 공유를 도모하는 멀티플렉스 방식을 채용하는 반도체 기억 장치에서도, 비멀티플렉스 방식의 구성으로 전환하는 것이 가능한 반도체 기억 장치를 제공하는 것을 목적으로 한다.

본 발명에 따른 반도체 기억 장치는, 행렬 형상으로 집적 배치된 복수의 메모리 셀을 갖는 메모리 어레이와, 외부와의 사이에서 신호의 수수를 실행하기 위한 인터페이스 회로와, 제1 모드 시에 인터페이스 회로와 외부와의 사이에서 어드레스 신호 및 데이터 신호의 입출력의 수수에 이용되는 멀티 패드와, 인터페이스 회로에 입력되는 어드레스 신호에 기초하여 메모리 어레이에 대하여 선택 메모리 셀을 액 세스하는 어드레스 선택 회로와, 제2 모드 시에 멀티 패드와는 독립적으로 어드레스 신호가 입력되는 어드레스 패드를 포함하고, 인터페이스 회로는, 제1 모드 시에 멀티 패드와 어드레스 선택 회로 사이를 접속하고, 제2 모드 시에 어드레스 패드와 어드레스 선택 회로 사이를 접속하는 전환 회로를 포함한다.

본 발명에 따른 반도체 기억 장치는, 제1 모드 시에는, 어드레스 신호 및 데이터 신호의 입출력의 수수에 이용되는 멀티 패드와는 독립적으로, 제2 모드 시에 어드레스 신호가 입력되는 어드레스 패드가 설치되고, 어드레스 선택 회로와의 사이의 접속을 전환하는 전환 회로를 포함한다. 따라서, 유저의 요구에 따라서 간이하게 설계 변경하는 것이 가능해지고, 예를 들면 테스터를 이용하여 테스트할 때에도, 시험 코스트가 낮은 테스터를 이용한 테스트가 가능해진다.

본 발명의 상기 및 다른 목적, 특징, 국면 및 이점은, 첨부한 도면과 관련하여 이해되는 본 발명에 관한 다음 상세한 설명으로부터 분명해질 것이다.

이하, 본 발명의 실시예에 대하여 도면을 참조하면서 상세히 설명한다. 또한, 도면 중 동일 또는 상당 부분에는 동일 부호를 붙이고, 그 설명은 반복하지 않는다.

실시예 1

도 1을 참조하여, 본 발명의 실시예에 따른 반도체 기억 장치(1)는, 도시하지 않았지만 행렬 형상으로 집적 배치된 복수의 메모리 셀 MC를 갖는 메모리 어레이(5)와, 어드레스 버퍼(20)로부터의 내부 어드레스 신호에 기초하여 로우 측의 메 모리 셀 행에 대응하여 설치된 워드선 WL을 활성화하는 X 디코더(10)와, 칼럼 측의 메모리 셀 열에 대응하여 설치된 비트선 BL과 라이트 드라이버/센스 앰프(30)와의 접속을 제어하는 Y 게이트(25)와, 어드레스 버퍼(20)로부터의 내부 어드레스 신호에 기초하여 Y 게이트를 제어하는 Y 디코더(15)와, 어드레스 패드(단자)로부터 입력되는 어드레스 신호에 기초하여 내부 어드레스 신호를 생성하는 어드레스 버퍼(20)와, 어드레스 데이터 멀티 패드(단자)로부터 입력되는 어드레스/데이터 신호의 입력을 받아 버퍼 처리하여 출력하거나, 혹은 라이트 드라이버/센스 앰프(30)로부터 출력된 판독 데이터 신호의 입력을 받아 어드레스 데이터 멀티 패드에 출력하는 데이터 버퍼(35)와, 장치(1)를 제어하기 위한 제어 신호 등을 출력하는 컨트롤부(40)를 포함한다. 또한, 본 예에서 메모리 셀은 소위 플래시 메모리인 것으로 한다. 또한, 도 1에서는, 메모리 셀 행에 대응하여 설치된 워드선 WL과, 메모리 셀 열에 대응하여 설치된 비트선 BL과, 이들에 대응하는 메모리 셀 MC가 일례로서 하나씩 도시되어 있다.

본 발명의 실시예에 따른 반도체 기억 장치(1)는, 비멀티플렉스 방식과 멀티플렉스 방식을 전환 가능한 기능을 갖는다. 구체적으로는, 어드레스 신호와 데이터 신호가 어드레스 패드 및 데이터 패드에 대하여 각각 독립적으로 입력되는 비멀티플렉스 방식(이하, 비A/D-MUX 모드로도 칭함)과, 어드레스 데이터 멀티 패드를 이용하여 어드레스 신호와 데이터 신호가 동일한 공유의 멀티 패드에 입력되는 멀티플렉스 방식(이하, A/D-MUX 모드로도 칭함)을 전환 가능한 구성을 갖는다. 또한, 본 예에서는 일례로서 어드레스 신호 Ext_A<23:0>이 입력되어 어드레스 선택을 실행한다. 본 예에서 <x:0>의 기호는 0∼x를 지시하는 것으로 한다. 또한, 처리되는 데이터 신호는, 16비트의 데이터 폭을 갖는, 즉 Ext_D<15:0>이다. 그리고 어드레스 신호 Ext_A<23:0> 중 하위의 어드레스 신호 Ext_A<15:0>과, 데이터 신호 Ext_D<15:0>이 동일한 공유의 어드레스 데이터 멀티 패드를 이용하여 입력된다. 상위의 어드레스 신호 Ext_A<23:16>은, 전용 어드레스 패드를 이용하여 입력되는 것으로 한다. 또한, 어드레스 신호 및 데이터 신호의 비트 폭은 이것에 한정되는 것은 아니고, 동일한 비트 폭으로 하는 것도 가능하고, 데이터 신호의 비트 폭이 어드레스 신호보다도 긴 경우에도 마찬가지로 적용 가능하다.

데이터 버퍼(35)는, 제어 신호 #WE에 응답하여 후술하는 베리파이 제어 회로(41)에 대하여 어드레스 데이터 멀티 패드로부터 입력된 데이터 신호를 출력한다.

라이트 드라이버/센스 앰프(30)는, 데이터 기입 시에 베리파이 제어 회로(41)에서 유지되어 있는 기입 데이터 신호에 따른 논리 레벨로 Y 게이트(25)를 통하여 비트선을 구동하여 데이터 기입을 실행한다. 또한, 데이터 판독 시에 X 디코더(10)에 의해 어드레스 선택된 판독 데이터 신호를 센스하여 데이터 버퍼(35)에 전달한다.

또한, 데이터 버퍼(35)는 제어 신호 #OE에 응답하여 라이트 드라이버/센스 앰프(30)로부터 전달된 판독 데이터 신호를 데이터 신호로서 어드레스 데이터 멀티 패드에 출력한다. 데이터 버퍼(35)는 전환 제어 신호 MUX에 따라서 어드레스 데이터 멀티 패드에 입력된 어드레스 신호 A<15:0>을 버퍼 처리하여 내부 어드레스 신호 IA_MUX<15:0>으로서 어드레스 버퍼(20)에 출력한다.

컨트롤 회로(40)는, 베리파이 동작 및 데이터 기입 등을 제어하는 베리파이 제어 회로(41)와, 전환 제어 신호 MUX(이하, 단순히 제어 신호 MUX로도 칭함)를 생성하는 전환 제어 신호 생성 회로(42)와, 커맨드 제어 회로(43)를 포함한다.

베리파이 제어 회로(41)는, 데이터 버퍼(35)를 통하여 입력되는 판독 데이터 신호에 기초하여 데이터 기입 혹은 데이터 판독 혹은 데이터 소거 시에서의 베리파이 동작을 실행하고, 필요에 따라서 라이트 드라이버/센스 앰프(30)를 구동하여 재데이터 기입 등을 실행한다. 또한, 데이터 기입 시에 어드레스 데이터 멀티 패드로부터 입력된 데이터 신호는, 데이터 버퍼(35)를 통하여 베리파이 제어 회로(41)에 유지되고, 기입 데이터 신호로서 라이트 드라이버/센스 앰프(30)에 출력된다.

커맨드 제어 회로(43)는, 외부로부터의 제어 신호의 입력을 받아 각종 동작을 규정하는 제어 신호를 출력한다.

또한, 어드레스 버퍼(20) 및 데이터 버퍼(35)는 외부와의 사이에서 어드레스 신호 및 데이터 신호의 수수를 실행하는 인터페이스 회로를 구성한다.

도 2를 참조하여, 본 발명의 실시예 1에 따른 어드레스 버퍼(20)는, 논리 회로(50, 56)와, 인버터(57)와, 트랜스퍼 게이트(58, 59)와, 래치부(70)를 포함한다. 논리 회로(50, 56)는, 일례로서 AND 회로로 한다.

논리 회로(50)는, 어드레스 신호 Ext_A<23:16> 및 제어 신호 #CE의 입력을 받아, 제어 신호 #CE(「L」 레벨)에 응답하여 활성화되고, 어드레스 신호 Ext-A<23:16>을 어드레스 신호 IA<23:16>로서 출력한다. 또한, 제어 신호 #CE(「H」 레벨)인 경우에는, 어드레스 신호 IA<23:16>는, 어드레스 신호 ExtA<23:16>에 관계 없이 모두 「0」(「L」 레벨)으로 설정된다. 즉, 무효로 된다.

논리 회로(56)는, Ext_A<15:0>, 제어 신호 MUX 및 #CE의 입력을 받아, 제어 신호 MUX(「L」 레벨) 및 #CE(「L」 레벨)에 응답하여 활성화되고, 어드레스 신호 Ext_A<15:0>을 어드레스 신호 IA<15:0>으로서 출력한다.

트랜스퍼 게이트(58, 59)는, 각각 어드레스 신호 IA<15:0> 및 IA_MUX<15:0>의 입력을 받고, 제어 신호 MUX 및 인버터(57)를 통한 제어 신호 MUX의 반전 신호의 입력에 응답하여 상보적으로 활성화된다. 구체적으로는, 제어 신호 MUX가 「L」 레벨인 경우에는, 트랜스퍼 게이트(58)가 활성화되고, 어드레스 신호 IA<15:0>을 래치부(70)에 전달한다. 한편, 제어 신호 MUX가 「H」 레벨인 경우에는, 트랜스퍼 게이트(59)가 활성화되어, 어드레스 신호 IA_MUX<15:0>을 래치부(70)에 전달한다. 이 트랜스퍼 게이트(58, 59)에 의해 제어 신호 MUX에 따라서 신호 경로가 전환된다.

래치부(70)는, 인버터(51∼54, 60∼63)를 포함한다. 또한, 인버터(51, 60)는, 제어 신호 #ADV(「L」 레벨)에 응답하여 활성화되고, 입력된 신호를 반전하여 출력한다.

인버터(51)의 출력 신호는, 인버터(52)에 입력되고, 인버터(52)에 의해 반전된 신호는, 인버터(53)에 입력된다. 그리고 인버터(53)는 입력된 신호를 반전하여 또다시 인버터(52)에 입력한다. 해당 구성에 의해 인버터(52, 53)에서 래치가 형성된다. 또한, 인버터(51)의 출력 신호는, 인버터(52, 53)에서 래치되고, 래치된 신호는, 인버터(54)를 통하여 반전되어 내부 어드레스 신호 AE<23:16>으로서 출력 된다.

인버터(60∼63)에 대해서도 인버터(51∼54)와 마찬가지의 구성이며, 인버터(60)는, 제어 신호 #ADV(「L」 레벨)에 응답하여 활성화되고, 입력된 신호를 반전하여 출력한다. 그리고 인버터(61, 62)에서 래치가 형성되어 래치된 신호가 인버터(63)를 통하여 반전되어 내부 어드레스 신호 AE<15:0>으로서 출력된다.

도 3을 참조하여 본 발명의 실시예 1에 따른 신호 생성부(44) 및 데이터 버퍼(35)의 회로의 일부를 설명한다.

또한, 신호 생성부(44)는, 일례로서 커맨드 제어 회로(43)에 포함되어 있는 경우에 대해 설명하지만 이에 한정되는 것은 아니고, 예를 들면 데이터 버퍼(35)에 포함되어 있는 구성으로 하는 것도 가능하다.

신호 생성부(44)는, 제어 신호 #WE, #CE, MUX의 입력을 받아 제어 신호 #CEWE_SEL을 출력한다.

데이터 버퍼(35)는, Ext_A/D<15:0>, 및 제어 신호 #CEWE_SEL 및 MUX의 입력을 받아 버퍼 처리하여 기입 데이터 신호 DIN 혹은 어드레스 신호 IA_MUX<15:0>을 출력한다.

신호 생성부(44)는, 트랜스퍼 게이트(81, 82)와, 인버터(80)를 포함한다. 트랜스퍼 게이트(81, 82)는, 제어 신호 #WE, #CE의 입력을 각각 받아, 제어 신호 MUX 및 인버터(80)를 통한 그 반전 신호에 기초하여 상보적으로 활성화된다. 구체적으로는, 제어 신호 MUX가 「L」 레벨인 경우에는, 트랜스퍼 게이트(81)가 활성화되고, 제어 신호 #WE가 제어 신호 #CEWE_SEL로서 출력된다. 한편, 제어 신호 MUX 가 「H」 레벨인 경우에는, 트랜스퍼 게이트(82)가 활성화되고, 제어 신호 #CE가 제어 신호 #CEWE_SEL로서 출력된다.

데이터 버퍼(35)는, 논리 회로(90, 93)와, 인버터(91, 92)를 포함한다. 본 예에서는, 논리 회로(90, 93)는, 각각 AND 회로인 것으로 한다.

논리 회로(90)는, 어드레스 신호 Ext_A/D<15:0> 및 제어 신호 #CEWE_SEL의 입력을 받아, 제어 신호 #CEWE_SEL(「L」 레벨)의 입력에 응답하여 활성화되고, Ext_A/D<15:0>을 인버터(91, 92) 및 논리 회로(93)의 입력 노드에 출력한다. 인버터(91, 92)는, 논리 회로(90)로부터의 신호를 받아 기입 데이터 신호 DIN<15:0>을 출력한다. 이 기입 데이터 신호 DIN<15:0>은, 베리파이 제어 회로(41)를 통하여 라이트 드라이버/센스 앰프(30)에 출력된다.

한편, 논리 회로(93)는, 논리 회로(90)의 출력 신호 및 제어 신호 MUX를 받아, 제어 신호 MUX(「H」 레벨)에 응답하여 활성화되고, 어드레스 신호 IA_MUX<15:0>을 출력한다.

도 4를 참조하여, 본 발명의 실시예 1에 따른 전환 제어 신호 생성 회로(42)는, 트랜지스터(100)와, 인버터(101∼103)를 포함한다.

트랜지스터(100)는, 소스는 전원 전압 VCC(「H」 레벨)와 접속되고, 드레인은, 모드 패드 MP와 전기적으로 결합되어 있다. 또한, 게이트는, 인버터(101)의 출력 노드와 전기적으로 결합되어 있다. 또한, 인버터(101)의 출력 신호는, 인버터(102, 103)를 통하여 제어 신호 MUX로서 출력된다. 또한, 트랜지스터(100)는, P 채널 MOS 트랜지스터로 한다.

여기서, 본 회로의 제어 신호 MUX에 대하여 생각한다. 모드 패드 MP가 접지 전압 GND(「L」 레벨)와 접속된 경우에는, 인버터(101)의 출력 신호는 「H」 레벨로 설정된다. 따라서, 트랜지스터(100)는 오프로 된다. 그리고 제어 신호 MUX는 「H」 레벨로서 출력된다. 한편, 모드 패드 MP가 오픈 상태로 된 경우에는, 인버터(101)의 출력 신호는 「L」 레벨로 설정된다. 따라서, 트랜지스터(100)는 온으로 된다. 따라서, 전원 전압 VCC(「H」 레벨)와 인버터(101)의 입력 노드가 전기적으로 결합되어, 인버터의 입력 노드는 「L」 레벨로 고정된다. 따라서, 제어 신호 MUX는 「L」 레벨로서 출력된다.

상기 구성에 기초하여 어드레스 신호와 데이터 신호가 어드레스 패드 및 데이터 패드에 대하여 각각 독립적으로 입력되는 비멀티플렉스 방식과, 어드레스 데이터 멀티 패드를 이용하여 어드레스 신호와 데이터 신호가 동일한 공유의 멀티 패드에 입력되는 멀티플렉스 방식을 전환할 수 있다.

도 5a를 이용하여, 비A/D-MUX 모드의 데이터 판독 파형도에 대하여 설명한다.

도 5a를 참조하여, 제어 신호 #CE가 「L」 레벨로 된다. 이것에 수반하여, 장치 전체가 활성화된다. 또한, 비A/D-MUX 모드는, 제어 신호 MUX가 「L」 레벨이며 어드레스 버퍼(20)에서 트랜스퍼 게이트(58)가 온하고 있고 어드레스 신호는 어드레스 패드로부터만 입력된다. 즉, 데이터 버퍼(35)로부터의 어드레스 신호의 입력은 없어, 어드레스 데이터 멀티 패드는 데이터 신호에 대해서만 이용된다.

데이터 판독 시에, 어드레스 신호 Ext_A<23:0>이 어드레스 패드에 입력된다.

이것에 수반하여, 입력된 어드레스 신호에 따라서, X 디코더(10)는, 메모리 셀 어레이(5)에 대하여 어드레스 선택을 행하여, 선택된 메모리 셀로부터 기억되어 있던 판독 데이터 신호가 출력된다.

그리고 데이터 판독 시에서 전술한 바와 같이 라이트 드라이버/센스 앰프(30)에서 특히 센스 앰프가 동작하여, 센스 동작을 실행한다. 그리고 데이터 버퍼(35)는, 제어 신호 #OE(「L」 레벨)에 응답하여 라이트 드라이버/센스 앰프(30)로부터의 신호를 어드레스 데이터 멀티 패드에 대하여 판독 데이터 신호 data<15:0>으로서 출력한다.

도 5b를 이용하여, 비A/D-MUX 모드의 데이터 기입 파형도에 대하여 설명한다.

도 5b를 참조하여, 제어 신호 #CE가 「L」 레벨로 된다. 이것에 수반하여, 장치 전체가 활성화된다. 또한, 비A/D-MUX 모드는, 제어 신호 MUX가 「L」 레벨이고, 어드레스 버퍼(20)에 있어서 트랜스퍼 게이트(58)가 온하고 있어, 어드레스 신호는 어드레스 패드로부터만 입력된다.

즉 데이터 버퍼(35)로부터의 어드레스 신호의 입력은 없고, 어드레스 데이터 멀티 패드는 데이터 신호에 대해서만 이용된다.

데이터 기입 시에, 어드레스 신호 Ext_A<23:0>이 어드레스 패드에 입력됨과 함께, 데이터 신호 data<15:0>이 어드레스 데이터 멀티 패드에 입력된다.

그리고 데이터 기입 시에 있어서 제어 신호 #WE는 「L」 레벨로 설정된다. 여기서, 커맨드 제어 회로(43)에서는, 제어 신호 MUX(「L」 레벨)에 따라서 제어 신호 #WE가 제어 신호 #CEWE_SEL로서 데이터 버퍼(35)에 출력되어 있다. 데이터 버퍼(35)는, 제어 신호 WE(「L」 레벨)의 입력에 기초하여 데이터 신호 data<15:0>을 수신하고, 베리파이 제어 회로(41)에 출력한다. 베리파이 제어 회로(41)는, 기입 데이터 신호 DIN<15:0>으로서 라이트 드라이버/센스 앰프(30)에 출력한다. 라이트 드라이버/센스 앰프(30)에서 특히 라이트 드라이버는, 기입 데이터 신호 DIN<15:0>에 기초하여 소정의 논리 레벨로 비트선을 구동한다.

한편, X 디코더(10)는, 전술한 바와 마찬가지로 입력된 어드레스 신호에 따라서, 메모리 셀 어레이에 대하여 어드레스 선택을 행하고, 선택된 메모리 셀에 대하여 데이터 기입을 실행한다.

따라서, 비A/D-MUX 모드에서의 데이터 기입은, 어드레스 신호 및 데이터 신호를 병렬로 입력하여 동작시키는 것이 가능하다.

도 6a를 이용하여, A/D-MUX 모드의 데이터 판독 파형도에 대하여 설명한다.

도 6a를 참조하여, 제어 신호 #CE가 「L」 레벨로 된다. 이것에 수반하여, 장치 전체가 활성화된다. 또한, A/D-N4UX 모드는, 제어 신호 MUX가 「H」 레벨이고, 어드레스 버퍼(20)에서 트랜스퍼 게이트(59)가 온하고 있고, 하위의 어드레스 신호 Ext_A<15:0>은 어드레스 데이터 멀티 패드로부터 입력된다. 즉, 데이터 버퍼(35)로부터 어드레스 버퍼(20)에 대하여 어드레스 신호가 입력되고, 어드레스 데이터 멀티 패드는 데이터 신호와 함께 어드레스 신호도 입력된다.

우선, 데이터 판독 시에, 퍼스트 사이클에서는, 어드레스 신호 Ext_A<23:0>이 어드레스 패드 및 어드레스 데이터 멀티 패드에 입력된다. 구체적으로는 상위 의 어드레스 신호 Ext_A<23:16>이 어드레스 패드로부터 입력되고, 하위의 어드레스 신호 ExtA<15:0>은 어드레스 데이터 멀티 패드로부터 입력된다.

그리고 제어 신호 #ADV는 「L」 레벨이기 때문에 입력된 어드레스 신호가 래치되고, 이에 수반하여, 입력된 어드레스 신호에 따라서, X 디코더(10)는, 메모리 셀 어레이(5)에 대하여 어드레스 선택을 실행한다.

그리고 데이터 판독 시에, 세컨드 사이클에서는 선택된 메모리 셀로부터 기억되어 있던 판독 데이터 신호가 출력되고, 전술한 바와 같이 라이트 드라이버/센스 앰프(30)에서 특히 센스 앰프가 센스 동작을 실행한다. 그리고 데이터 버퍼(35)는, 제어 신호 #OE(「L」 레벨)에 응답하여 라이트 드라이버/센스 앰프(30)로부터의 신호를 어드레스 데이터 멀티 패드에 대하여 판독 데이터 신호 data<15:0>으로서 출력한다.

도 6b를 이용하여, A/D-MUX 모드의 데이터 기입 파형도에 대하여 설명한다.

도 6b를 참조하여, 제어 신호 #CE가 「L」 레벨로 된다. 이것에 수반하여, 장치 전체가 활성화된다. 또한, A/D-MUX 모드는, 제어 신호 MUX가 「H」 레벨이며, 어드레스 버퍼(20)에서 트랜스퍼 게이트(59)가 온하고 있어, 하위의 어드레스 신호 Ext_A<15:0>은 어드레스 데이터 멀티 패드로부터 입력된다. 즉, 데이터 버퍼(35)로부터 어드레스 버퍼(20)에 대하여 어드레스 신호가 입력되어, 어드레스 데이터 멀티 패드는 데이터 신호와 함께 어드레스 신호도 입력된다.

데이터 기입 시에, 퍼스트 사이클에서는, 어드레스 신호 Ext_A<23:0>이 어드레스 패드 및 어드레스 데이터 멀티 패드에 입력된다. 구체적으로는 상위의 어드 레스 신호 Ext_A<23:16>이 어드레스 패드로부터 입력되고, 하위의 어드레스 신호 Ext_A<15:0>은 어드레스 데이터 멀티 패드로부터 입력된다.

그리고 제어 신호 #ADV는 「L」 레벨이기 때문에, 입력된 어드레스 신호가 래치되고, 이에 수반하여, 입력된 어드레스 신호에 따라서, X 디코더(10)는, 메모리 셀 어레이(5)에 대하여 어드레스 선택을 실행한다.

그리고 데이터 기입 시에, 세컨드 사이클에서는 데이터 신호 data<15:0>이 어드레스 데이터 멀티 패드에 입력된다. 여기서, 커맨드 제어 회로(43)에서는, 제어 신호 #CE가 제어 신호 #CEWE_SEL로서 데이터 버퍼(35)에 출력되어 있다. 데이터 버퍼(35)는, 제어 신호 #CE(「L」 레벨)의 입력에 기초하여 데이터 신호 data<15:0>을 수신하고, 베리파이 제어 회로(41)에 출력한다. 베리파이 제어 회로(41)는, 기입 데이터 신호 DlN<15:0>으로서 라이트 드라이버/센스 앰프(30)에 출력한다. 라이트 드라이버/센스 앰프(30)에서 특히 라이트 드라이버는, 기입 데이터 신호 DlN<15:0>에 기초하여 소정의 논리 레벨로 비트선을 구동한다.

이에 따른, 선택된 메모리 셀에 대하여 데이터 기입이 실행된다.

이 A/D-MUX 모드에서는, 어드레스 데이터 멀티 패드에 어드레스 신호 및 데이터 신호가 함께 입력되는 방식이기 때문에, 래치부 이후의 동작에서는 비A/D-MUX 모드와 마찬가지의 데이터 기입 동작, 데이터 판독 동작 등이 실행되지만, 래치부에 어드레스 신호를 래치하기까지의 입력 등, 어드레스 신호와 데이터 신호와의 병렬 입력을 할 수 없기 때문에 비A/D-MUX 모드와는 달리 시리얼로 입력할 필요가 있다. 따라서, 외부 커맨드 체계를 변경하는 것이 필요해진다.

본원 실시예 1에 따른 A/D-MUX 모드의 기능을 갖는 반도체 기억 장치는, 제어 신호 MUX에 따라서 어드레스 데이터 멀티 패드로부터의 어드레스 신호의 입력을 차단하여, 어드레스 패드로부터의 어드레스 신호의 입력으로 전환한다.

따라서, 어드레스 신호 및 데이터 신호를 병렬로 입력하는 것도 가능하게 되어, 비A/D-MUX 모드로 전환하는 것이 가능하다.

종래 구성에서는, A/D-MUX 모드의 기능을 갖는 반도체 기억 장치에서는, 그 기능을 갖기 위해서 전용 테스터를 설치할 필요가 있었다.

이 점에서, 테스터를 이용한 웨이퍼 테스트로서는, 여러 가지의 테스트, 예를 들면 칩 내부 전원의 전압 트리밍이나 특성으로부터 벗어난 불량 메모리 셀의 구제 혹은 불량 칩의 리젝트 등이 실행된다. 구체적으로는, 테스터는, 수백 개의 다종 다양한 테스트 패턴에 따라서 테스트를 실행한다. 예를 들면 메모리 셀의 데이터 기입 혹은 소거 등을 실행한다.

A/D-MUX 모드는, 전술한 바와 같이 어드레스 신호 및 데이터 신호가 공통의 패드에 입력되기 때문에, 예를 들면 데이터 기입을 실행하는 경우에는, 시리얼로 이들의 신호를 입력할 필요가 있어, 어드레스 입력 및 데이터 입력에 대하여 모든 테스트 패턴을 비A/D-MUX 모드와 다른 패턴으로 변경할 필요가 있다. 또한, 어드레스 신호와 데이터 신호를 시리얼로 입력하기 위한 어드레스의 인크리먼트나 데이터의 물리 체크 등의 패턴 발생에 대해서도 교대로 실행할 필요가 있어, 그 패턴 구성도 매우 복잡화한다.

따라서, A/D-MUX 모드에 대응한 테스터는 비A/D-MUX 모드에 대응한 테스터와 비교하여 테스트 패턴이 매우 복잡하며, 시험 코스트가 증가한다.

그렇기 때문에, 본 실시예 1에 따른 반도체 기억 장치에 의해 종래에는 일반적이었던 비A/D-MUX 모드, 바꾸어 말하면 어드레스 패드와 데이터 패드가 각각 독립된 구성에서 이용되어 온 테스터를 이용하여 메모리 테스트를 실행하는 것이 가능해진다. 즉, A/D-MUX 모드의 기능을 갖는 반도체 기억 장치에 대해서도 비A/D-MUX 모드 시에서의 메모리 테스트가 가능하기 때문에 새로운 테스트 프로그램이나 테스트 치구를 설치할 필요가 없고, 또한 테스트 제약을 새롭게 발생시키지 않고, 종래부터 이용되어 온 범용의 테스터를 이용하여 염가의 테스트를 실행하여, 시험 코스트를 저감하는 것이 가능해진다.

실시예 2

상기한 실시예 1에서는, 제어 신호 MUX의 생성에 대하여 패드를 접지 전압 GND와 접속할지 혹은 개방 상태로 할지에 의해 설정하는 방식에 대하여 설명했다.

본 실시예 2에서는 다른 제어 신호 MUX의 생성에 대하여 설명한다.

도 7을 참조하여, 본 발명의 실시예 2에 따른 전환 제어 신호 생성 회로(42#)는, 도 4에서 설명한 전환 제어 신호 생성 회로(42)와 비교하여, 모드 패드 MP 대신에 접지 전압 GND와 접속된 퓨즈(105)를 설치하고, 인버터(103)를 삭제한 점이 상이하다. 그 밖의 구성에 대해서는, 도 4에서 설명한 전환 제어 신호 생성 회로(42)와 마찬가지이기 때문에 그 상세한 설명은 반복하지 않는다.

퓨즈(105)는, 일단측이 접지 전압 GND와 접속되고, 타단측은 인버터(101)의 입력 노드와 접속된다. 그리고, 레이저 트리밍 등에 의해서 절단 가능한 것으로 한다.

예를 들면, 퓨즈(105)가 비절단 상태인 경우에는, 제어 신호 MUX는 「L」 레벨로 설정된다. 즉, 비A/D-MUX 모드로 설정된다. 한편, 퓨즈(105)를 절단 상태로 한 경우에는, 인버터(101)의 입력 노드는 일단 개방 상태로 되고, 그 후 트랜지스터(100)가 온하여, 제어 신호 MUX는 「H」 레벨로 설정된다. 즉, A/D-MUX 모드로 설정된다.

따라서, 이 퓨즈(105)의 절단/비절단 상태에 기초하여 A/D-MUX 모드/비A/D-MUX 모드를 전환하는 것이 가능해진다.

또 다른 방식에 대하여 설명한다.

통상적으로, 전술한 칩 내부 전원의 전압 트리밍이나 특성으로부터 벗어난 불량 메모리 셀의 구제를 도모하기 위해 테스터에 의한 테스트 후에, 반도체 기억 장치 내부에 있는 PROM(Programmable Read Only Memory) 등의 기억 영역에 이들 구제를 도모하기 위한 정보가 저장되고, 전원 투입 시에 자동적으로 판독되어 반도체 기억 장치의 동작에 이용된다.

도 8을 참조하여, 본 발명의 실시예 2에 따른 반도체 기억 장치에 내장되는 PROM은 본원 실시예에서 설명한 A/D-MUX 모드/비A/D-MUX 모드에 관한 정보를 미리 저장한다. 그리고 전원 투입 시에, PROM으로부터 자동적으로 제어 신호 MUX(「H」 레벨/「L」 레벨)가 출력되도록 해두는 것도 가능하다.

또한, 제어 신호 MUX의 논리 레벨에 따라서 A/D-MUX 모드/비A/D-MUX 모드의 전환이 가능하고, 유저의 요구에 따라서 간이하게 설계 변경하는 것이 가능해진다.

또한, 본 실시예에서는, 메모리 셀의 일례로서 플래시 메모리를 예로 들어 설명했지만, 이것에 한정되지 않고 다른 메모리 셀 예를 들면 DRAM(Dynamic Random Access Memory) 셀, SRAM(Static Random Access Memory) 셀 등 여러 가지의 메모리 셀에 대하여 마찬가지로 적용 가능하다.

본 발명을 상세히 설명하여 나타내어 왔지만, 이것은 예시를 위한 것으로서, 한정하는 것은 아니고, 발명의 정신과 범위는 첨부한 청구의 범위에 의해서만 한정되는 것이 분명히 이해될 것이다.

본 발명에 따르면, 반도체 기억 장치를 유저의 요구에 따라서 간이하게 설계 변경하는 것이 가능해지고, 예를 들면 테스터를 이용하여 테스트할 때에도, 시험 코스트가 낮은 테스터를 이용한 테스트가 가능해진다.

Claims

반도체 기억 장치로서,

행렬 형상으로 집적 배치된 복수의 메모리 셀을 갖는 메모리 어레이와,

외부와의 사이에서 신호의 수수(授受)를 실행하기 위한 인터페이스 회로와,

제1 모드 시에 상기 인터페이스 회로와 외부와의 사이에서 어드레스 신호 및 데이터 신호의 입출력의 수수에 이용되는 멀티 패드와,

상기 인터페이스 회로에 입력되는 어드레스 신호에 기초하여 상기 메모리 어레이에 대하여 선택 메모리 셀을 액세스하는 어드레스 선택 회로와,

제2 모드 시에 상기 멀티 패드와는 독립적으로 상기 어드레스 신호가 입력되는 어드레스 패드를 포함하고,

상기 인터페이스 회로는, 상기 제1 모드 시에 상기 멀티 패드와 상기 어드레스 선택 회로 사이를 접속하고, 상기 제2 모드 시에 상기 어드레스 패드와 상기 어드레스 선택 회로 사이를 접속하는 전환 회로를 포함하는 반도체 기억 장치.
제1항에 있어서,

소정의 전압과의 접속/비접속이 가능한 모드 패드와,

상기 모드 패드와 접속되어, 상기 소정의 전압과의 접속/비접속에 기초하여 상기 제1 및 제2 모드를 규정하는 제어 신호를 생성하는 신호 생성 회로를 더 포함하고,

상기 전환 회로는, 상기 제어 신호에 기초하여 접속을 전환하는 반도체 기억 장치.
제1항에 있어서,

입력된 상기 데이터 신호에 기초하여 액세스되는 선택 메모리 셀에 데이터 기입을 실행하기 위한 기입 제어 회로를 더 포함하고,

상기 인터페이스 회로는, 상기 데이터 기입을 규정하는 제어 신호의 입력에 응답하여, 상기 멀티 패드로부터 입력되는 상기 데이터 신호를 상기 기입 제어 회로에 전달하는 버퍼 회로를 더 포함하는 반도체 기억 장치.
제1항에 있어서,

상기 제1 모드 시에 상기 멀티 패드에는, 상기 어드레스 신호 및 데이터 신호가 시분할적으로 입력되는 반도체 기억 장치.
제1항에 있어서,

소정의 지시에 응답하여 미리 기억된 정보를 출력하는 기억부를 더 포함하고,

상기 전환 회로는, 상기 기억부로부터 출력된 상기 정보에 기초하여 접속을 전환하는 반도체 기억 장치.
제5항에 있어서,

상기 기억부는, 절단/비절단이 가능한 퓨즈 소자를 갖고,

상기 전환 회로는, 상기 소정의 지시에 응답하여 상기 퓨즈 소자의 절단/비절단에 기초하는 정보에 따라서 접속을 전환하는 반도체 기억 장치.