JPH0622257B2 - 半導体集積回路装置の製造検査方法 - Google Patents
半導体集積回路装置の製造検査方法Info
- Publication number
- JPH0622257B2 JPH0622257B2 JP58144759A JP14475983A JPH0622257B2 JP H0622257 B2 JPH0622257 B2 JP H0622257B2 JP 58144759 A JP58144759 A JP 58144759A JP 14475983 A JP14475983 A JP 14475983A JP H0622257 B2 JPH0622257 B2 JP H0622257B2
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
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- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔発明の属する技術分野〕 本発明は半導体集積回路装置の製造検査方法に関し、特
に内部の機能を確認するのに好適な構造を有する半導体
集積回路装置の製造検査方法に関する。
に内部の機能を確認するのに好適な構造を有する半導体
集積回路装置の製造検査方法に関する。
従来、半導体装置、特に半導体集積回路装置の機能確認
方法は通常、半導体ウェーハ上に形成された半導体集積
回路そのものを検査装置を用いて機能確認する方法が広
く用いられている。半導体集積回路装置には、製造工程
中に多種類の記憶パターンの特定の一つのものを選んで
記憶させる読出し専用記憶回路装置や論理機能パターン
のうちの一つを選んで構成せられた論理集積回路装置が
ある。これらの半導体集積回路装置を検査する場合は、
それぞれの記憶内容のパターンや論理機能のパターンに
より検査されるが、不良が発生した場合、多数のパター
ンのうちの測定した一つのパターンが不良になったこと
を示しており、半導体集積回路装置全体の不良解析はそ
れぞれのパターンにより構成素子の種類、寸法、特性等
が異なる為、その不良パターンの不良解析に多大な工数
を必要とするという欠点があった。
方法は通常、半導体ウェーハ上に形成された半導体集積
回路そのものを検査装置を用いて機能確認する方法が広
く用いられている。半導体集積回路装置には、製造工程
中に多種類の記憶パターンの特定の一つのものを選んで
記憶させる読出し専用記憶回路装置や論理機能パターン
のうちの一つを選んで構成せられた論理集積回路装置が
ある。これらの半導体集積回路装置を検査する場合は、
それぞれの記憶内容のパターンや論理機能のパターンに
より検査されるが、不良が発生した場合、多数のパター
ンのうちの測定した一つのパターンが不良になったこと
を示しており、半導体集積回路装置全体の不良解析はそ
れぞれのパターンにより構成素子の種類、寸法、特性等
が異なる為、その不良パターンの不良解析に多大な工数
を必要とするという欠点があった。
本発明の目的は、上記欠点を除き、多数の半導体素子を
含む半導体集積回路装置の不良解析に要する工数を減少
させ、容易に不良解析の可能な半導体集積回路装置の製
造検査方法を提供することにある。
含む半導体集積回路装置の不良解析に要する工数を減少
させ、容易に不良解析の可能な半導体集積回路装置の製
造検査方法を提供することにある。
本発明の特徴は、半導体基板の周辺部分に一群の電極パ
ッドが配置され、その内側に該電極パッドに接続せる駆
動回路が配置され、その内側に該駆動回路にそれぞれ接
続せる第１および第２の機能回路が配置され、該第１の
機能回路は多数の半導体素子により構成された読出し専
用記憶回路であり、該第２の機能回路は該第１の機能回
路の機能に関与することなく該第１の機能回路の近傍に
位置しており、かつ、該第２の機能回路は、該第１の機
能回路に含まれる半導体素子と同等な構造を有する少数
の半導体素子により構成された読出し専用記憶回路であ
る半導体集積回路の製造検査方法であって、前記第２の
機能回路は前記第１の機能回路を製造すると同時に製造
され、該第１の機能回路の読出し専用記憶回路は多種類
の記憶パターンのうち特定のパターンを選んで記憶させ
るようになっており、該第２の機能回路の読出し専用記
憶回路は単一の記憶パターンを記憶させるようになって
おり、この半導体集積回路の検査、不良解析を該第２機
能回路の検査、不良解析で行うようにした半導体集積回
路の製造検査方法にある。
ッドが配置され、その内側に該電極パッドに接続せる駆
動回路が配置され、その内側に該駆動回路にそれぞれ接
続せる第１および第２の機能回路が配置され、該第１の
機能回路は多数の半導体素子により構成された読出し専
用記憶回路であり、該第２の機能回路は該第１の機能回
路の機能に関与することなく該第１の機能回路の近傍に
位置しており、かつ、該第２の機能回路は、該第１の機
能回路に含まれる半導体素子と同等な構造を有する少数
の半導体素子により構成された読出し専用記憶回路であ
る半導体集積回路の製造検査方法であって、前記第２の
機能回路は前記第１の機能回路を製造すると同時に製造
され、該第１の機能回路の読出し専用記憶回路は多種類
の記憶パターンのうち特定のパターンを選んで記憶させ
るようになっており、該第２の機能回路の読出し専用記
憶回路は単一の記憶パターンを記憶させるようになって
おり、この半導体集積回路の検査、不良解析を該第２機
能回路の検査、不良解析で行うようにした半導体集積回
路の製造検査方法にある。
次に、本発明の実施例について図面を参照して説明す
る。第１図は本発明の一実施例の平面図である。図に示
すように、本発明による半導体集積回路装置１には周辺
に電極パッド２が配置、その内側に周辺の駆動回路３が
配置され、さらに、その内部に読出し専用記憶回路を構
成する多数の半導体素子からなり特定機能を発揮する第
１の機能回路４が配置されている。また、前記第１の機
能回路の機能に関与することなく、かつ該第１の機能回
路に含まれる半導体素子と同等な構造を有する少数の半
導体素子からなる第２の機能回路５は前記第１の機能回
路４の近傍に配置されている。
る。第１図は本発明の一実施例の平面図である。図に示
すように、本発明による半導体集積回路装置１には周辺
に電極パッド２が配置、その内側に周辺の駆動回路３が
配置され、さらに、その内部に読出し専用記憶回路を構
成する多数の半導体素子からなり特定機能を発揮する第
１の機能回路４が配置されている。また、前記第１の機
能回路の機能に関与することなく、かつ該第１の機能回
路に含まれる半導体素子と同等な構造を有する少数の半
導体素子からなる第２の機能回路５は前記第１の機能回
路４の近傍に配置されている。
第２の機能回路５は多数の半導体素子からなる第１の機
能回路４に含まれる半導体素子と同等な構造、寸法の半
導体素子より構成され、第１の機能回路と同様で単一機
能を発揮するよう構成されており、しかも、この第２の
機能回路５は第１の機能回路４を製造する時に同時に製
造される。
能回路４に含まれる半導体素子と同等な構造、寸法の半
導体素子より構成され、第１の機能回路と同様で単一機
能を発揮するよう構成されており、しかも、この第２の
機能回路５は第１の機能回路４を製造する時に同時に製
造される。
このように構成された第１図に示す半導体集積回路装置
で、基本的製造工程上の問題が多数の半導体素子からな
る第１の機能回路４に発生した場合は、同時にこの少数
の半導体素子よりなる第２の機能回路５にも発生する。
従ってこの少数の半導体素子からなる第２の機能回路５
を不良解析することにより、多数の半導体素子からなる
第１の機能回路４の不良も解析することができる。また
少数の半導体素子からなる第２の機能回路５は記憶内容
のパターンを単一に設定することができる為、不良解析
を常に一定の方法ですることができ、不良解析に用いる
工数を大幅に削減することができる。
で、基本的製造工程上の問題が多数の半導体素子からな
る第１の機能回路４に発生した場合は、同時にこの少数
の半導体素子よりなる第２の機能回路５にも発生する。
従ってこの少数の半導体素子からなる第２の機能回路５
を不良解析することにより、多数の半導体素子からなる
第１の機能回路４の不良も解析することができる。また
少数の半導体素子からなる第２の機能回路５は記憶内容
のパターンを単一に設定することができる為、不良解析
を常に一定の方法ですることができ、不良解析に用いる
工数を大幅に削減することができる。
このように、多数の半導体素子により構成され機能する
第１の機能回路が製造工程中多種類の記憶パターンのう
ち特定のパターンを選んで記憶させる読出し専用記憶回
路のときは、第２の機能回路を前記読出し専用記憶回路
に含まれる半導体素子と同等な構造を有する少数の半導
体素子からなり、かつ単一の記憶内容を持つ読出し専用
記憶回路とすることにより同一の検査装置により第２の
機能回路の単一機能を測定することができ、しかもこれ
を構成する少数の個々の素子は多数の半導体素子で構成
される第１の機能回路のものと同等で、しかも同時に形
成されているので、回路としての単一機能と個々の素子
の不良解析を行えば早急に半導体集積回路装置の不良解
析ができる。特に読出し専用記憶回路に記憶させるパタ
ーンはそれぞれ異なるが、第２の機能回路である読出し
専用記憶回路は第１の機能回路の機能に関係なく構成さ
れしかもユーザーの要求に関係なく一定で単一な記憶内
容とすることができるので解析は簡易となる。
第１の機能回路が製造工程中多種類の記憶パターンのう
ち特定のパターンを選んで記憶させる読出し専用記憶回
路のときは、第２の機能回路を前記読出し専用記憶回路
に含まれる半導体素子と同等な構造を有する少数の半導
体素子からなり、かつ単一の記憶内容を持つ読出し専用
記憶回路とすることにより同一の検査装置により第２の
機能回路の単一機能を測定することができ、しかもこれ
を構成する少数の個々の素子は多数の半導体素子で構成
される第１の機能回路のものと同等で、しかも同時に形
成されているので、回路としての単一機能と個々の素子
の不良解析を行えば早急に半導体集積回路装置の不良解
析ができる。特に読出し専用記憶回路に記憶させるパタ
ーンはそれぞれ異なるが、第２の機能回路である読出し
専用記憶回路は第１の機能回路の機能に関係なく構成さ
れしかもユーザーの要求に関係なく一定で単一な記憶内
容とすることができるので解析は簡易となる。
以上説明したように、本発明によれば、不良解析が簡易
迅速に実施でき、不良解析に要する工数を大幅に削減す
ることが可能になる半導体集積回路装置が得られるので
その効果は大きい。
迅速に実施でき、不良解析に要する工数を大幅に削減す
ることが可能になる半導体集積回路装置が得られるので
その効果は大きい。
第１図は本発明の一実施例の平面図である。 １……半導体集積回路装置、２……電極パッド、３……
周辺駆動回路、４……第１の機能回路、５……第２の機
能回路。
周辺駆動回路、４……第１の機能回路、５……第２の機
能回路。
Claims (1)
- 【請求項１】半導体基板の周辺部分に一群の電極パッド
が配置され、その内側に該電極パッドに接続せる駆動回
路が配置され、その内側に該駆動回路にそれぞれ接続せ
る第１および第２の機能回路が配置され、該第１の機能
回路は多数の半導体素子により構成された読出し専用記
憶回路であり、該第２の機能回路は該第１の機能回路の
機能に関与することなく該第１の機能回路の近傍に位置
しており、かつ、該第２の機能回路は、該第１の機能回
路に含まれる半導体素子と同等な構造を有する少数の半
導体素子により構成された読出し専用記憶回路である半
導体集積回路の製造検査方法であって、前記第２の機能
回路は前記第１の機能回路を製造すると同時に製造さ
れ、該第１の機能回路の読出し専用記憶回路は多種類の
記憶パターンのうち特定のパターンを選んで記憶させる
ようになっており、該第２の機能回路の読出し専用記憶
回路は単一の記憶パターンを記憶させるようになってお
り、この半導体集積回路の検査、不良解析を該第２の機
能回路の検査、不良解析で行うようにしたことを特徴と
する半導体集積回路の製造検査方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58144759A JPH0622257B2 (ja) | 1983-08-08 | 1983-08-08 | 半導体集積回路装置の製造検査方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58144759A JPH0622257B2 (ja) | 1983-08-08 | 1983-08-08 | 半導体集積回路装置の製造検査方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6037138A JPS6037138A (ja) | 1985-02-26 |
| JPH0622257B2 true JPH0622257B2 (ja) | 1994-03-23 |
Family
ID=15369733
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58144759A Expired - Lifetime JPH0622257B2 (ja) | 1983-08-08 | 1983-08-08 | 半導体集積回路装置の製造検査方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0622257B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0457013A3 (en) * | 1990-04-16 | 1992-03-04 | National Semiconductor Corporation | Ferroelectric capacitor test structure for chip die |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4944556A (ja) * | 1972-09-06 | 1974-04-26 | ||
| JPS5081165U (ja) * | 1973-11-30 | 1975-07-12 | ||
| JPS54148485A (en) * | 1978-05-15 | 1979-11-20 | Nec Corp | Test method for semiconductor device |
| JPS5740951A (en) * | 1980-08-25 | 1982-03-06 | Fujitsu Ltd | Manufacture of semiconductor device |
-
1983
- 1983-08-08 JP JP58144759A patent/JPH0622257B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6037138A (ja) | 1985-02-26 |
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