JPS61284654A - 絶縁体薄膜の評価方法 - Google Patents
絶縁体薄膜の評価方法Info
- Publication number
- JPS61284654A JPS61284654A JP12517885A JP12517885A JPS61284654A JP S61284654 A JPS61284654 A JP S61284654A JP 12517885 A JP12517885 A JP 12517885A JP 12517885 A JP12517885 A JP 12517885A JP S61284654 A JPS61284654 A JP S61284654A
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- Japan
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- thin film
- insulator film
- pulse voltage
- thin insulator
- thin
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- Investigating Or Analyzing Materials By The Use Of Electric Means (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、半導体素子のｅ−１などの絶縁体薄膜のよう
に、時間依存性を有する絶縁破壊特性を短時間に、しか
も非破壊で評価するだめの絶縁体薄膜の評価方法に関す
るものである。
に、時間依存性を有する絶縁破壊特性を短時間に、しか
も非破壊で評価するだめの絶縁体薄膜の評価方法に関す
るものである。
時間依存性を有する半導体素子のデート用絶縁体薄膜の
絶縁破壊特性（Ｔｉｍｅ Ｄｅｐｅｎｄｅｎｔ Ｄｉｅ
ｌｅｃｔｒｉｃＢｒすａｋｄｏｗｎ、以下ＴＤＤＢと称
す）を評価する方法としては、例えば電子通信学会技術
報告ＳＳＤ ８２−１４９（１９８２年）における松用
、平山、河津、中田等によるｒ ＴＤＤＢ法によるｅ−
）酸化膜の信頼性評価」と題する文献において論じられ
ているように、高電界を所定時間印加して生き残ったも
のだけを良品とするものが知られている。この方法は直
接ｒ−ト用絶縁膜のＴＤＤＢを評価し得るものであるが
、実使用時の電界よりもはるかに大きい電界がＩＯ秒間
〜１００秒間程度印加されることから、良品ｒ−ト絶縁
体薄膜をも劣化させるという不具合がある。
絶縁破壊特性（Ｔｉｍｅ Ｄｅｐｅｎｄｅｎｔ Ｄｉｅ
ｌｅｃｔｒｉｃＢｒすａｋｄｏｗｎ、以下ＴＤＤＢと称
す）を評価する方法としては、例えば電子通信学会技術
報告ＳＳＤ ８２−１４９（１９８２年）における松用
、平山、河津、中田等によるｒ ＴＤＤＢ法によるｅ−
）酸化膜の信頼性評価」と題する文献において論じられ
ているように、高電界を所定時間印加して生き残ったも
のだけを良品とするものが知られている。この方法は直
接ｒ−ト用絶縁膜のＴＤＤＢを評価し得るものであるが
、実使用時の電界よりもはるかに大きい電界がＩＯ秒間
〜１００秒間程度印加されることから、良品ｒ−ト絶縁
体薄膜をも劣化させるという不具合がある。
本発明の目的は、上記した従来技術の欠点をなくし、時
間依存性のある絶縁体薄膜のＴＤＤＢを非破壊で、しか
も短時間に評価し得る絶縁体薄膜の評価方法を供するに
ある。
間依存性のある絶縁体薄膜のＴＤＤＢを非破壊で、しか
も短時間に評価し得る絶縁体薄膜の評価方法を供するに
ある。
この目的のため本発明は、絶縁体薄膜に薄膜自体を劣化
させない程度のパルス電圧を短時間印加。
させない程度のパルス電圧を短時間印加。
した際での充電電流を低周波成分を除去した状態で測定
し、その電流波形に時間依存性絶縁破壊の前兆である高
周波成分が含まれているか否かを検出することによって
絶縁体薄膜のＴＤＤＢを評価するようにしたものである
。
し、その電流波形に時間依存性絶縁破壊の前兆である高
周波成分が含まれているか否かを検出することによって
絶縁体薄膜のＴＤＤＢを評価するようにしたものである
。
以下、本発明を第１図から第３図により説明する。
先ず本発明に係る絶縁体薄膜評価装置の構成について説
明する。第１図は鷺の一例での構成を被評価物とともに
示したものである。本例での被評価物１はＰ形シリコン
半導体素子基板２上に二酸化シリコンダート用絶縁体薄
膜３、ポリシリコン電極４が図示の如くに積層形成され
たものであって、これには電流検出用抵抗６を介し・や
ルス電圧発生回路５より所定パルス幅（本例では１ｍｓ
に設定）のパルス電圧が印加されるものとなっている。
明する。第１図は鷺の一例での構成を被評価物とともに
示したものである。本例での被評価物１はＰ形シリコン
半導体素子基板２上に二酸化シリコンダート用絶縁体薄
膜３、ポリシリコン電極４が図示の如くに積層形成され
たものであって、これには電流検出用抵抗６を介し・や
ルス電圧発生回路５より所定パルス幅（本例では１ｍｓ
に設定）のパルス電圧が印加されるものとなっている。
ノｅルス電圧が印加された場合被評価物１には電流検出
用抵抗６を介し充電電流が流入するが、この際での充電
電流を電流検出用抵抗６によって検出したうえハイ・譬
スフイルタフ、増幅器８を介し波形観測装置（例えばシ
ンクロスコー７″）９で以て観察するようにしたもので
ある。なお、ハイ・ぐスフィルタの遮断周波数ｆｃはｒ
−ト用絶縁体薄膜３の設計値容量と充電電流検出用抵抗
６の抵抗値から求まる時定数によって決められ、本例で
は遮断周波数ｆｃは１００ ｋＨｚに設定されたものと
なっている。
用抵抗６を介し充電電流が流入するが、この際での充電
電流を電流検出用抵抗６によって検出したうえハイ・譬
スフイルタフ、増幅器８を介し波形観測装置（例えばシ
ンクロスコー７″）９で以て観察するようにしたもので
ある。なお、ハイ・ぐスフィルタの遮断周波数ｆｃはｒ
−ト用絶縁体薄膜３の設計値容量と充電電流検出用抵抗
６の抵抗値から求まる時定数によって決められ、本例で
は遮断周波数ｆｃは１００ ｋＨｚに設定されたものと
なっている。
さて、パルス電圧が印加された場合について詳細に第２
図を用い説明すれば、ｆ−）用絶縁体薄膜３にノ４ルス
電圧発生回路５から・ぜルス幅が１ｍｓであって、ポリ
シリコン電極４が負となるような単発パルス電圧（例え
ば１７Ｖ）が印加されることによって、ｙ−ト用絶縁体
薄膜３には電流検出用抵抗６で制限される充電電流が流
れるが、この充電電流は波形観測装置９で観測波形（Ｉ
）〜（ＩＩＩ）の如くに観測されるところとなるもので
ある。これら観測波形（Ｉ）〜（ｍ）のうち観測波形（
Ｉ）は良品のダート用絶縁体薄膜３が示す基本波形であ
り、残シは不良と考えられるものの波形となっている。
図を用い説明すれば、ｆ−）用絶縁体薄膜３にノ４ルス
電圧発生回路５から・ぜルス幅が１ｍｓであって、ポリ
シリコン電極４が負となるような単発パルス電圧（例え
ば１７Ｖ）が印加されることによって、ｙ−ト用絶縁体
薄膜３には電流検出用抵抗６で制限される充電電流が流
れるが、この充電電流は波形観測装置９で観測波形（Ｉ
）〜（ＩＩＩ）の如くに観測されるところとなるもので
ある。これら観測波形（Ｉ）〜（ｍ）のうち観測波形（
Ｉ）は良品のダート用絶縁体薄膜３が示す基本波形であ
り、残シは不良と考えられるものの波形となっている。
図示の如く不良の場合には基本波形に更に高周波成分１
１〜１４が重畳されたものとなっていることが判る。即
ち、不良の場合には・ぐルス電圧印加開始時での高周波
成分以外にも高周波電流成分がその発生時期、ピーク値
が一般にランダムなものとして発生されるようになって
いるものである。このランダムに発生する高周波電流成
分の存在を以て不良として評価するわけである。なお、
ランダムに発生する高周波電流は、・ぐルス電圧印加中
ダート用絶縁体薄膜３内部において徐々にトラップされ
たキャリアが瞬間的に放電することによって発生すると
考えられている。 ゛ 第３図はｅ−ト用絶縁体薄膜に約１１ ＭＹ／ｃｒＲの
一定電界を印加した場合に、そのダート用絶縁体薄膜が
絶縁破壊に至る時間を本発明によって評価された良品、
不良品について示したものである。図示の如く異常波形
のものは絶縁破壊時間が極めて短いことが判る。このよ
うに・９ルス状電圧印加時での過渡電流を観測すること
によって、市場で故障や不良が発生すると予想される半
導体メモリ装置をその初期に判定、選別し得るものであ
る。しかも、本発明による方法では短時間の電圧・ぐル
スしか印加しないことから、絶縁体薄膜の品質に悪影響
を及ぼすことがない非破壊検査となっており、その分歩
留り向上が図れることになる。
１〜１４が重畳されたものとなっていることが判る。即
ち、不良の場合には・ぐルス電圧印加開始時での高周波
成分以外にも高周波電流成分がその発生時期、ピーク値
が一般にランダムなものとして発生されるようになって
いるものである。このランダムに発生する高周波電流成
分の存在を以て不良として評価するわけである。なお、
ランダムに発生する高周波電流は、・ぐルス電圧印加中
ダート用絶縁体薄膜３内部において徐々にトラップされ
たキャリアが瞬間的に放電することによって発生すると
考えられている。 ゛ 第３図はｅ−ト用絶縁体薄膜に約１１ ＭＹ／ｃｒＲの
一定電界を印加した場合に、そのダート用絶縁体薄膜が
絶縁破壊に至る時間を本発明によって評価された良品、
不良品について示したものである。図示の如く異常波形
のものは絶縁破壊時間が極めて短いことが判る。このよ
うに・９ルス状電圧印加時での過渡電流を観測すること
によって、市場で故障や不良が発生すると予想される半
導体メモリ装置をその初期に判定、選別し得るものであ
る。しかも、本発明による方法では短時間の電圧・ぐル
スしか印加しないことから、絶縁体薄膜の品質に悪影響
を及ぼすことがない非破壊検査となっており、その分歩
留り向上が図れることになる。
以上説明したように本発明による場合は、時間依存性の
ある絶縁体薄膜のＴＤＤＢを非破壊で、しかも短時間に
評価し得、歩留り向上が図れるばかシか、信頼性の高い
半導体メモリ装置などが得られるという効果がある。
ある絶縁体薄膜のＴＤＤＢを非破壊で、しかも短時間に
評価し得、歩留り向上が図れるばかシか、信頼性の高い
半導体メモリ装置などが得られるという効果がある。
第１図は、本発明に係る絶縁体薄膜評価装置の一例での
構成を被評価物とともに示す図、第２図は、被評価物へ
の印加電圧に対する充電電流の観測波形を示す図、第３
図は、被評価物に一定の電界を印加した場合に絶縁破壊
に至る時間を良品、ハ良品について示す図で−ある。 １・・・被評価物、５・・り母ルス電圧発生回路、６・
・・電流検出用抵抗、７・・・ハイノｅスフィルタ、８
・・・増幅器、９・・・波形観測装置。 代理人 弁理士 秋 本 正 実 第 ｆ 図 第 ２ 図
構成を被評価物とともに示す図、第２図は、被評価物へ
の印加電圧に対する充電電流の観測波形を示す図、第３
図は、被評価物に一定の電界を印加した場合に絶縁破壊
に至る時間を良品、ハ良品について示す図で−ある。 １・・・被評価物、５・・り母ルス電圧発生回路、６・
・・電流検出用抵抗、７・・・ハイノｅスフィルタ、８
・・・増幅器、９・・・波形観測装置。 代理人 弁理士 秋 本 正 実 第 ｆ 図 第 ２ 図
Claims (1)
- 絶縁体薄膜に該薄膜自体を劣化させない程度の大きさを
もつたパルス電圧を短時間印加した際での充電電流を低
周波成分を除去した状態で測定し、測定された電流波形
より時間依存性絶縁破壊の前兆としての高周波電流成分
の存否を検出することによって、絶縁体薄膜の時間依存
性絶縁破壊特性を評価することを特徴とする絶縁体薄膜
の評価方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12517885A JPS61284654A (ja) | 1985-06-11 | 1985-06-11 | 絶縁体薄膜の評価方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12517885A JPS61284654A (ja) | 1985-06-11 | 1985-06-11 | 絶縁体薄膜の評価方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61284654A true JPS61284654A (ja) | 1986-12-15 |
| JPH0521422B2 JPH0521422B2 (ja) | 1993-03-24 |
Family
ID=14903824
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12517885A Granted JPS61284654A (ja) | 1985-06-11 | 1985-06-11 | 絶縁体薄膜の評価方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61284654A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05243359A (ja) * | 1990-04-16 | 1993-09-21 | Natl Semiconductor Corp <Ns> | チップダイ用強誘電コンデンサテスト構成体 |
| KR100515880B1 (ko) * | 1998-05-08 | 2005-12-08 | 삼성전자주식회사 | 반도체 소자의 게이트 산화막 항복 전압 측정 방법 |
| CN111141784A (zh) * | 2018-11-05 | 2020-05-12 | 亚威科股份有限公司 | 氧化物半导体薄膜检测装置及氧化物半导体薄膜检测方法 |
-
1985
- 1985-06-11 JP JP12517885A patent/JPS61284654A/ja active Granted
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05243359A (ja) * | 1990-04-16 | 1993-09-21 | Natl Semiconductor Corp <Ns> | チップダイ用強誘電コンデンサテスト構成体 |
| KR100515880B1 (ko) * | 1998-05-08 | 2005-12-08 | 삼성전자주식회사 | 반도체 소자의 게이트 산화막 항복 전압 측정 방법 |
| CN111141784A (zh) * | 2018-11-05 | 2020-05-12 | 亚威科股份有限公司 | 氧化物半导体薄膜检测装置及氧化物半导体薄膜检测方法 |
| CN111141784B (zh) * | 2018-11-05 | 2022-08-02 | 亚威科股份有限公司 | 氧化物半导体薄膜检测装置及氧化物半导体薄膜检测方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0521422B2 (ja) | 1993-03-24 |
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