JP2005101773A - 可変整合回路 - Google Patents

Abstract

【課題】 波形歪みや相互変調歪みが小さく、耐電力に優れた、低損失な可変整合回路を提供する。
【解決手段】 インピーダンス素子と可変容量コンデンサＣｔとを有する可変整合回路Ｍにおいて、可変容量コンデンサＣｔは、入力端子と出力端子との間に、印加電圧により誘電率が変化する薄膜誘電体層を用いた複数の可変容量素子Ｃ１〜Ｃ５が直流的に並列接続され、かつ高周波的に直列接続されている可変整合回路Ｍである。バイアス信号による可変容量コンデンサＣｔの容量変化率を最大限に利用してインピーダンス整合を行なうことができ、かつ、波形歪みや相互変調歪みが小さく、耐電力に優れた、高周波でも低損失な可変整合回路Ｍとすることができる。
【選択図】 図１

Description

本発明は、携帯電話等の通信機器および通信機器に搭載される高周波部品に使用される整合回路として、印加電圧により誘電率が変化する誘電体層を有し、容量が変化することによりインピーダンスを可変とすることができる可変容量コンデンサを用いた可変整合回路に関するものであり、特に、耐電力，低歪み，低損失等の特性に優れた可変整合回路に関するものである。

一般に、高周波部品は、入出力インピーダンスを50Ωとして設計され、その特性は、負荷インピーダンスが50Ωである測定系にて評価されて保証されている。しかし実際は、使用する回路部品や配線パターンのばらつき等により、高周波部品の入出力インピーダンスは50Ωからずれている。そのため、高周波部品を複数使用した、例えば、通信機を設計する場合は、高周波部品の入出力インピーダンスを50Ωとして設計されるが、高周波部品の入出力インピーダンスが50Ωからずれていることにより、あるいは配線パターンの寸法ばらつきや干渉等によりインピーダンスの不整合が生じてしまい、通信機としての所望の特性を得られないことがあるという問題点がある。

そこで、高周波部品同士の間のインピーダンスの不整合を調整するため、コンデンサ，抵抗，インダクタ，伝送線路等のインピーダンス素子からなる整合回路を用い、インピーダンス素子を一つ一つ取り替える等の対策によってインピーダンスを調整し所望の特性を得ている。

また、同様に、高周波部品を設計する場合でも、所望の特性を得るために、コンデンサ，抵抗，インダクタ，伝送線路等のインピーダンス素子からなる整合回路を用い、インピーダンス素子を一つ一つ取り替える等の対策によってインピーダンスを調整し所望の特性を得ることを前提として設計されていることが多い。

一方、所望の特性に調整された携帯端末等の移動体通信機を実際に使用する場合においては、使用時に通信機を保持する人体の影響を受けて通信機における電磁界が乱れ、インピーダンスに不整合が生じ、受信感度の劣化等により通信に支障を来たすという問題点が発生している。

これらの問題点を解決するために、従来から、コンデンサ，抵抗，インダクタ，伝送線路等のインピーダンス素子と可変容量ダイオードとを組み合わせた可変整合回路が知られている。

また、可変容量ダイオードに代えて、可変容量コンデンサを組み合わせた可変整合回路も提案されている（例えば、特許文献１，２を参照。）。
特開平10−335980号公報 特開平11−111566号公報

しかしながら、可変容量ダイオードを使用した可変整合回路は、可変容量ダイオードの耐電力が低く、また容量の非線形性による歪み特性が大きいため、取扱い電力が小さい受信機や受信回路にしか用いることができなかったという問題点があった。すなわち、取扱い電力が大きい送信機や送信回路には用いることができなかったという問題点があった。またさらに、高周波での損失が大きいという問題点があった。

また、特許文献１や特許文献２において提案されたような可変容量コンデンサを用いた可変整合回路においては、可変容量コンデンサは、高周波電圧によっても容量変動が生じるため、可変整合回路として、高周波電圧が高い場合、波形歪みや相互変調歪み等の歪み特性が大きくなるというような問題点があった。また、歪み特性を小さくするためには、可変容量コンデンサの高周波電界強度を下げて高周波電圧による容量変動を小さくする必要があり、そのためには誘電体層の厚みを厚くすることが有効であるが、誘電体層の厚みを厚くすると直流電界強度も小さくなるため、容量変化率も下がり、可変整合回路のインピーダンスの制御幅が小さくなるという問題点があった。

また、高周波信号では可変容量コンデンサに電流が流れやすくなるため、可変容量コンデンサを高周波回路で使用中には損失抵抗により可変容量コンデンサが発熱し破壊してしまうため、高周波信号に対する可変整合回路の耐電力が低いという問題点があった。このような耐電力の問題に対しても誘電体層の厚みを厚くし、単位体積当りの発熱量を小さくすることが有効であるが、誘電体層の厚みを厚くすると直流電界強度も小さくなるため、容量変化率も下がり、可変整合回路のインピーダンスの制御幅が小さくなるという問題点があった。

しかも、図10に等価回路図で示すように、バイアス信号は可変容量ダイオード201に対してバイアス供給回路Ｇを介してバイアス端子Ｖから供給されるため、可変整合回路にチョークコイルＬ２で構成される独立したバイアス供給回路Ｇが必要であった。このため、可変整合回路とは別にバイアス供給回路Ｇを設計する必要があり、その調整にも手間が必要となり、さらに、可変整合回路とバイアス供給回路Ｇとが別々に構成されているため、回路が全体として大型化してしまうという問題点があった。このことは、可変容量ダイオードを可変容量コンデンサに変えても同様の問題点があった。

またさらに、可変容量ダイオード201には印加電圧に対する極性があるため、設計時のみならず実装時にも極性に対して注意が必要であり、手間もかかるという問題点があった。

本発明は、以上のような従来の技術における問題点に鑑みて案出されたものであり、その目的は、耐電力，低歪み，低損失等の特性に優れた可変整合回路を提供することにある。

また、本発明の別の目的は、可変容量素子に対する独立したバイアス供給回路を不要とし、取扱いが容易な可変整合回路を提供することにある。

本発明の可変整合回路は、インピーダンス素子と可変容量コンデンサとを有する可変整合回路において、前記可変容量コンデンサは、入力端子と出力端子との間に、印加電圧により誘電率が変化する薄膜誘電体層を用いた複数の可変容量素子が直流的に並列接続され、かつ高周波的に直列接続されていることを特徴とするものである。

また、本発明の可変整合回路は、上記構成において、前記可変容量コンデンサは、複数の前記可変容量素子の電極に接続された、抵抗成分およびインダクタ成分の少なくとも一方を含むバイアス供給回路を有することを特徴とするものである。

本発明の可変整合回路によれば、インピーダンス素子と可変容量コンデンサとを有する可変整合回路において、可変容量コンデンサは、入力端子と出力端子との間に、印加電圧により誘電率が変化する薄膜誘電体層を用いた複数の可変容量素子が直流的に並列接続され、かつ高周波的に直列接続されているものであることから、複数の可変容量素子が直流的に並列接続されているため、各々の可変容量素子に所定のバイアス信号を印加することができ、これにより、バイアス信号による各々の可変容量素子の容量変化率を最大限に利用して所望のインピーダンスに整合させることができる。

また、本発明の可変整合回路によれば、可変容量コンデンサは複数の可変容量素子が高周波的に直列接続されているため、可変容量素子に印加される高周波電圧が各々の可変容量素子に分圧されるので、個々の可変容量素子に印加される高周波電圧は分圧されて減少することとなり、このことから、可変容量コンデンサの高周波信号に対する容量変動を小さく抑えることができる。このため、可変整合回路の波形歪みや相互変調歪み等を抑制することができる。しかも、複数の可変容量素子が高周波的に直列接続されているため、可変容量素子の誘電体層の膜厚を厚くしたのと同じ効果が得られ、可変容量コンデンサの損失抵抗による単位体積あたりの発熱量を小さくすることができる。このため、可変整合回路の耐電力を向上することができる。

また、本発明の可変整合回路によれば、可変容量コンデンサに印加電圧により誘電率が変化する薄膜誘電体層を用いた可変容量素子を用いていることによって、高周波でも可変容量コンデンサにおける損失を少なくすることができるため、可変整合回路の損失を少なくすることができる。

さらに、本発明の可変整合回路によれば、可変容量コンデンサが、複数の可変容量素子の電極に接続された、抵抗成分およびインダクタ成分の少なくとも一方を含むバイアス供給回路を有しているときには、従来の可変整合回路のように外部の配線基板に実装していた独立したバイアス供給回路が不要となり、可変整合回路の小型化が図れるとともに、可変整合回路の取扱いが容易となる。

以上により、本発明によれば、波形歪みや相互変調歪みが小さく、耐電力に優れ、低損失である可変整合回路を提供することができる。また、独立したバイアス供給回路を不要とし、小型で取り扱いが容易な可変整合回路を提供することができる。

以下、本発明の可変整合回路について図面を参照しつつ詳細に説明する。

図１〜図５は、それぞれ本発明の第１の可変整合回路の実施の形態の例を示すものであり、図１は５個の可変容量素子を有する可変容量コンデンサを用いたＬＣローパス型可変整合回路の等価回路図、図２は図１に示す可変整合回路Ｍのインピーダンス整合を説明するためのスミスチャートである。また、図３〜図５は５つの可変容量素子を有する可変容量コンデンサの他の例を示すものであり、図３は透視状態の平面図、図４は作製途中の状態を示す平面図、図５は図３のＡ−Ａ’線断面図である。

図１に示す等価回路図において、符号Ｃ１，Ｃ２，Ｃ３，Ｃ４，Ｃ５はいずれも可変容量素子であり、Ｂ11，Ｂ12，Ｂ13は抵抗成分およびインダクタ成分の少なくとも一方を含む第１バイアスライン（同図では、抵抗成分Ｒ11，Ｒ12，Ｒ13を示す。）であり、Ｂ21，Ｂ22，Ｂ23は抵抗成分およびインダクタ成分の少なくとも一方を含む第２バイアスライン（同図では、抵抗成分Ｒ21，Ｒ22，Ｒ23を示す。）である。

このような構成の可変容量コンデンサＣｔにおいては、可変容量コンデンサＣｔの入力端子と出力端子との間には、高周波信号が、直列接続された可変容量素子Ｃ１，Ｃ２，Ｃ３，Ｃ４，Ｃ５を介して流れることになる。このとき、第１バイアスラインＢ11，Ｂ12，Ｂ13および第２バイアスラインＢ21，Ｂ22，Ｂ23の抵抗成分Ｒ11，Ｒ12，Ｒ13およびＲ21，Ｒ22，Ｒ23は、可変容量素子Ｃ１，Ｃ２，Ｃ３，Ｃ４，Ｃ５の高周波信号の周波数領域でのインピーダンスに対して大きなインピーダンス成分となっており、高周波帯のインピーダンスに悪影響を与えない。

また、可変容量素子Ｃ１の容量成分を制御するバイアス信号は、バイアス端子ＶからインダクタンスＬ２を介して供給され、可変容量素子Ｃ１を介してグランドに流れる。この可変容量素子Ｃ１に印加される電圧に応じて、可変容量素子Ｃ１は所定の誘電率となり、その結果、所望の容量成分が得られることになる。可変容量素子Ｃ２，Ｃ３，Ｃ４，Ｃ５についても、これらは第１バイアスラインＢ11，Ｂ12，Ｂ13および第２バイアスラインＢ21，Ｂ22，Ｂ23を介して直流的に並列接続されているので、同様に直流的に同じ大きさのバイアス信号が印加され、所定の容量成分を得ることができる。

その結果、可変容量素子Ｃ１，Ｃ２，Ｃ３，Ｃ４，Ｃ５の容量を所望の値に制御するための直流バイアス信号を、安定してそれぞれ別々に可変容量素子Ｃ１，Ｃ２，Ｃ３，Ｃ４，Ｃ５に供給することができ、バイアス信号の印加による可変容量素子Ｃ１，Ｃ２，Ｃ３，Ｃ４，Ｃ５の薄膜誘電体層における誘電率を所望通りに変化させることができ、よって容量成分の制御が容易な可変容量コンデンサとなっている。これにより、可変容量コンデンサＣｔによって所望の特性インピーダンスに設定することができ、これを用いた本発明の可変整合回路によって所望のインピーダンスに整合させることができる。

また、可変容量コンデンサＣｔに入力される高周波信号、つまり可変容量素子Ｃ１，Ｃ２，Ｃ３，Ｃ４，Ｃ５に入力される高周波信号は、抵抗成分Ｒ11，Ｒ12，Ｒ13およびＲ21，Ｒ22，Ｒ23が高周波信号の周波数領域でのインピーダンスに対して大きなインピーダンス成分となっていることから、第１バイアスラインＢ11，Ｂ12，Ｂ13および第２バイアスラインＢ21，Ｂ22，Ｂ23を介して漏れることがない。これによっても、バイアス信号が安定して可変容量素子Ｃ１，Ｃ２，Ｃ３，Ｃ４，Ｃ５に独立に印加されるようになっており、その結果、バイアス信号による各々の可変容量素子Ｃ１，Ｃ２，Ｃ３，Ｃ４，Ｃ５の容量変化率を最大限に利用することができるものとなっている。

つまり、可変容量コンデンサＣｔにおいては、Ｎ個（Ｎは２以上の整数）、ここでは５個の可変容量素子Ｃ１，Ｃ２，Ｃ３，Ｃ４，Ｃ５は、高周波的には直列接続された可変容量素子と見ることができる。

従って、これら直列接続された可変容量素子Ｃ１，Ｃ２，Ｃ３，Ｃ４，Ｃ５に印加される高周波電圧は各々の可変容量素子Ｃ１，Ｃ２，Ｃ３，Ｃ４，Ｃ５に分圧されるので、個々の可変容量素子Ｃ１，Ｃ２，Ｃ３，Ｃ４，Ｃ５に印加される高周波電圧は減少することとなる。このことから、高周波信号に対する容量変動は小さく抑えることができ、可変整合回路として、波形歪みや相互変調歪み等を抑制することができる。

また、可変容量素子Ｃ１，Ｃ２，Ｃ３，Ｃ４，Ｃ５を直列接続したことにより、高周波的には容量素子の誘電体層の層厚を厚くしたのと同じ効果があり、可変容量コンデンサの損失抵抗による単位体積当りの発熱量を小さくすることができ、可変整合回路として、耐電力を向上することができる。

図１に示す等価回路図において、符号Ｌ１は、インピーダンス素子であるインダクタであり、Ｃｔは可変容量コンデンサであり、Ｌ２は制御電圧（バイアス信号）を供給するためのＲＦ阻止用インダクタンス成分を含むチョークコイルであり、Ｃ11は直流制限容量素子である。

図１の等価回路図において、本発明の可変整合回路Ｍに対する入力側回路Ｚ１のインピーダンスをＰ１、出力側回路Ｚ２のインピーダンスをＰ２として、可変整合回路Ｍにて整合をとる場合について、図２のスミスチャートを用いて説明する。

出力側回路Ｚ２のインピーダンスＰ２で正規化したスミスチャート上で、Ｐ２を通る等コンダクタンス線の内部にあるインピーダンスＰ１点は、図１に示すような直列のインダクタンスＬ１および並列のキャパシタンスＣｔにて整合させることができる。

さらに説明すると、入力側回路Ｚ１のインピーダンスＰ１点は、直列のインダクタンス成分Ｌ１により等抵抗円を時計回りに移動し、ＰＬ１点に至る。ＰＬ１点は、Ｐ２点を通る等コンダクタンス上の点である。ＰＬ１点は、並列の可変容量コンデンサの初期値Ｃｔ１により等コンダクタンス上を時計回りに移動し、Ｐ２点に至り、整合が取れるようになる。

また、入力側回路Ｚ１のインピーダンスがＰ１’の場合でも、入力側回路Ｚ１のインピーダンスＰ１’点は、直列のインダクタンス成分Ｌ１により等抵抗円を時計回りに移動し、ＰＬ１’点に至る。ＰＬ１’点は、Ｐ２点を通る等コンダクタンス上の点である。ＰＬ１’点は、並列の可変容量コンデンサＣｔの容量値を印加電圧にて調整したＣｔ２により、等コンダクタンス上を時計回りに移動し、Ｐ２点に至り、整合が取れるようになる。

つまり、Ｐ１およびＰ１’のように異なる入力側回路Ｚ１のインピーダンスに対して、印加電圧にて可変容量コンデンサＣｔの容量値を調整するだけで、出力側回路Ｚ２との間のインピーダンス整合を取ることができる。

ここでは一例を示したが、本発明の要旨を逸脱しない範囲内であれば、目的に応じて可変整合回路Ｍの構成を、例えばＬＣハイパス型，π型，Ｔ型，多段構成等のように変形して用いることができる。

次に、本発明の可変整合回路を構成する可変容量コンデンサＣｔの作製方法の例について説明する。

図３は本発明の可変整合回路における可変容量コンデンサについて、５つの可変容量素子を有する可変容量コンデンサの例を示す透視状態の平面図であり、図４は図３に示す可変容量コンデンサの作製途中の状態を示す平面図であり、図５は図３に示す可変容量コンデンサのＡ−Ａ’線断面図である。

図３〜図５において、１は支持基板、２は下部電極層、31，32，33，34は導体ライン、４は薄膜誘電体層、５は上部電極層、61，62，63，64，65，66は薄膜抵抗、７は絶縁層、８は引き出し電極層、９は保護層、10は半田拡散防止層である。なお、この半田拡散防止層10と半田端子部111および112とで、それぞれ第１信号端子（入力端子）および第２信号端子（出力端子）を構成している。

支持基板１は、アルミナセラミックス等のセラミック基板や、サファイア等の単結晶基板等である。この支持基板１の上に下部電極層２，薄膜誘電体層４および上部電極層５を順次、支持基板１のほぼ全面に成膜する。これら各層の成膜終了後、上部電極層５，薄膜誘電体層４および下部電極層２を順次所定の形状にエッチングする。

下部電極層２は、薄膜誘電体層４の形成に高温スパッタが必要となるため、その高温に耐えられるように高融点であることが必要である。具体的には、Ｐｔ，Ｐｄ等の金属材料から成るものである。この下部電極層2も、高温スパッタで形成される。さらに、下部電極層２は、高温スパッタによる形成後に、薄膜誘電体層４のスパッタ温度である700〜900℃へ加熱され、薄膜誘電体層４のスパッタ開始まで一定時間保持することにより、平坦な層となる。

下部電極層２の厚みは、第２信号端子から第５の可変容量素子Ｃ５までの抵抗成分や、第１の可変容量素子Ｃ１から第２の可変容量素子Ｃ２、第３の可変容量素子Ｃ３から第４の可変容量素子Ｃ４までの抵抗成分、および下部電極層２との連続性を考慮した場合には厚い方が望ましいが、支持基板１との密着性を考慮した場合には相対的に薄い方が望ましく、両方を考慮して決定される。具体的には、0.1μｍ〜10μｍである。下部電極層２の厚みが0.1μｍよりも薄くなると、電極自身の抵抗が大きくなるほか、下部電極層２の連続性が確保できなくなる可能性がある。一方、10μｍより厚くすると、内部応力が大きくなって、支持基板１との密着性が低下したり、支持基板１の反りを生じたりするおそれがある。

薄膜誘電体層４は、少なくともＢａ，Ｓｒ，Ｔｉを含有するペロブスカイト型酸化物結晶から成る高誘電率の誘電体層であることが好ましい。この薄膜誘電体層４は、下部電極層２の表面に形成されている。例えば、ペロブスカイト型酸化物結晶が得られる誘電体材料をターゲットとして、スパッタリング法による成膜を所望の厚みになるまで行なう。このとき、基板温度を高く、例えば800℃として高温スパッタリングを行なうことにより、スパッタ後の熱処理を行なうことなく、高誘電率で容量変化率の大きい、低損失の薄膜誘電体層４を得ることができる。

上部電極層５の材料としては、この層の抵抗を下げるため、抵抗率の小さなＡｕが望ましいが、薄膜誘電体層４との密着性向上のためには、Ｐｔ等を密着層として用いることが望ましい。この上部電極層５の厚みは0.1μｍ〜10μｍとなっている。この厚みの下限については、下部電極層２と同様に、上部電極層５自身の抵抗を考慮して設定される。また、厚みの上限については、薄膜誘電体層４との密着性を考慮して設定される。

バイアス供給回路を構成する第１バイアスラインＢ11，Ｂ12，Ｂ13は、導体ライン32，33，34と薄膜抵抗61，62，63とから構成され、第１バイアス端子（第１信号端子と共用）から第１バイアス端子と第１の可変容量素子Ｃ１との接続点の間、第２の可変容量素子Ｃ２と第３の可変容量素子Ｃ３との接続点、すなわち第２の可変容量素子Ｃ２の上部電極層５と第３の可変容量素子Ｃ３の上部電極層５とを接続する引き出し電極層８との間、第４の可変容量素子Ｃ４と第５の可変容量素子Ｃ５との接続点、すなわち第４の可変容量素子Ｃ４の上部電極層５と第５の可変容量素子Ｃ５の上部電極層５とを接続する引き出し電極層８との間にそれぞれ設けられている。

同様に、第２バイアスラインＢ21，Ｂ22，Ｂ23は、導体ライン31と薄膜抵抗64，65，66とから構成され、第２バイアス端子（第２信号端子と共用）から第２バイアス端子と第５の可変容量素子Ｃ５との接続点の間、第３の可変容量素子Ｃ３と第４の可変容量素子Ｃ４との接続点との間、第１の可変容量素子Ｃ１と第２の可変容量素子Ｃ２との接続点との間にそれぞれ設けられている。

この導体ライン31，32，33，34は、上述の下部電極層２，薄膜誘電体層４および上部電極層５を形成した後、新たに成膜することによって形成することができる。その際には、既に形成した下部電極層２，薄膜誘電体層４および上部電極層５を保護するために、リフトオフ法を用いることが望ましい。また、これら導体ライン31〜34は、下部電極層２のパターニングの際に、同時にこれら導体ライン31〜34も形成するようにパターニングを行なうことによっても形成することができる。

この導体ライン31〜34の材料としては、第１および第２バイアスラインＢ11，Ｂ12，Ｂ13，Ｂ21，Ｂ22，Ｂ23の抵抗値のばらつきを抑制するために、低抵抗であるＡｕが望ましいが、薄膜抵抗61，62，63，64，65，66の抵抗が十分に高いので、Ｐｔ等を用いて、下部電極層２と同じ材料および同じ工程で形成してもよい。

次に、第１および第２バイアスラインＢ11，Ｂ12，Ｂ13，Ｂ21，Ｂ22，Ｂ23を構成する薄膜抵抗61〜66の材料としては、タンタル（Ｔａ）を含有し、かつその比抵抗が１ｍΩ・ｃｍ以上であるものが望ましい。具体的な材料としては、窒化タンタル（ＴａＮ）やＴａＳｉＮ，Ｔａ−Ｓｉ−Ｏを例示することができる。例えば、窒化タンタルの場合であれば、Ｔａをターゲットとして、窒素を加えてスパッタリングを行なうリアクティブスパッタ法により、所望の組成比および抵抗率の薄膜抵抗61〜66を成膜することができる。

このスパッタリングの条件を適宜選択することにより、膜厚が40ｎｍ以上で、比抵抗が１ｍΩ・ｃｍ以上の薄膜抵抗61〜66を形成することができる。さらに、スパッタリングの終了後、レジストを塗布して所定の形状に加工した後、反応性イオンエッチング（ＲＩＥ）等のエッチングプロセスを行なうことにより、簡便にパターニングすることができる。

可変容量コンデンサＣｔを周波数１ＧＨｚで使用し、可変容量素子Ｃ１〜Ｃ５の容量を５ｐＦとした場合には、この周波数の１／10（100ＭＨｚ）からインピーダンスに悪影響を与えないように薄膜抵抗61〜66を可変容量素子Ｃ１〜Ｃ５の100ＭＨｚでのインピーダンスの10倍以上の抵抗値に設定するものとすると、必要な第１および第２バイアスラインＢ11，Ｂ12，Ｂ13，Ｂ21，Ｂ22，Ｂ23の抵抗値は、約3.2ｋΩ以上であればよい。可変容量コンデンサにおける薄膜抵抗61〜66の比抵抗率は１ｍΩ・ｃｍ以上として、第１および第２バイアスラインＢ11，Ｂ12，Ｂ13，Ｂ21，Ｂ22，Ｂ23の抵抗値として10ｋΩを得る場合であれば、薄膜抵抗61〜66のアスペクト比（長さ／幅）は、膜厚を50ｎｍとしたとき、50以下とできるため、素子形状を大きくすることなく実現可能なアスペクト比を有する薄膜抵抗61〜66となる。

これら薄膜抵抗61〜66を含む第１および第２バイアスラインＢ11，Ｂ12，Ｂ13，Ｂ21，Ｂ22，Ｂ23は、支持基板１上に直接形成されている。これにより、可変容量素子Ｃ１〜Ｃ５上に形成する際に必要となる、下部電極層２，上部電極層４および引き出し電極層８との絶縁を確保するための絶縁層が不要となり、可変容量素子Ｃ１〜Ｃ５を構成する層の数を低減することが可能となる。さらに、高抵抗の薄膜抵抗61〜66を用いることにより、形状を大きくすることなく、可変容量コンデンサを作製することができる。

次に、絶縁層７は、この上に形成する引き出し電極層８と下部電極層２との絶縁を確保するために必要である。さらに、この絶縁層７は、第１および第２バイアスラインＢ11，Ｂ12，Ｂ13，Ｂ21，Ｂ22，Ｂ23を被覆しており、薄膜抵抗61〜66が酸化されるのを防止できるため、第１および第２バイアスラインＢ11，Ｂ12，Ｂ13，Ｂ21，Ｂ22，Ｂ23の抵抗値を経時的に一定とすることができ、これにより信頼性を向上させることができる。絶縁層７の材料は、耐湿性を向上させるために、窒化ケイ素および酸化ケイ素の少なくとも１種類より成るものとするとよい。これらは、被覆性を考慮して、化学気相堆積（ＣＶＤ）法等により、成膜することが望ましい。

また、絶縁層７は、通常のレジストを用いるドライエッチング法等により、所望の形状に加工することができる。そして、絶縁層７には、薄膜抵抗61〜66と引き出し電極層８との接続を確保するために導体ライン33，34に到達する貫通孔を設けている。その他でこの絶縁層７から露出させる部位としては、上部電極層４および半田端子部111，112のみとしておくことが、耐湿性向上の観点から好ましい。

次に、引き出し電極層８は、第１の可変容量素子Ｃ１の上部電極層５と一方の端子形成部111とを接続するとともに、または上部電極層５同士を連結させて、第２の可変容量素子Ｃ２と第３の可変容量素子Ｃ３と、第４の可変容量素子Ｃ４と第５の可変容量素子Ｃ５との各々を直列接続するものである。さらに、可変容量素子Ｃ２とＣ３と、Ｃ４とＣ５との各々にまたがる引き出し電極層８は、絶縁層７の貫通孔を通ってそれぞれ導体ライン33，34と接続している。この引き出し電極層８の材料としては、Ａｕ，Ｃｕ等の低抵抗な金属を用いることが望ましい。また、引き出し電極層８に対する絶縁層７との密着性を考慮して、Ｔｉ，Ｎｉ等の密着層を使用してもよい。

次に、半田端子部111，112を露出させて全体を被覆するように、保護層９を形成する。保護層９は、可変容量素子Ｃ１を始めとする可変容量コンデンサＣｔの構成部材を機械的に保護するほか、薬品等による汚染から保護するためのものである。ただし、この保護層９の形成時には、半田端子部111，112を露出するようにする。保護層９の材料としては、耐熱性が高く、段差に対する被覆性が優れたものが良く、具体的には、ポリイミド樹脂やＢＣＢ（ベンゾシクロブテン）樹脂等を用いる。これらは、樹脂原料を塗布した後、所定の温度で硬化させることにより形成される。

半田拡散防止層10は、半田端子部111，112形成の際のリフローや実装の際に、半田端子部111，112の半田の下部電極層２への拡散を防止するために形成する。この半田拡散防止層10の材料としては、Ｎｉが好適である。また、半田拡散防止層10の表面には、半田濡れ性を向上させるために、半田濡れ性の高いＡｕ，Ｃｕ等を0.1μｍ程度形成する場合もある。

最後に、半田端子部111，112を形成する。これは、可変容量コンデンサの外部の配線基板への実装を容易にするために形成する。これら半田端子部111，112は、半田端子部111，112に所定のマスクを用いて半田ペーストを印刷後、リフローを行なうことにより形成するのが一般的である。

以上述べた可変容量コンデンサによれば、第１および第２バイアスラインＢ11，Ｂ12，Ｂ13，Ｂ21，Ｂ22，Ｂ23もしくはその一部に、窒化タンタルを含有し、かつ比抵抗が１ｍΩ・ｃｍ以上の薄膜抵抗61〜66を用いることにより、薄膜抵抗61〜66のアスペクト比を低減して可変容量コンデンサの小型化を実現している。さらには、第１および第２バイアスラインＢ11，Ｂ12，Ｂ13，Ｂ21，Ｂ22，Ｂ23を支持基板１上に直接形成することにより、可変容量素子Ｃ１等の各素子を構成する層の数が低減されている。また、各素子を構成する各導体層や誘電体層等の形成工程を共通化できるため、構造が比較的複雑であるにもかかわらず、非常に簡単に形成することができる。

次に、図６〜図８は、本発明の可変整合回路の実施の形態の他の例を示すものであり、図６は、バイアス供給回路を有した、５個の可変容量素子を有する可変容量コンデンサを用いたＬＣローパス型可変整合回路の等価回路図である。また、図７および図８はそのバイアス供給回路を有する可変容量コンデンサの例を示す透視状態の平面図および作製途中の状態を示す平面図である。なお、これらの図において、図３〜図５と同様の個所には同じ符号を付してあり、それらについて重複する説明は省略する。

図６に示す等価回路図において、符号Ｃ１，Ｃ２，Ｃ３，Ｃ４，Ｃ５はいずれも可変容量素子、Ｂ11，Ｂ12，Ｂ13は抵抗成分およびインダクタ成分の少なくとも一方を含む第１バイアスライン（同図では、抵抗成分Ｒ11，Ｒ12，Ｒ13を示す。）、Ｂ21，Ｂ22，Ｂ23は抵抗成分およびインダクタ成分の少なくとも一方を含む第２バイアスライン（同図では、抵抗成分Ｒ21，Ｒ22，Ｒ23を示す。）であり、ＢＩおよびＢＯは、それぞれ抵抗成分およびインダクタ成分の少なくとも一方を含むバイアス供給回路である第１および第２共通バイアスライン（同図では、抵抗成分ＲＩ，ＲＯを示す。）である。また、Ｖ１は第１バイアス端子、すなわちバイアス信号が供給される側の端子であり、Ｖ２は第２バイアス端子、すなわち可変容量素子Ｃ１，Ｃ２，Ｃ３，Ｃ４，Ｃ５に印加されたバイアス信号が接地側に落ちる端子である。

このような構成の可変容量コンデンサＣｔにおいては、可変容量コンデンサＣｔの入力端子と出力端子との間には、高周波信号が、直列接続された可変容量素子Ｃ１〜Ｃ５を介して流れることになる。このとき、第１バイアスラインＢ11，Ｂ12，Ｂ13および第２バイアスラインＢ21，Ｂ22，Ｂ23の抵抗成分Ｒ11，Ｒ12，Ｒ13およびＲ21，Ｒ22，Ｒ23は、可変容量素子Ｃ１〜Ｃ５の高周波信号の周波数領域でのインピーダンスに対して大きなインピーダンス成分となっており、高周波帯のインピーダンスに悪影響を与えない。

また、第１共通バイアスラインＢＩおよび第２共通バイアスラインＢＯの抵抗成分ＲＩおよびＲＯは、可変容量素子Ｃ１〜Ｃ５の合成容量の高周波信号の周波数領域でのインピーダンスに対して大きなインピーダンス成分となっており、高周波帯のインピーダンスに悪影響を与えない。

また、可変容量コンデンサＣｔの容量成分を制御するバイアス信号は、第１バイアス端子Ｖ１から供給され、可変容量素子Ｃ１を介して第２バイアス端子Ｖ２（図６ではグランド）に流れる。この可変容量素子Ｃ１に印加される電圧に応じて可変容量素子Ｃ１は所定の誘電率となり、その結果、所望の容量成分が得られることになる。可変容量素子Ｃ２〜Ｃ５についても同様である。

その結果、可変容量素子Ｃ１〜Ｃ５の容量を所望の値に制御するためのバイアス信号を、安定してそれぞれ別々に可変容量素子Ｃ１〜Ｃ５に供給することができ、バイアス信号の印加による可変容量素子Ｃ１〜Ｃ５の薄膜誘電体層における誘電率を所望通りに変化させることができ、よって容量成分の制御が容易な可変容量コンデンサＣｔとなっている。これにより、可変容量コンデンサＣｔによって所望の特性となるインピーダンスに所望通りに設定することができ、これを用いた本発明の可変整合回路によって所望のインピーダンスに整合させることができる。

つまり、可変容量素子Ｃ１〜Ｃ５の高周波信号は、第１バイアスラインＢ11，Ｂ12，Ｂ13および第２バイアスラインＢ21，Ｂ22，Ｂ23、ならびに第１共通バイアスラインＢＩおよび第２共通バイアスラインＢＯの抵抗成分ＲＩを介して漏れることがない。これによって、バイアス信号が安定して可変容量素子Ｃ１〜Ｃ５に独立に印加され、その結果、バイアス信号による各々の可変容量素子Ｃ１〜Ｃ５の容量変化率を最大限に利用することができるものとなる。

また、可変容量コンデンサＣｔにおいては、Ｎ個（Ｎは２以上の整数）、ここでは５個の可変容量素子Ｃ１〜Ｃ５は、高周波的には直列接続された可変容量素子と見ることができる。

従って、直列接続された可変容量素子に印加される高周波電圧が各々の可変容量素子Ｃ１〜Ｃ５に分圧されるので、個々の可変容量素子Ｃ１〜Ｃ５に印加される高周波電圧は減少することとなる。このことから、個々の可変容量素子Ｃ１〜Ｃ５における高周波信号に対する容量変動は小さく抑えることができ、これら可変容量素子Ｃ１〜Ｃ５による可変容量コンデンサＣｔを用いた可変整合回路として、波形歪みや相互変調歪み等を抑制することができることとなる。

また、可変容量素子Ｃ１〜Ｃ５を直列接続したことにより、高周波的には、誘電体層の層厚を厚くしたのと同じ効果があり、可変容量コンデンサＣｔの損失抵抗による単位体積当りの発熱量を小さくすることができ、可変整合回路の耐電力を向上することができる。

また、バイアス供給回路を可変容量コンデンサＣｔに有することで、従来のような外部のバイアス供給回路が不要となるため、可変整合回路として、小型で非常に取扱いが容易なものとなる。

また、可変容量コンデンサＣｔの一端が、図６に示すようにＧＮＤ（グランド）に接続されている場合は、第２共通バイアスラインＲＯは、特に無くても構わない。

次に、この例における可変容量コンデンサＣｔの作製方法について説明する。

図７および図８において、１は支持基板、２は下部電極層、31，32，33，34は導体ライン、４は薄膜誘電体層、５は上部電極層、61，62，63，64，65，66は薄膜抵抗、７は絶縁層、８は引き出し電極層、９は保護層、10は半田拡散防止層、111，112および113，114は半田端子部である。なお、この半田拡散防止層10と半田端子部111および112とで、それぞれ第１信号端子（入力端子）および第２信号端子（出力端子）を構成している。また、第１バイアス端子Ｖ１および第２バイアス端子Ｖ２は、下部電極層２の形成時に同時に作製され、半田拡散防止層10と半田端子部113および114とで構成されている。

第１共通バイアスラインＢＩは、第１バイアス端子Ｖ１と第１信号端子との間に設けられており、第２共通バイアス供給ラインＢＯは、第２バイアス端子Ｖ２と第２信号端子との間に設けられている。この例における第１共通バイアスラインＢＩおよび第２共通バイアスラインＢＯは、それぞれ薄膜抵抗67および68で構成されている。

第１および第２共通バイアスラインＢＩ，ＢＯを構成する薄膜抵抗67，68の材料としては、タンタル（Ｔａ）を含有し、かつその比抵抗が１ｍΩ・ｃｍ以上であるものが望ましい。具体的な材料としては、窒化タンタルやＴａＳｉＮ，Ｔａ−Ｓｉ−Ｏを例示することができる。例えば、窒化タンタルの場合であれば、Ｔａをターゲットとして、窒素を加えてスパッタリングを行なうリアクティブスパッタ法により、所望の組成比および抵抗率の薄膜抵抗67，68を成膜することができる。

このスパッタリングの条件を適宜選択することにより、膜厚が40ｎｍ以上で、比抵抗が１ｍΩ・ｃｍ以上の薄膜抵抗67，68を形成することができる。さらに、スパッタリングの終了後、レジストを塗布して所定の形状に加工した後、反応性イオンエッチング（ＲＩＥ）等のエッチングプロセスを行なうことにより、簡便にパターニングすることができる。

可変容量コンデンサＣｔを周波数１ＧＨｚで使用し、容量を１ｐＦとした場合には、この周波数でのインピーダンスに悪影響を与えないように薄膜抵抗67，68をインピーダンスの100倍以上の抵抗値に設定するものとすると、必要な第１および第２共通バイアスラインＢＩ，ＢＯの抵抗値は、約16ｋΩ以上であればよい。可変容量コンデンサＣｔにおける薄膜抵抗61〜66の比抵抗率は１ｍΩ・ｃｍ以上が望ましいため、例えば第１および第２共通バイアスラインＢＩ，ＢＯの抵抗値として20ｋΩを得る場合であれば、薄膜抵抗67，68のアスペクト比（長さ／幅）は、膜厚を50ｎｍとしたとき100以下とできるため、素子形状を大きくすることなく実現可能なアスペクト比を有する薄膜抵抗67，68となる。

また、絶縁層７は、この上に形成する引き出し電極層８と下部電極層２との絶縁を確保するために必要である。さらに、この絶縁層７は、第１および第２共通バイアスラインＢＩ，ＢＯ、第１および第２バイアスラインＢ11，Ｂ12，Ｂ13，Ｂ21，Ｂ22，Ｂ23を被覆しており、薄膜抵抗61〜68が酸化されるのを防止できるため、第１および第２共通バイアスラインＢＩ，ＢＯ、第１および第２バイアスラインＢ11，Ｂ12，Ｂ13，Ｂ21，Ｂ22，Ｂ23の抵抗値を経時的に一定とすることができ、これにより信頼性を向上させることができる。絶縁層７の材料は、耐湿性を向上させるために、窒化ケイ素および酸化ケイ素の少なくとも１種類より成るものとするとよい。これらは、被覆性を考慮して、化学気相堆積法等により成膜することが望ましい。

また、絶縁層７は、通常のレジストを用いるドライエッチング法等により、所望の形状に加工することができる。そして、絶縁層７には、薄膜抵抗61〜66と引き出し電極層８との接続を確保するために導体ライン33，34の一部を露出させるために、導体ライン33，34上の絶縁層７に導体ライン33，34に到達する貫通孔を設けている。その他でこの絶縁層７から露出させる部位としては、上部電極層４および半田端子部111，112，113，114のみとしておくことが、耐湿性向上の観点から好ましい。

また、半田端子部111，112，113，114を露出させて全体を被覆するように、保護層９を形成する。保護層９は、可変容量素子Ｃ１を始めとする可変容量コンデンサＣｔの構成部材を機械的に保護するほか、薬品等による汚染から保護するためのものである。ただし、この保護層９の形成時には、半田端子部111，112，113，114を露出するようにする。保護層９の材料としては、耐熱性が高く、段差に対する被覆性が優れたものが良く、具体的には、ポリイミド樹脂やＢＣＢ樹脂等を用いる。これらは、樹脂原料を塗布した後、所定の温度で硬化させることにより形成される。

半田拡散防止層10は、半田端子部111，112，113，114形成の際のリフローや実装の際に、半田端子部111，112，113，114の半田の下部電極層２への拡散を防止するために形成する。この半田拡散防止層10の材料としては、Ｎｉが好適である。また、半田拡散防止層10の表面には、半田濡れ性を向上させるために、半田濡れ性の高いＡｕ，Ｃｕ等を0.1μｍ程度形成する場合もある。

最後に、半田端子部111，112，113，114を形成する。これは、可変容量コンデンサＣｔの外部の配線基板への実装を容易にするために形成する。これら半田端子部111，112，113，114は、半田端子部111，112，113，114に所定のマスクを用いて半田ペーストを印刷後、リフローを行なうことにより形成するのが一般的である。

以上述べた可変容量コンデンサＣｔによれば、第１および第２共通バイアスラインＢＩ，ＢＯ、第１および第２バイアスラインＢ11，Ｂ12，Ｂ13，Ｂ21，Ｂ22，Ｂ23もしくはその一部に、窒化タンタルを含有し、かつ比抵抗が１ｍΩ・ｃｍ以上の薄膜抵抗61〜68を用いることにより、薄膜抵抗61〜68のアスペクト比を低減して可変容量コンデンサの小型化を実現している。さらには、第１および第２共通バイアスラインＢＩ，ＢＯ、第１および第２バイアスラインＢ11，Ｂ12，Ｂ13，Ｂ21，Ｂ22，Ｂ23を支持基板１上に直接形成することにより、可変容量素子Ｃ１等の各素子を構成する層の数が低減されている。また、各素子を構成する各導体層や誘電体層等の形成工程を共通化できるため、構造が比較的複雑であるにもかかわらず、非常に簡単に形成することができる。

なお、本発明は以上の実施の形態の例に限定されるものではなく、本発明の要旨を逸脱しない範囲で種々の変更を加えることは何ら差し支えない。例えば、上述の実施の形態の例では、バイアス供給回路である第１および第２共通バイアスラインＢＩおよびＢＯを共通にしているが、図９の等価回路図に示すように、バイアス供給回路であるバイアスラインＢ11，Ｂ12，Ｂ13，Ｂ21，Ｂ22，Ｂ23をそれぞれの可変容量素子Ｃ１，Ｃ２，Ｃ３，Ｃ４，Ｃ５に対して個別に設けた構成とした可変容量コンデンサＣｔを有した可変整合回路としても構わない。

本発明の可変整合回路の実施の形態の一例を示す等価回路図である。 図１に示す可変整合回路のインピーダンス整合を説明するためのスミスチャートである。 ５つの可変容量素子を有する可変容量コンデンサの例を示す透視状態の平面図である。 図３に示す可変容量コンデンサの作製途中の状態を示す平面図である。 図３のＡ−Ａ’線断面図である。 本発明の可変整合回路の実施の形態の他の例を示す等価回路図である。 バイアス供給回路を有する可変容量コンデンサの例を示す透視状態の平面図である。 図７に示す可変容量コンデンサの作製途中の状態を示す平面図である。 バイアス供給回路を個別に設けた本発明の可変整合回路の実施の形態の例を示す等価回路図である。 従来の可変整合回路の例を示す等価回路図である。

符号の説明

１・・・支持基板
２・・・下部電極層
31、32、33、34・・・導体ライン
４・・・薄膜誘電体層
５・・・上部電極層
61、62、63、64、65、66、67、68・・・薄膜抵抗
７・・・絶縁層
８・・・引出し電極層
９・・・保護層
10・・・半田拡散防止層
111、112、113、114・・・半田端子部
Ｃ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５・・・可変容量素子
Ｃｔ・・・可変容量コンデンサ
Ｃ11・・・直流制限容量素子
Ｂ11、Ｂ12、Ｂ13・・・第１バイアスライン
Ｂ21、Ｂ22、Ｂ23・・・第２バイアスライン
ＢＩ・・・第１共通バイアスライン
ＢＯ・・・第２共通バイアスライン
Ｒ11、Ｒ12、Ｒ13、Ｒ21、Ｒ22、Ｒ23、ＲＯ、ＲＩ・・・抵抗成分
Ｖ・・・バイアス端子
Ｖ１、Ｖ11、Ｖ12、Ｖ13・・・第１バイアス端子
Ｖ２、Ｖ21、Ｖ22、Ｖ23・・・第２バイアス端子

Claims (2)

1. インピーダンス素子と可変容量コンデンサとを有する可変整合回路において、前記可変容量コンデンサは、入力端子と出力端子との間に、印加電圧により誘電率が変化する薄膜誘電体層を用いた複数の可変容量素子が直流的に並列接続され、かつ高周波的に直列接続されていることを特徴とする可変整合回路。
2. 前記可変容量コンデンサは、複数の前記可変容量素子の電極に接続された、抵抗成分およびインダクタ成分の少なくとも一方を含むバイアス供給回路を有することを特徴とする請求項１記載の可変整合回路。

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