KR101638562B1 - 반도체 저항 요소, 상기 반도체 저항 요소를 포함하는 반도체 모듈, 및 상기 반도체 모듈을 포함하는 프로세서 베이스드 시스템 - Google Patents
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Abstract
반도체 저항 요소를 제공할 수 있다. 이를 위해서, 절연 기판이 준비될 수 있다. 상기 절연 기판 상에 저항 패턴들을 형성할 수 있다. 상기 저항 패턴들은 서로에 대해서 직각을 이루는 평면들 상에 배치될 수 있다. 상기 저항 패턴들 상에 전극들이 배치될 수 있다. 상기 전극들의 일 단들은 저항 패턴들과 전기적으로 접속할 수 있다. 상기 전극들의 타 단들은 선택된 평면 상에 위치할 수 있다. 상기 반도체 저항 요소는 반도체 모듈 상에 배치될 수 있다. 상기 반도체 모듈은 프로세서 베이스드 시스템(Processor-based system)에 배치될 수 있다.
Description
실시예들은 반도체 저항 요소, 상기 반도체 저항 요소를 포함하는 반도체 모듈, 및 상기 반도체 모듈을 포함하는 프로세서 베이스드 시스템에 관한 것이다.
최근에, 반도체 모듈은 고기능화 및 고집적화에 대응하면서 제조되고 있다. 상기 반도체 모듈의 고기능화는 인쇄 회로 기판 상에 서로 다른 기능을 가지는 반도체 장치들을 사용해서 이룰 수 있다. 상기 반도체 기판의 고집적화는 인쇄 회로 기판의 작은 면적 상에 반도체 장치들 및/ 또는 반도체 저항 요소들을 집적시켜서 이룰 수 있다. 이 경우에, 상기 반도체 장치들은 반도체 모듈의 고집적화를 구현시키기 위해서 반도체 패키지 구조물 내 차례로 적층될 수 있다.
상기 반도체 저항 요소들의 각각은 반도체 모듈의 고집적화를 구현시키기 위해서 절연 기판 상에 저항 패턴들을 동일 레벨에 가질 수 있다. 그러나, 상기 반도체 모듈의 고집적화에 계속적으로 대응되기 위해서, 상기 저항 패턴들은 절연 기판 상에서 동일 레벨에 배치되는데 공정적인 한계를 가질 수 있다. 왜냐하면, 상기 저항 패턴들은 반도체 모듈의 계속적인 고집적화와 함께 전기적으로 서로 접속할 수 있는 확률을 절연 기판 상에서 크게 가질 수 있기 때문이다.
상기 반도체 모듈은 반도체 저항 요소로 인해서 열악한 전기적 특성을 가질 수 있다. 상기 반도체 모듈은 프로세서 베이스드 시스템(Processor-based System)에 구비될 수 있다. 상기 프로세서 베이스드 시스템은 반도체 모듈 내 반도체 저항 요소 때문에 열악한 전기적 특성을 계속해서 가질 수 있다.
상술한 종래 기술의 문제점을 해결하기 위해서, 실시예들은 절연 기판의 표면을 따라서 서로 다른 레벨들에 저항 패턴들을 포함하는 반도체 저항 요소를 제공하는데 있다.
실시예들은 절연 기판 상에서 저항 패턴들의 배치에 공정적인 여유도를 가지는 반도체 저항 요소를 포함하는 반도체 모듈 및 프로세서 베이스드 시스템을 제공하는데 있다.
상기 기술적 과제들을 구현하기 위해서, 실시예들은 공정 여유도를 가지는 반도체 저항 요소, 상기 반도체 저항 요소를 포함하는 반도체 모듈, 및 상기 반도체 모듈을 포함하는 프로세서 베이스드 시스템을 제공할 수 있다.
실시예들에 따르는 반도체 저항 요소는 기판을 포함한다. 상기 기판은 제 1 내지 6 평면들을 가지면서 3 차원 공간 내 입체를 이룰 수 있다. 상기 제 1 및 2 평면들은 X 방향으로 위치한다. 상기 제 3 및 4 평면들은 Y 방향으로 상기 제 1 및 2 평면들 사이에 위치한다. 상기 제 5 및 6 평면들은 Z 방향으로 상기 제 1 및 2 평면들 사이에 위치한다. 상기 제 1 및 2 평면들 중 선택된 하나를 덮는 적어도 하나의 제 1 저항 패턴이 배치될 수 있다. 상기 제 3 내지 6 평면들 중 적어도 하나에 적어도 하나의 제 2 저항 패턴이 배치될 수 있다.
선택된 실시예들에 따라서, 상기 반도체 저항 요소들은 제 1 내지 4 전극을 더 포함할 수 있다. 상기 제 1 및 2 전극들은 상기 적어도 하나의 제 1 저항 패턴의 양 끝단들과 전기적으로 각각 접속할 수 있다. 상기 제 3 및 4 전극들은 상기 적어도 하나의 제 2 저항 패턴의 양 끝단들과 전기적으로 각각 접속할 수 있다.
선택된 실시예들에 따라서, 상기 제 1 및 2 전극들은 상기 제 3 및 4 평면들을 각각 지나서 상기 제 1 및 2 평면들로 연장할 수 있다. 상기 적어도 하나의 제 1 저항 패턴은 상기 제 1 및 2 평면들 중 상기 선택된 하나 상에 배치될 수 있다.
선택된 실시예들에 따라서, 상기 제 3 및 4 전극들은 한 쌍으로 상기 제 5 및 6 평면들 중 적어도 하나를 지나서 상기 제 1 및 2 평면들 중 적어도 하나로 연장할 수 있다. 상기 적어도 하나의 제 2 저항 패턴은 상기 제 5 및 6 평면들 중 상기 적어도 하나 상에 배치될 수 있다.
나머지 실시예들에 따라서, 상기 적어도 하나의 제 2 저항 패턴은 상기 적어도 하나의 제 1 저항 패턴에 대해서 평행하게 배치되거나 비스듬하게 배치될 수 있다.
실시예들에 따르는 반도체 모듈은 모듈 기판 및 반도체 저항 요소를 포함할 수 있다. 상기 반도체 저항 요소는 상기 모듈 기판 상에 적어도 하나 위치할 수 있다. 상기 반도체 저항 요소는 상기 모듈 기판과 전기적으로 접속할 수 있다. 상기 반도체 저항 요소는 기판을 포함할 수 있다. 상기 기판은 제 1 내지 6 평면들로 둘러싸일 수 있다. 상기 제 1 및 2 평면들은 서로 다른 레벨들에 각각 위치할 수 있다. 상기 제 3 및 4 평면들은 일 방향으로 상기 제 1 및 2 평면들 사이에 위치할 수 있다. 상기 제 5 및 6 평면들은 타 방향으로 상기 제 1 및 2 평면들 사이에 위치할 수 있다. 상기 제 1 및 2 평면들 중 선택된 하나를 부분적으로 덮는 적어도 하나의 제 1 저항 패턴이 배치될 수 있다. 상기 제 3 내지 6 평면들 중 적어도 하나에 적어도 하나의 제 2 저항 패턴이 배치될 수 있다.
선택된 실시예들에 따라서, 상기 반도체 모듈은 제 1 내지 4 전극들을 더 포함할 수 있다. 상기 제 1 및 2 전극들은 상기 적어도 하나의 제 1 저항 패턴의 양 끝단들과 전기적으로 각각 접속할 수 있다. 상기 제 3 및 4 전극들은 상기 적어도 하나의 제 2 저항 패턴의 양 끝단들과 전기적으로 각각 접속할 수 있다. 상기 적어도 하나의 제 2 저항 패턴은 상기 적어도 하나의 제 1 저항 패턴에 대해서 평행하게 배치되거나 비스듬하게 배치될 수 있다.
선택된 실시예들에 따라서, 상기 제 1 및 2 전극들은 상기 제 3 및 4 평면들을 각각 지나서 상기 제 1 및 2 평면들로 연장할 수 있다. 상기 적어도 하나의 제 1 저항 패턴은 상기 제 1 및 2 평면들 중 상기 선택된 하나 상에 배치될 수 있다. 상기 제 3 및 4 전극들은 한 쌍으로 상기 제 5 및 6 평면들 중 적어도 하나를 지나서 상기 제 1 및 2 평면들 중 적어도 하나로 연장할 수 있다. 상기 적어도 하나의 제 2 저항 패턴은 상기 제 5 및 6 평면들 중 상기 적어도 하나 상에 배치될 수 있다.
선택된 실시예들에 따라서, 상기 제 1 및 2 전극들은 상기 제 3 및 4 평면들을 각각 지나서 상기 제 1 및 2 평면들로 연장할 수 있다. 상기 적어도 하나의 제 1 저항 패턴은 상기 제 1 및 2 평면들 중 상기 선택된 하나 상에 배치될 수 있다. 상기 제 3 및 4 전극들은 상기 제 5 및 6 평면들 중 적어도 하나 상에서 서로 다른 레벨들의 각각에 적어도 한 쌍으로 위치해서 상기 제 1 및 2 평면들 중 적어도 하나로 연장할 수 있다. 상기 적어도 하나의 제 2 저항 패턴은 상기 제 5 및 6 평면들 중 상기 적어도 하나 상에 배치될 수 있다.
선택된 실시예들에 따라서, 상기 제 1 및 2 전극들은 상기 제 3 및 4 평면들을 각각 지나서 상기 제 1 및 2 평면들로 연장할 수 있다. 상기 적어도 하나의 제 1 저항 패턴은 상기 제 1 및 2 평면들 중 상기 선택된 하나에 위치하는 제 1 그루브(Groove)를 채우면서 상기 제 1 그루브로부터 돌출할 수 있다. 상기 제 3 및 4 전극들은 한 쌍으로 상기 제 5 및 6 평면들 중 적어도 하나를 지나서 상기 제 1 및 2 평면들 중 적어도 하나로 연장할 수 있다. 상기 적어도 하나의 제 2 저항 패턴은 상기 제 5 및 6 평면들 중 상기 적어도 하나에 위치하는 제 2 그루브를 채우면서 상기 제 2 그루브로부터 돌출할 수 있다.
선택된 실시예들에 따라서, 상기 제 1 및 2 전극들은 상기 제 3 및 4 평면들을 각각 지나서 상기 제 1 및 2 평면들로 연장할 수 있다. 상기 적어도 하나의 제 1 저항 패턴은 상기 제 1 및 2 평면들 중 상기 선택된 하나에 위치하는 제 1 그루브를 채우면서 상기 제 1 그루브로부터 돌출할 수 있다. 상기 제 3 및 4 전극들은 상기 제 5 및 6 평면들 중 적어도 하나 상에서 서로 다른 레벨들의 각각에 적어도 한 쌍으로 위치해서 상기 제 1 및 2 평면들 중 적어도 하나로 연장할 수 잇다. 상기 적어도 하나의 제 2 저항 패턴은 상기 제 5 및 6 평면들 중 상기 적어도 하나에 위치하는 제 2 그루브를 채우면서 상기 제 2 그루브로부터 돌출할 수 있다.
선택된 실시예들에 따라서, 상기 제 1 및 2 전극들은 상기 제 3 및 4 평면들을 각각 지나서 상기 제 1 및 2 평면들로 연장할 수 있다. 상기 적어도 하나의 제 1 저항 패턴은 상기 제 1 및 2 평면들 중 상기 선택된 하나 상에 배치될 수 있다. 상기 제 3 및 4 전극들은 상기 제 5 및 6 평면들을 각각 지나서 상기 제 1 및 2 평면들 중 적어도 하나로 연장할 수 있다. 상기 적어도 하나의 제 2 저항 패턴은 상기 제 5 및 6 평면들 사이의 상기 기판을 관통해서 상기 제 3 및 4 전극들과 접촉할 수 있다.
선택된 실시예들에 따라서, 상기 제 1 및 2 전극들은 상기 제 3 및 4 평면들을 각각 지나서 상기 제 1 및 2 평면들로 연장할 수 있다. 상기 적어도 하나의 제 1 저항 패턴은 상기 제 1 및 2 평면들 중 상기 선택된 하나 상에 배치될 수 있다. 상기 제 3 및 4 전극들의 각각은 상기 제 5 및 6 평면들의 각각에 위치해서 서로 다른 레벨들에 적어도 하나 배치되고, 그리고 상기 제 1 및 2 평면들 중 적어도 하나로 연장할 수 있다. 상기 적어도 하나의 제 2 저항 패턴은 상기 제 5 및 6 평면들 사이의 상기 기판을 관통해서 상기 제 3 및 4 전극들과 접촉할 수 있다.
선택된 실시예들에 따라서, 상기 반도체 모듈은 적어도 하나의 제 3 저항 패턴, 그리고 제 5 및 6 전극들을 더 포함할 수 있다. 상기 적어도 하나의 제 3 저항 패턴은 상기 적어도 하나의 제 2 저항 패턴의 주변에 배치될 수 있다. 상기 제 5 및 6 전극들은 상기 적어도 하나의 제 3 저항 패턴의 양 끝단들과 전기적으로 각각 접속할 수 있다. 상기 제 1 및 2 전극들은 상기 제 3 및 4 평면들을 각각 지나서 상기 제 1 및 2 평면들로 연장할 수 있다. 상기 적어도 하나의 제 1 저항 패턴은 상기 제 1 및 2 평면들 중 상기 선택된 하나 상에 배치될 수 있다.
상기 제 3 및 4 전극들은 한 쌍으로 상기 제 5 및 6 평면들 중 적어도 하나 내 일 영역(One region)을 덮으면서 상기 제 1 및 2 평면들 중 적어도 하나로 연장할 수 있다. 상기 적어도 하나의 제 2 저항 패턴은 상기 제 5 및 6 평면들 중 상기 적어도 하나의 상기 일 영역 상에 배치될 수 있다. 상기 제 5 및 6 전극들은 한 쌍으로 상기 제 5 및 6 평면들 중 상기 적어도 하나 내 타 영역(Other region)을 덮으면서 상기 제 1 및 2 평면들 중 상기 적어도 하나로 연장할 수 있다. 상기 적어도 하나의 제 3 저항 패턴은 상기 제 5 및 6 평면들 중 상기 적어도 하나 내 상기 타 영역 상에 배치될 수 있다.
나머지 실시예들에 따라서, 상기 제 1 및 2 전극들 사이의 폭은 상기 제 3 및 4 전극들 사이의 폭과 동일하거나 다른 크기를 가질 수 있다. 상기 제 3 및 4 전극들 사이의 폭은 상기 제 5 및 6 전극들 사이의 폭과 다른 크기를 가질 수 있다. 상기 적어도 하나의 제 2 저항 패턴은 상기 적어도 하나의 제 3 저항 패턴에 대해서 평행하게 배치되거나 비스듬하게 배치될 수 있다.
실시예들에 따르는 프로세서 베이스드 시스템은 시스템 보드, 제 1 모듈 장치 및 제 2 모듈 장치를 포함할 수 있다. 상기 시스템 보드는 적어도 하나의 버스 라인을 가질 수 있다. 상기 제 1 모듈 장치는 상기 시스템 보드 상에 위치해서 상기 적어도 하나의 버스 라인과 전기적으로 접속할 수 있다. 상기 제 2 모듈 장치는 상기 시스템 보드 상에 위치해서 상기 적어도 하나의 버스 라인과 전기적으로 접속할 수 있다. 상기 제 1 및 2 모듈 장치들 중 적어도 하나는 반도체 모듈을 가질 수 있다. 상기 반도체 모듈은 적어도 하나의 반도체 저항 소자를 가질 수 있다.
상기 적어도 하나의 반도체 저항 소자는 기판을 포함할 수 있다. 상기 기판은 제 1 내지 6 평면들을 가지면서 3 차원 공간 내 입체를 이룰 수 있다. 상기 제 1 및 2 평면들은 X 방향으로 위치한다. 상기 제 3 및 4 평면들은 Y 방향으로 상기 제 1 및 2 평면들 사이에 위치한다. 상기 제 5 및 6 평면들은 Z 방향으로 상기 제 1 및 2 평면들 사이에 위치한다. 상기 제 1 및 2 평면들 중 선택된 하나를 덮는 적어도 하나의 제 1 저항 패턴이 배치될 수 있다. 상기 제 3 내지 6 평면들 중 적어도 하나에 적어도 하나의 제 2 저항 패턴이 배치될 수 있다.
선택된 실시예들에 따라서, 상기 제 1 모듈 장치는 중앙 처리 장치(Central Processing Unit), 플로피 디스크 드라이브(Floppy Disk Drive) 및 콤팩 디스크 롬 드라이브(Compack Disk ROM Drive)를 가질 수 있다. 상기 제 2 모듈 장치는 제 1 입/ 출력 장치(First I/O Device), 제 2 입/ 출력 장치(Second I/O Device), 롬(Read-only Memory) 및 램(Random Access Memory)을 포함할 수 있다.
선택된 실시예들에 따라서, 상기 프로세서 베이스드 시스템은 제 1 내지 4 전극들을 더 포함할 수 있다. 상기 제 1 내지 2 전극들은 상기 적어도 하나의 제 1 저항 패턴의 양 끝단들과 전기적으로 각각 접속할 수 있다. 상기 제 3 및 4 전극들은 상기 적어도 하나의 제 2 저항 패턴의 양 끝단들과 전기적으로 각각 접속할 수 있다. 상기 적어도 하나의 제 2 저항 패턴은 상기 적어도 하나의 제 1 저항 패턴에 대해서 평행하게 배치되거나 비스듬하게 배치될 수 있다.
선택된 실시예들에 따라서, 상기 제 1 및 2 전극들은 상기 제 3 및 4 평면들을 각각 지나서 상기 제 1 및 2 평면들로 연장할 수 있다. 상기 적어도 하나의 제 1 저항 패턴은 상기 제 1 및 2 평면들 중 상기 선택된 하나 상에 배치될 수 있다.
나머지 실시예들에 따라서, 상기 제 3 및 4 전극들은 한 쌍으로 상기 제 5 및 6 평면들 중 적어도 하나를 지나서 상기 제 1 및 2 평면들 중 적어도 하나로 연장할 수 있다. 상기 적어도 하나의 제 2 저항 패턴은 상기 제 5 및 6 평면들 중 상기 적어도 하나 상에 배치될 수 있다.
상술한 바와 같이, 실시예들은 절연 기판 상에서 저항 패턴들의 배치에 공정적인 여유도를 가지는 반도체 저항 요소를 제공한다. 이를 위해서, 상기 반도체 저항 요소는 절연 기판 상에서 서로에 대해서 직각을 이루는 평면들 상에 저항 패턴들을 가질 수 있다. 상기 저항 패턴들은 반도체 저항 요소에서 서로에 대해서 엇갈리도록 선택된 평면 상에, 및 절연 기판에 배치될 수도 있다.
이를 통해서, 상기 반도체 저항 요소는 반도체 모듈의 고집적화에 대응되어서 종래 기술 대비 전기적으로 서로 접속할 수 있는 확률을 작게 가지는 저항 패턴들을 기질 수 있다. 따라서, 상기 반도체 저항 요소는 반도체 모듈에 구비되어서 종래 기술 대비 목적하는 전기적인 저항값을 반도체 모듈의 구성 요소에 제공할 수 있다.
더불어서, 상기 반도체 저항 요소는 프로세서 베이스드 시스템(Processor-based system)에 구비되어서 종래 기술 대비 전기적인 특성을 향상시킬 수 있다.
도 1 은 실시예들에 따르는 반도체 모듈을 보여주는 평면도이다.
도 2 는 도 1 의 영역 'A' 를 확대시켜서 반도체 저항 요소 아래에 위치하는 전기 패드들을 보여주는 확대도이다.
도 3 내지 7 은 도 1 의 반도체 저항 요소의 형성방법을 설명하는 개략도들이다.
도 8 및 9 는 도 1 의 반도체 저항 요소의 형성방법을 설명하는 개략도들이다.
도 10 및 11 은 도 1 의 반도체 저항 요소의 형성방법을 설명하는 개략도들이다.
도 12 는 도 1 의 반도체 모듈을 포함하는 프로세서 베이스드 시스템(Processor-based system)을 보여주는 평면도이다.
도 2 는 도 1 의 영역 'A' 를 확대시켜서 반도체 저항 요소 아래에 위치하는 전기 패드들을 보여주는 확대도이다.
도 3 내지 7 은 도 1 의 반도체 저항 요소의 형성방법을 설명하는 개략도들이다.
도 8 및 9 는 도 1 의 반도체 저항 요소의 형성방법을 설명하는 개략도들이다.
도 10 및 11 은 도 1 의 반도체 저항 요소의 형성방법을 설명하는 개략도들이다.
도 12 는 도 1 의 반도체 모듈을 포함하는 프로세서 베이스드 시스템(Processor-based system)을 보여주는 평면도이다.
발명의 실시예들은 이후로 첨부 도면들을 참조해서 보다 상세하게 설명하기로 한다. 그러나, 발명은 여러가지 다른 형태들로 구체화되어질 수 있고, 그리고 여기에서 설명되는 실시예들로 한정되는 것으로 해석되지 않는다. 오히려, 상기 실시예들은 발명을 더욱 철저하고 그리고 완전하게 되도록 해주며, 당업자에게 발명의 영역을 충분히 전달할 수 있도록 해준다. 비록 '기판', '전극', '저항 패턴', '보호막' .. 등을 지칭하는 용어들이 여러 구성 요소들을 기술하기 위하여 여기에서 사용되어질 수 있다면, 상기 구성 요소들은 이러한 용어들로 한정되지 않는 것으로 이해되어질 것이다.
단지, 이러한 용어들은 어떤 구성 요소로부터 다른 구성 요소를 구별하기 위해서 사용되어질 뿐이다. 여기에서, 사용되어진 바와 같이, '적어도 하나' 를 지칭하는 용어는 하나 이상으로 관련을 가지고 열거된 항목들에 대해서 유추할 수 있는 모든 조합들을 포함한다. "주변, 선택된, 나머지, 아래 및 상에" 등과 같이 특별히 상대적인 용어들은 선택된 구성 요소, 다른 구성 요소와 어떤 형상과의 상대적인 관계, 또는 도면들에 도시된 형상을 간단하게 설명하는데 설명의 간소화를 위해서 사용되어질 수 있다. 그리고, 여기에서 전문용어의 사용은 특별한 실시예들을 단지 설명하기 위함이지 발명을 한정하려는 것은 아니다.
이제, 실시예들에 따르는 반도체 모듈은 도 1 및 2 를 참조해서 보다 상세하게 설명하기로 한다.
도 1 은 실시예들에 따르는 반도체 모듈을 보여주는 평면도이다.
도 1 을 참조하면, 반도체 모듈(190)은 모듈 기판(173)을 포함할 수 있다. 상기 모듈 기판(173)은 인쇄 회로 기판일 수 있다. 상기 인쇄 회로 기판은 유연성을 가지거나 가지지 않을 수 있다. 상기 모듈 기판(173)은 내부 회로들(도면에 미 도시), 도 2 의 전기 패드들(B1, B2, B3, B4, B5, B6, B7, B8) 및 커넥터(179)들을 포함할 수 있다. 상기 내부 회로들은 전기 패드들 및 커넥터(179)들과 전기적으로 접속할 수 있다. 상기 모듈 기판(173) 상에 반도체 패키지 구조물(185)들 및 반도체 저항 요소(163, 166 또는 169)들이 배치될 수 있다.
상기 반도체 패키지 구조물(185)들의 각각은 반도체 장치(도면에 미 도시)를 적어도 하나 가질 수 있다. 상기 반도체 패키지 구조물(185)들은 동일한 기능을 가지거나 가지지 않을 수 있다. 상기 반도체 저항 요소(163, 166 또는 169)들은 반도체 패키지 구조물(185)들 주변에 위치할 수 있다. 상기 반도체 저항 요소(163, 166 또는 169)들 및 반도체 패키지 구조물(185)들은 모듈 기판(173)의 내부 회로들, 및/ 또는 전기 배선(176)들을 통해서 모듈 기판(173)의 커넥터(179)들과 전기적으로 접속할 수 있다.
도 2 는 도 1 의 영역 'A' 를 확대시켜서 반도체 저항 요소 아래에 위치하는 전기 패드들을 보여주는 확대도이다.
도 2 를 참조하면, 실시예들에 따르는 반도체 모듈(173)은 인쇄 회로 기판(173)에 전기 패드들(B1, B2, B3, B4, B5, B6, B7, B8)을 포함할 수 있다. 상기 전기 패드들(B1, B2, B3, B4, B5, B6, B7, B8)은 8 개를 한 단위로 해서 도 1 의 반도체 저항 요소(163, 166 또는 169)들의 각각 아래에 위치할 수 있다. 상기 전기 패드들(B1, B2, B3, B4, B5, B6, B7, B8) 중 일부(B1, B2, B3, B4)는 도 1 의 커넥터(179)들의 배열 방향에 따라서 제 1 피치(P1)를 가지거나 다른 피치를 가질 수 있다.
상기 전기 패드들(B1, B2, B3, B4, B5, B6, B7, B8) 중 나머지(B5, B6, B7, B8)는 커넥터(179)들의 배열 방향에 대해서 직각으로 제 2 피치(P2)를 가지거나 다른 피치를 가질 수 있다. 상기 제 2 피치(P2)는 제 1 피치(P1)와 동일하거나 다른 크기를 가질 수 있다. 상기 제 1 및 2 피치들(P1, P2)이 동일한 크기를 가지는 경우에, 상기 전기 패드들(B1, B2, B3, B4)의 면적들의 각각은 전기 패드들(B5, B6, B7, B8)의 면적들의 각각과 동일하거나 다른 크기를 가질 수 있다.
상기 제 1 및 2 피치들(P1, P2)이 다른 크기를 가지는 경우에, 상기 전기 패드들(B1, B2, B3, B4)의 면적들의 각각은 전기 패드들(B5, B6, B7, B8)의 면적들의 각각과 동일하거나 다른 크기를 가질 수 있다.
(제 1 실시예)
도 3 내지 7 은 도 1 의 반도체 저항 요소의 형성방법을 설명하는 개략도들이다.
도 3 은 실시예들에 따르는 반도체 저항 요소의 형성방법의 초기 단계를 설명하는 사시도이다.
도 3 을 참조하면, 실시예들에 따라서 플레이트(Plate; 5)를 준비할 수 있다. 상기 플레이트(5)는 절연 물질을 포함할 수 있다. 상기 플레이트(5)는 트랜치들 및 홀들(도면에 미 도시)을 가질 수 있다. 상기 트랜치들은 플레이트(5)의 소정 영역을 둘러싸도록 형성되어서 절연 기판(15)을 정의할 수 있다. 상기 홀들은 트랜치들을 따라서 위치하고, 그리고 서로에 대해서 이격하면서 플레이트(5)를 관통하도록 형성될 수 있다.
상기 절연 기판(15)은 플레이트(5)에 복수 개 형성될 수 있다. 상기 절연 기판(15)은 3 차원 공간에서 제 1 내지 6 평면들(S1, S2, S3, S4, S5, S6)로 둘러싸이는 입체(Solid body)로 한정될 수 있다. 상기 제 1 및 2 평면들(S1, S2)은 3 차원 공간의 X 방향을 따라서 서로 다른 레벨들에 각각 위치할 수 있다. 상기 제 3 및 4 평면들(S3, S4)은 3 차원 공간의 Y 방향을 따라서 제 1 및 2 평면들(S1, S2) 사이에 형성될 수 있다.
상기 제 3 및 4 평면들(S3, S4)은 3 차원 공간의 Y 방향을 따라서 동일한 레벨에 위치할 수 있다. 상기 제 3 및 4 평면들(S3, S4)은 3 차원 공간의 Y 방향을 따라서 다른 레벨들에 각각 위치할 수 있다. 상기 제 5 및 6 평면들(S5, S6)은 3 차원 공간의 Z 방향을 따라서 제 1 및 2 평면들(S1, S2) 사이에 형성될 수 있다. 상기 제 5 및 6 평면들(S5, S6)은 3 차원 공간의 Z 방향을 따라서 동일한 레벨에 위치할 수 있다.
상기 제 5 및 6 평면들(S5, S6)은 3 차원 공간의 Z 방향을 따라서 다른 레벨에 위치할 수 있다. 이 경우에, 상기 제 1 평면(S1) 및 제 2 평면(S2)은 플레이트(5)로부터 절연 기판(15)이 분리되기 전에 플레이트(5)로부터 노출될 수 있다. 상기 제 3 평면(S3) 및/ 또는 제 4 평면(S4)은 플레이트(5)로부터 절연 기판(15)이 분리되기 전에 플레이트(5)로부터 노출되지 않을 수 있다. 더불어서, 상기 제 5 평면(S5) 및/ 또는 제 6 평면(S6)은 플레이트(5)로부터 절연 기판(15)이 분리되기 전에 플레이트(5)로부터 노출되지 않을 수 있다.
상기 트랜치들은 3차원 공간의 X 내지 Z 방향들을 따라서 제 1 평면(S1)들 사이 및/ 또는 제 2 평면(S2)들 사이에 형성될 수 있다. 상기 홀들의 각각은 3 차원 공간의 X 내지 Z 방향들을 따라서 제 1 및 2 평면들(S1, S2) 사이에 위치해서 제 3 및 4 평면들(S3, S4)에 형성될 수 있다. 상기 제 1 내지 4 평면들(S1, S2, S3, S4)의 선택된 영역 상에 제 1 및 2 전극들(32, 34)을 3 차원 공간의 X 및 Y 방향들을 따라서 형성할 수 있다.
상기 제 1 및 2 전극들(32, 34)은 제 3 및 4 평면들(S3, S4)을 각각 지나서 제 1 및 2 평면들(S1, S2)로 연장할 수 있다. 상기 제 1 및 2 전극들(32, 34)은 제 1 및 2 평면들(S1, S2)을 부분적으로 덮으면서 서로 마주보도록 형성될 수 있다. 상기 제 1 및 2 전극들(32, 34)은 트랜치들을 부분적으로 노출시키면서 홀들의 측벽들을 컨포멀하게 덮거나 홀들을 충분히 채울 수 있다. 상기 제 1 내지 4 평면들(S1, S2, S3, S4)의 나머지 영역 상에 제 3 및 4 전극들(36, 38)을 3차원 공간의 X 및 Y 방향들을 따라서 형성할 수 있다.
상기 제 3 및 4 전극들(36, 38)은 제 1 및 2 평면들(S1, S2)을 부분적으로 덮으면서 서로 마주보도록 형성될 수 있다. 상기 제 3 및 4 전극들(36, 38)은 제 3 및 4 평면들(S3, S4)을 각각 지나서 제 1 및 2 평면들(S1, S2)로 연장할 수 있다. 상기 제 3 및 4 전극들(36, 38)은 트랜치들을 부분적으로 노출시키면서 홀들의 측벽들을 컨포멀하게 덮거나 홀들을 충분히 채울 수 있다. 상기 제 1 내지 4 전극들(32, 34, 36, 38)은 제 1 평면(S1) 상에 동일 피치로 형성되거나 다른 피치로 형성될 수 있다.
상기 제 1 내지 4 전극들(32, 34, 36, 38)은 도전 물질을 포함할 수 있다. 상기 제 1 내지 4 전극들(32, 34, 36, 38)은 Ni, NiCr 및 Sn 포함할 수 있다. 상기 제 1 내지 4 전극들(32, 34, 36, 38)은 Ni, Ag 및 Sn 을 포함할 수도 있다. 상기 제 1 내지 4 전극들(32, 34, 36, 38)은 스퍼터(Sputter) 공정 및 도금(Electroplate) 공정, 또는 프린팅(Printing) 공정 및 도금 공정을 통해서 형성될 수 있다.
상기 제 1 및 2 전극들(32, 34), 또는 제 3 및 4 전극들(36, 38) 만이 제 1 내지 4 평면들(S1, S2, S3, S4) 상에 형성될 수도 있다. 상기 제 1 내지 4 전극들(32, 34, 36, 38) 이외에 다른 전극들을 쌍으로(In pairs) 형성할 수도 있다. 상기 제 1 평면(S1) 상에 제 1 저항 패턴(55)들을 3 차원 공간의 X 및 Y 방향들을 따라서 형성할 수 있다. 상기 제 1 저항 패턴(55)들은 제 1 및 2 전극들(32, 34) 사이에, 그리고 제 3 및 4 전극들(36, 38) 사이에 형성될 수 있다.
상기 제 1 저항 패턴(55)들은 제 1 및 2 전극들(32, 34), 그리고 제 3 및 4 전극들(36, 38)과 전기적으로 접속할 수 있다. 상기 제 1 저항 패턴(55)들은 절연 물질을 포함할 수 있다. 상기 제 1 저항 패턴(55)들은 루테늄 옥사이드(Ruthenium Oxide; RuO2) 를 포함하는 금속 산화물일 수 있다. 상기 제 1 저항 패턴(55)들은 제 1 평면(S1) 상에서 제 1 내지 4 전극들(32, 34, 36, 38) 이외에 다른 전극들과 전기적으로 접속하도록 형성될 수도 있다.
상기 제 1 내지 4 전극들(32, 34, 36, 38), 그리고 제 1 저항 패턴(55)들을 덮도록 제 1 평면(S1) 상에 제 1 보호막(65)을 형성할 수 있다. 상기 제 1 보호막(65)은 절연 물질을 포함할 수 있다. 이와는 다르게, 상기 제 1 보호막(65)은 제 1 저항 패턴(55)들과 함께 제 1 평면(S1)에 위치시키지 않고 제 2 평면(S2) 상에 형성시킬 수도 있다.
도 4 는 실시예들에 따르는 반도체 저항 요소의 형성방법의 마지막 단계를 설명하는 사시도이다.
도 4 를 참조하면, 실시예들에 따라서, 도 3 의 플레이트(5)로부터 절연 기판(15)을 복수 개로 분리시킬 수 있다. 상기 절연 기판(15)은 플레이트(5)에 위치하는 제 1 및 2 홈들을 따라서 분리될 수 있다. 상기 절연 기판(15)의 제 2, 5 및 6 평면들(S2, S5, S6) 상에 제 5 내지 8 전극들(82, 84, 86, 88)을 3 차원 공간의 Y 및 Z 방향들을 따라서 형성할 수 있다. 상기 제 7 및 8 전극들(86, 88)은 도 4 에 도시하지 않았지만 제 6 평면(S6) 상에 제 5 및 6 전극들(82, 84)과 동일한 형상을 가지도록 형성될 수 있다.
상기 제 5 및 6 전극들(82, 84)은 한 쌍으로 제 5 평면(S5)을 지나서 제 2 평면(S2)으로 연장할 수 있다. 상기 제 5 및 6 전극들(82, 84)은 제 2 평면(S2) 상에서 서로 마주보도록 형성될 수 있다. 상기 제 5 및 6 전극들(82, 84)은 제 2 및 5 평면들(S2, S5) 상에 두 쌍 이상 형성될 수 있다. 상기 제 7 및 8 전극들(86, 88)은 한 쌍으로 제 6 평면(S6)을 지나서 제 2 평면(S2)으로 연장할 수 있다. 상기 제 7 및 8 전극들(86, 88)은 제 2 평면(S2) 상에서 서로 마주보도록 형성될 수 있다.
상기 제 7 및 8 전극들(86, 88)은 제 2 및 6 평면들(S2, S6) 상에 두 쌍 이상 형성될 수 있다. 도 3 의 보호막(65)이 제 1 평면(S1) 상에 형성되기 전에, 상기 제 5 내지 8 전극들(82, 84, 86, 88)은 제 1, 2, 5 및 6 평면들(S1, S2, S5, S6) 상에 형성될 수도 있다. 이 경우에, 상기 제 5 및 6 전극들(82, 84)은 제 1 및 2 평면들(S1, S2) 상에서 제 7 및 8 전극들(86, 88)과 마주볼 수 있다. 상기 제 5 내지 8 전극들(82, 84, 86, 88) 상에 제 2 저항 패턴(105)들을 3 차원 공간의 Y 및 Z 방향들을 따라서 형성할 수 있다.
상기 제 2 저항 패턴(105)들 중 선택된 하나는 제 5 평면(S5) 상에 형성될 수 있다. 상기 제 2 저항 패턴(105)들 중 선택된 하나는 제 5 및 6 전극들(82, 84)과 전기적으로 접속할 수 있다. 상기 제 2 저항 패턴(105)들 중 선택된 하나는 제 5 및 6 전극들(82, 84)과 함께 제 5 평면(S5) 상에 형성되지 않을 수도 있다. 상기 저항 패턴(105)들 중 나머지는 제 6 평면(S6) 상에 형성될 수 있다. 상기 제 2 저항 패턴(105)들 중 나머지는 제 7 및 8 전극들(86, 88)과 전기적으로 접속할 수 있다.
상기 제 2 저항 패턴(105)들 중 나머지는 제 7 및 8 전극들(86, 88)과 함께 제 6 평면(S6) 상에 형성되지 않을 수도 있다. 상기 제 2 저항 패턴(105)들은 제 1 저항 패턴(55)들에 대해서 평행하게 형성되거나 비스듬하게 형성될 수 있다. 상기 제 1 및 2 전극들(32, 34), 또는 제 3 및 4 전극들(36, 38) 사이의 폭은 제 5 및 6 전극들(82, 84), 또는 제 7 및 8 전극들(86, 88) 사이의 폭과 동일하거나 다른 크기를 가질 수 있다.
상기 제 5 내지 8 전극들(82, 84, 86, 88), 그리고 제 2 저항 패턴(105)들을 덮도록 제 5 및 6 평면들(S5, S6) 상에 제 2 보호막(155)들을 형성할 수 있다. 상기 제 2 보호막(155)들은 제 1 보호막(65)과 동일한 물질을 포함할 수 있다. 상기 제 1 및 2 보호막들(65, 155)은 절연 기판(15), 제 1 내지 8 전극들(32, 34, 36, 38, 82, 84, 86, 88), 그리고 제 1 및 2 저항 패턴들(55, 105)과 함께 실시예들에 따르는 반도체 저항 요소(163)를 구성할 수 있다.
변형된 실시예로써, 상기 제 5 및 6 전극들(82, 84)은 제 5 평면(S5) 상에서 서로 다른 레벨들의 각각에 적어도 한 쌍으로 위치해서 제 1 및 2 평면들(S1, S2) 중 적어도 하나로 연장할 수 있다. 상기 제 7 및 8 전극들(86, 88)은 제 6 평면(S6) 상에서 서로 다른 레벨들의 각각에 적어도 한 쌍으로 위치해서 제 1 및 2 평면들(S1, S2) 중 적어도 하나로 연장할 수 있다. 상기 제 2 저항 패턴(105)들은 제 5 및 6 평면들(S5, S6) 상에서 제 5 내지 8 전극들(82, 84, 86, 88)의 배열에 따라서 제 5 내지 8 전극들(82, 84, 86, 88)과 전기적으로 접속할 수 있다.
도 5 는 도 4 의 절단선들 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ' 를 따라 취해서 반도체 저항 요소를 도 3 및 4 대비 보다 상세하게 보여주는 단면도이다.
도 5 를 참조하면, 실시예들에 따르는 반도체 저항 요소(163)는 절연 기판(15) 상에 제 3 및 4 전극들(36, 38)을 포함할 수 있다. 상기 제 3 및 4 전극들(36, 38)은 제 1 평면(S1) 상에서 3 차원 공간의 X 및 Y 방향들을 따라서 배치될 수 있다. 이 경우에, 상기 제 3 및 4 전극들(36, 38), 그리고 절연 기판(15) 사이에 제 1 접착제(25)들이 배치될 수 있다. 상기 제 1 접착제(25)들은 제 3 및 4 전극들(36, 38)을 따라서 제 3 및 4 전극들(36, 38) 아래에 배치될 수 있다.
이와는 다르게, 상기 제 1 접착제(25)들은 제 3 및 4 전극들(36, 38), 그리고 절연 기판(15) 사이에 배치되지 않을 수도 있다. 상기 제 1 접착제(25)들은 절연 물질을 포함할 수 있다. 상기 제 3 및 4 전극들(36, 38) 상에 제 1 저항 패턴(55)이 3 차원 공간의 X 및 Y 방향들을 따라서 배치될 수 있다. 상기 제 1 저항 패턴(55)은 제 3 및 4 전극들(36, 38)과 중첩하도록 배치될 수 있다. 이 경우에, 상기 절연 기판(15), 제 3 및 4 전극들(36, 38), 그리고 제 1 저항 패턴(55) 사이에 제 2 접착제(45)가 배치될 수 있다.
상기 제 2 접착제(45)는 도전 물질을 포함할 수 있다. 이와는 다르게, 상기 제 2 접착제(45)는 절연 기판(15), 제 3 및 4 전극들(36, 38), 그리고 제 1 저항 패턴(55) 사이에 배치되지 않을 수도 있다. 따라서, 상기 제 1 저항 패턴(55)은 절연 기판(15), 그리고 제 3 및 4 전극들(36, 38) 사이의 요부(Concave)를 채우면서 제 3 및 4 전극들(36, 38) 상에 위치할 수 있다. 상기 제 1 및 2 접착제들(25, 45)은 제 1 평면(S1) 상에서 도 4 의 제 1 및 2 전극들(32, 34), 그리고 제 1 및 2 전극들(32, 34)과 전기적으로 접속하는 제 1 저항 패턴(55)의 주변에 상술한 바와 같이 배치될 수 있다.
상기 제 3 및 4 전극들(36, 38), 그리고 제 1 저항 패턴(55)을 덮으면서 제 1 평면(S1) 상에 도 4 의 제 1 보호막(65)이 배치될 수 있다. 상기 절연 기판(15)의 제 5 평면(S5) 상에 제 5 및 6 전극들(82, 84)이 3 차원 공간의 Y 및 Z 방향들을 따라서 배치될 수 있다. 이 경우에, 상기 제 5 및 6 전극들(82, 84), 그리고 절연 기판(15) 사이에 제 3 접착제(75)들이 배치될 수 있다. 상기 제 3 접착제(75)들은 제 1 접착제(25)들과 동일하거나 다른 물질을 포함할 수 있다.
이와는 다르게, 상기 제 3 접착제(75)들은 제 5 및 6 전극들(82, 84), 그리고 절연 기판(15) 사이에 배치되지 않을 수도 있다. 상기 제 5 및 6 전극들(82, 84) 상에 제 2 저항 패턴(105)이 3 차원 공간의 Y 및 Z 방향들을 따라서 배치될 수 있다. 이 경우에, 상기 절연 기판(15), 제 5 및 6 전극들(82, 84), 그리고 제 2 저항 패턴(105) 사이에 제 4 접착제(95)가 배치될 수 있다. 상기 제 4 접착제(95)는 제 2 접착제(45)와 동일하거나 다른 물질을 포함할 수 있다.
상기 제 3 및 4 접착제들(75, 95)은 제 6 평면(S6) 상에서 도 4 의 제 7 및 8 전극들(86, 88), 그리고 제 7 및 8 전극들(86, 88)과 전기적으로 접속하는 제 2 저항 패턴(105)의 주변에 상술한 바와 같이 배치될 수 있다. 상기 제 5 및 6 전극들(82, 84), 제 2 저항 패턴(105)을 덮으면서 제 5 평면(S5) 상에 도 4 의 제 2 보호막(155)이 배치될 수 있다.
도 6 은 도 4 의 절단선들 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ' 를 따라 취해서 반도체 저항 요소를 도 3 및 4 대비 보다 상세하게 보여주는 단면도이다. 도 6 은 도 5 와 다른 실시예들에 따르는 반도체 저항 요소를 보여준다. 도 6 은 도 5 와 동일한 부재에 대해서 동일한 부호를 사용하기로 한다.
도 6 을 참조하면, 실시예들에 따르는 반도체 저항 요소(163)는 절연 기판(15)의 제 1 평면(S1) 상에, 또는 절연 기판(15)의 제 1 평면(S1)에 제 1 저항 패턴(55)을 포함할 수 있다. 상기 절연 기판(15)은 3차원 공간의 X 및 Y 방향들을 따라서 제 1 평면(S1)에 제 1 그루브(Groove; G1)를 가지거나 가지지 않을 수 있다. 상기 제 1 그루브(G1)는 제 1 평면(S1)으로부터 절연 기판(15)의 하부측을 향해서 연장할 수 있다.
상기 제 1 평면(S1)에 제 1 그루브(G1)를 가지지 않는 경우에, 상기 절연 기판(15) 및 제 1 저항 패턴(55) 사이에 도 5 의 제 1 접착제(25)가 배치될 수 있다. 상기 제 1 평면(S1)에 제 1 그루브(G1)를 가지는 경우에, 상기 제 1 저항 패턴(55)은 제 1 그루브(G1)를 채우면서 제 1 그루브(G1) 또는 제 1 평면(S1)으로부터 돌출할 수 있다. 상기 제 1 그루브(G1)는 소정 깊이(D1)를 가질 수 있다. 상기 제 1 저항 패턴(55)은 제 1 그루브(G1)로부터 제 1 평면(S1)을 따라서 소정 길이(L1) 만큼 연장할 수 있다.
상기 제 1 저항 패턴(55)은 제 1 그루부(G1)에만 배치될 수도 있다. 상기 제 1 접착제(25)는 제 1 그루브(G1)를 컨포멀하게 덮도록 절연 기판(15) 및 제 1 저항 패턴(55) 사이에 배치될 수 있다. 상기 제 1 접착제(25)는 제 1 그루브(G1) 및/ 또는 제 1 그루브(G1)의 주변에 배치되지 않을 수도 있다. 상기 제 1 저항 패턴(55)과 중첩하는 제 3 및 4 전극들(36, 38)이 배치될 수 있다. 이 경우에, 상기 절연 기판(15), 제 3 및 4 전극들(36, 38), 그리고 제 1 저항 패턴(55) 사이에 제 2 접착제(45)들이 배치될 수 있다.
상기 제 2 접착제(45)들은 절연 기판(15), 제 3 및 4 전극들(36, 38), 그리고 제 1 저항 패턴(55) 사이에 배치되지 않을 수도 있다. 상기 제 1 그루브(G1), 그리고 제 1 및 2 접착제들(25, 45)은 제 1 평면(S1) 상에서 도 4 의 제 1 및 2 전극들(32, 34), 그리고 제 1 및 2 전극들(32, 34)과 전기적으로 접속하는 제 1 저항 패턴(55)의 주변에 상술한 바와 같이 배치될 수 있다. 상기 제 3 및 4 전극들(36, 38), 그리고 제 1 저항 패턴(55)을 덮으면서 제 1 평면(S1) 상에 도 4 의 제 1 보호막(65)이 배치될 수 있다.
실시예들에 따르는 반도체 저항 요소(163)는 절연 기판(15)의 제 5 평면(S5) 상에, 또는 절연 기판(15)의 제 5 평면(S5)에 제 2 저항 패턴(105)을 포함할 수 있다. 상기 절연 기판(15)은 3 차원 공간의 Y 및 Z 방향들을 따라서 제 5 평면(S5)에 제 2 그루브(G2)를 가지거나 가지지 않을 수 있다. 상기 제 2 그루브(G2)는 제 5 평면(S5)으로부터 절연 기판(15)의 중앙 영역을 향해서 연장할 수 있다. 상기 제 5 평면(S5)에 제 2 그루브(G2)를 가지지 않는 경우에, 상기 절연 기판(15) 및 제 1 저항 패턴(105) 사이에 도 5 의 제 3 접착제(75)가 배치될 수 있다.
상기 제 5 평면(S5)에 제 2 그루브(G2)를 가지는 경우에, 상기 제 2 저항 패턴(105)은 제 2 그루브(G2)를 채우면서 제 2 그루브(G2) 또는 제 5 평면(S5)으로부터 돌출할 수 있다. 상기 제 2 그루브(G2)는 소정 깊이(D2)를 가질 수 있다. 상기 제 2 저항 패턴(105)은 제 2 그루브(G2)로부터 제 5 평면(S5)을 따라서 소정 길이(L2) 만큼 연장할 수 있다. 상기 제 2 저항 패턴(105)은 제 2 그루부(G2)에만 배치될 수도 있다. 상기 제 3 접착제(75)는 제 2 그루브(G2)를 컨포멀하게 덮도록 절연 기판(15) 및 제 2 저항 패턴(105) 사이에 배치될 수 있다.
상기 제 3 접착제(75)는 제 2 그루브(G2) 및/ 또는 제 2 그루브(G2)의 주변에 배치되지 않을 수도 있다. 상기 제 2 저항 패턴(105)과 중첩하는 제 5 및 6 전극들(82, 84)이 3 차원 공간의 Y 및 Z 방향들을 따라서 배치될 수 있다. 이 경우에, 상기 절연 기판(15), 제 5 및 6 전극들(82, 84), 그리고 제 1 저항 패턴(55) 사이에 도 5 의 제 4 접착제(95)들이 배치될 수 있다. 상기 제 4 접착제(95)들은 절연 기판(15), 제 5 및 6 전극들(82, 84), 그리고 제 2 저항 패턴(105) 사이에 배치되지 않을 수도 있다.
상기 제 2 그루브(G2), 그리고 제 3 및 4 접착제들(75, 95)은 제 5 평면(S5) 상에서 도 4 의 제 7 및 8 전극들(86, 88), 그리고 제 7 및 8 전극들(86, 88)과 전기적으로 접속하는 제 1 저항 패턴(55)의 주변에 상술한 바와 같이 배치될 수 있다. 상기 제 5 및 6 전극들(82, 84), 그리고 제 2 저항 패턴(105)을 덮으면서 제 5 평면(S5) 상에 도 4 의 제 2 보호막(155)이 배치될 수 있다.
도 7 은 도 4 의 반도체 저항 요소의 제 1 및 2 평면들의 위치를 변경시킨 사시도이다.
도 7 을 참조하면, 실시예들에 따르는 반도체 저항 요소(163)는 제 2 평면(S2) 상에 접속 단자들(C1, C2, C3, C4, C5, C6, C7, C8)을 가질 수 있다. 상기 접속 단자들(C1, C2, C3, C4, C5, C6, C7, C8)은 제 1 내지 8 전극들(32, 34, 36, 38, 82, 84, 86, 88)의 일 단들(One ends)일 수 있다. 상기 제 1 내지 4 전극들(32, 34, 36, 38)의 타 단들(Other ends)은 제 1 평면(S1) 상에서 제 1 저항 패턴(55)들과 전기적으로 접속할 수 있다. 상기 제 5 내지 8 전극들(82, 84, 86, 88)의 타 단들은 제 1 평면(S1) 상에 위치하거나 제 1 평면(S1)의 주변에 위치할 수 있다.
상기 접속 단자들(C1, C2, C3, C4, C5, C6, C7, C8)은 도 2 의 모듈 기판(173) 상에서 전기 패드들(B1, B2, B3, B4, B5, B6, B7, B8)과 각각 접촉할 수 있다. 이와는 다르게, 상기 접속 단자들(C1, C2, C3, C4, C5, C6, C7, C8)은 도전 물질을 가지는 접착제들을 통해서 전기 패드들(B1, B2, B3, B4, B5, B6, B7, B8)과 전기적으로 각각 접속할 수 있다.
(제 2 실시예)
도 8 및 9 는 도 1 의 반도체 저항 요소의 형성방법을 설명하는 개략도들이다. 도 8 및 9 는 도 3 및 4 와 동일한 부재에 대해서 동일한 부호를 사용하기로 한다.
도 8 은 3 차원 공간의 X 방향을 따라서 도 4 의 절연 기판의 제 1 및 2 평면들을 순서적으로 위치시킨 사시도이다.
도 8 을 참조하면, 실시예들에 따라서 절연 기판(15) 상에 제 1 내지 4 전극들(32, 34, 36, 38), 제 1 저항 패턴(55)들, 그리고 제 1 보호막(65)이 도 4 와 동일하게 형성될 수 있다. 상기 절연 기판(15)의 제 5 평면(S5)의 일 영역(One region) 상에 제 5 및 6 전극들(82, 84)을 3 차원 공간의 Y 및 Z 방향들을 따라서 한 쌍으로 형성할 수 있다. 상기 제 5 및 6 전극들(82, 84)은 제 5 평면(S5)을 지나서 제 2 평면(S2)으로 연장할 수 있다. 상기 제 5 및 6 전극들(82, 84)은 제 5 평면(S5)의 일 영역(One region) 상에 두 쌍 이상 형성될 수도 있다.
상기 절연 기판(15)의 제 6 평면(S6)의 일 영역(One region) 상에 제 7 및 8 전극들(도면에 미 도시; 86, 88)을 3 차원 공간의 Y 및 Z 방향들을 따라서 한 쌍으로 형성할 수 있다. 상기 제 7 및 8 전극들(86, 88)은 제 6 평면(S6)을 지나서 제 2 평면(S2)으로 연장할 수 있다. 상기 제 7 및 8 전극들(86, 88)은 제 6 평면(S6)의 일 영역(One region) 상에 두 쌍 이상 형성될 수도 있다. 상기 제 5 평면(S5)의 타 영역(Other region) 상에 제 9 및 10 전극들(112, 114)을 3 차원 공간의 Y 및 Z 방향들을 따라서 한 쌍으로 형성할 수 있다.
상기 제 9 및 10 전극들(112, 114)은 제 1, 3, 4 및 5 평면들(S1, S3, S4, S5)을 지나서 제 2 평면(S2)으로 연장할 수 있다. 상기 제 9 및 10 전극들(112, 114)은 제 5 평면(S5)을 지나서 제 2 평면(S2)을 향하여 직접적으로 연장할 수도 있다. 상기 제 9 및 10 전극들(112, 114)은 제 2 및 5 평면들(S2, S5) 상에 두 쌍 이상 형성될 수도 있다. 상기 제 6 평면(S6)의 타 영역(Other region) 상에 제 11 및 12 전극들(116, 118)을 3 차원 공간의 Y 및 Z 방향들을 따라서 한 쌍으로 형성할 수 있다.
상기 제 11 및 12 전극들(116, 118)은 제 1, 3, 4 및 6 평면들(S1, S3, S4, S6)을 지나서 제 2 평면(S2)으로 연장할 수 있다. 상기 제 11 및 12 전극들(116, 118)은 제 6 평면(S6) 상에서 제 9 및 10 전극들(112, 114)과 동일한 형상을 가질 수 있다. 상기 제 11 및 12 전극들(116, 118)은 제 6 평면(S6)을 지나서 제 2 평면(S2)을 향하여 직접적으로 연장할 수 있다. 상기 제 11 및 12 전극들(116, 118)은 제 2 및 6 평면들(S2, S6) 상에 두 쌍 이상 형성될 수도 있다.
상기 제 1 및 2 전극들(32, 34), 또는 제 3 및 4 전극들(36, 38) 사이의 폭은 제 5 및 6 전극들(82, 84), 또는 제 7 및 8 전극들(86, 88) 사이의 폭과 동일하거나 다른 크기를 가질 수 있다. 상기 제 9 및 10 전극들(112, 114) 사이의 폭은 제 5 평면(S5) 상에서 제 5 및 6 전극들(82, 84) 사이의 폭과 동일하거나 다른 크기를 가질 수 있다. 상기 제 11 및 12 전극들(116, 118) 사이의 폭은 제 6 평면(S6) 상에서 제 7 및 8 전극들(86, 88) 사이의 폭과 동일하거나 다른 크기를 가질 수 있다.
상기 제 5 및 6 전극들(82, 84), 그리고 제 7 및 8 전극들(86, 88) 사이에 제 2 저항 패턴(105)들을 형성할 수 있다. 상기 제 9 및 10 전극들(112, 114), 그리고 제 11 및 12 전극들(116, 118) 사이에 제 3 저항 패턴(125)들을 형성할 수 있다. 상기 제 3 저항 패턴(125)들은 제 2 저항 패턴(105)들과 동일하거나 다른 물질을 포함할 수 있다. 상기 제 5 및 6 평면들(S5, S6) 상에 제 2 보호막(155)들을 형성할 수 있다.
상기 제 2 보호막(155)들 중 선택된 하나는 제 5 평면(S5) 상에서 제 5, 6, 9 및 10 전극들(82, 84, 112, 114), 그리고 제 2 및 3 저항 패턴들(105, 125)을 덮을 수 있다. 상기 제 2 보호막(155)들 중 나머지는 제 6 평면(S6) 상에서 제 7, 8, 11 및 12 전극들(86, 88, 116, 118), 그리고 제 2 및 3 저항 패턴들(105, 125)을 덮을 수 있다. 이와는 다르게, 상기 제 7 및 8 전극들(86, 88), 제 11 및 12 전극들(116, 118), 제 2 및 3 저항 패턴들(105, 125), 그리고 제 2 보호막(155)은 제 6 평면(S6) 상에 형성되지 않을 수도 있다.
이를 통해서, 상기 제 1 내지 3 저항 패턴들(55, 105, 125)은 제 1 내지 12 전극들(32, 34, 36, 38, 82, 84, 86, 88, 112, 114, 116, 118), 그리고 제 1 및 2 보호막들(65, 155)과 함께 실시예들에 따르는 반도체 저항 요소(166)를 구성할 수 있다. 상기 반도체 저항 요소(166)는 단면으로 볼 때에 도 5 또는 도 6 의 형상을 가질 수 있다.
도 9 는 3 차원 공간의 X 방향을 따라서 도 8 의 절연 기판의 제 1 및 2 평면들의 순서를 변경시킨 사시도이다.
도 9 를 참조하면, 실시예들에 따르는 반도체 저항 요소(166)는 제 2 평면(S2) 상에 접속 단자들(C1, C2, C3, C4, C5, C6, C7, C8, E1, E2, E3, E4)을 가질 수 있다. 상기 접속 단자들(C1, C2, C3, C4, C5, C6, C7, C8, E1, E2, E3, E4)은 제 1 내지 12 전극들(32, 34, 36, 38, 82, 84, 86, 88, 112, 114, 116, 118)의 일 단들일 수 있다. 상기 제 1 내지 4 전극들(32, 34, 36, 38)의 타 단들은 제 1 평면(S1) 상에서 제 1 저항 패턴(55)들과 전기적으로 접속할 수 있다.
상기 제 5 내지 8 전극들(82, 84, 86, 88)의 타 단들은 제 1 평면(S1) 상에 위치하거나 제 1 평면(S1)의 주변에 위치할 수 있다. 상기 제 9 내지 12 전극들(112, 114, 116, 118)의 타 단들은 제 1 평면(S1) 상에 위치하거나 제 1 평면(S1)의 주변에 위치할 수 있다. 이 경우에, 도 2 의 모듈 기판(173)은 도 9 의 접속 단자들(C1, C2, C3, C4, C5, C6, C7, C8, E1, E2, E3, E4)과 동일한 개수의 전기 패드들을 가질 수 있다.
도 10 및 11 은 도 1 의 반도체 저항 요소의 형성방법을 설명하는 개략도들이다. 도 10 및 11 은 도 3 및 4 와 동일한 부재에 대해서 동일한 부호를 사용하기로 한다.
도 10 은 3 차원 공간의 X 방향을 따라서 도 4 의 절연 기판의 제 1 및 2 평면들을 순서적으로 위치시킨 사시도이다.
도 10 을 참조하면, 실시예들에 따라서 절연 기판(15) 상에 제 1 내지 4 전극들(32, 34, 36, 38), 제 1 저항 패턴(55)들, 그리고 제 1 보호막(65)이 도 4 와 동일하게 형성될 수 있다. 상기 절연 기판(15)에 관통 홀(135)들을 3 차원 공간의 Z 방향을 따라서 형성할 수 있다. 상기 관통 홀(135)들은 한 쌍으로 절연 기판(15)을 관통해서 절연 기판(15)의 제 5 및 6 평면들(S5, S6) 사이에 형성될 수 있다. 상기 관통 홀(135)들의 각각은 제 5 및 6 평면들(S5, S6)에서 서로 다른 레벨들의 각각에 적어도 하나 형성될 수도 있다.
상기 관통 홀(135)들은 절연 기판(15)을 따라서 제 5 및 6 평면들(S5, S6)의 일 영역들에 두 쌍 이상 형성될 수도 있다. 상기 관통 홀(135)들은 절연 기판(15)을 따라서 제 5 및 6 평면들(S5, S6)의 타 영역들에 두 쌍 이상 형성될 수 있다. 이 경우에, 상기 절연 기판(15)은 관통 홀(135)들이 형성되기 전에 제 1 저항 패턴(55)들 사이에서 3 차원 공간의 Y 방향을 따라서 분리될 수도 있다. 상기 관통 홀(135)들은 분리된 절연 기판들에 3 차원 공간의 Z 방향으로 형성될 수 있다.
계속해서, 상기 분리된 절연 기판들은 서로 접촉되어서 절연 기판(15)으로 형성될 수도 있다. 이와는 다르게, 상기 절연 기판(15)에 관통 홀(135)들 중 하나 만이 형성될 수도 있다. 상기 관통 홀(135)들에 제 2 저항 패턴(145)들이 형성될 수 있다. 상기 제 2 저항 패턴(145)들은 관통 홀(135)들을 충분히 채워서 제 5 및 6 평면들(S5, S6)로부터 노출될 수 있다. 상기 제 2 저항 패턴(145)들은 도 4 의 제 2 저항 패턴(105)들과 동일하거나 다른 물질을 포함할 수 있다.
상기 제 2 저항 패턴(145)들을 덮도록 제 5 및 6 평면들(S5, S6) 상에 제 5 내지 8 전극들(82, 84, 86, 88)을 형성할 수 있다. 상기 제 5 내지 8 전극들(82, 84, 86, 88)은 제 5 및 6 평면들(S5, S6)을 지나서 제 2 평면(S2)으로 연장할 수 있다. 상기 제 5 내지 8 전극들(82, 84, 86, 88)은 제 5 및 6 평면들(S5, S6)을 지나서 제 1 및 2 평면들(S1, S2)로 연장할 수 있다. 상기 제 1 및 2 전극들(32, 34), 또는 제 3 및 4 전극들(36, 38) 사이의 폭은 제 5 및 6 전극들(82, 84), 또는 제 7 및 8 전극들(86, 88) 사이의 폭과 동일하거나 다른 크기를 가질 수 있다.
상기 제 5 내지 8 전극들(82, 84, 86, 88)을 덮도록 제 5 및 6 평면들(S5, S6) 상에 제 2 보호막(155)을 형성할 수 있다. 이를 통해서, 상기 제 1 및 2 보호막들(65, 155)은 절연 기판(15), 제 1 내지 8 전극들(32, 34, 36, 38, 82, 84, 86, 88), 그리고 제 1 및 2 저항 패턴들(55, 145)과 함께 실시예들에 따르는 반도체 저항 요소(169)를 구성할 수 있다. 상기 반도체 저항 요소(169)는 단면으로 볼 때에 제 2 저항 패턴(145)들을 제외하고 도 5 또는 도 6 의 형상을 가질 수 있다.
이 경우에, 상기 반도체 저항 요소(169)는 제 5 내지 8 전극들(82, 84, 86, 88), 그리고 제 2 저항 패턴(145)들 사이에 도전 물질을 가지는 접착제를 가질 수 있다.
도 11 은 3 차원 공간의 X 방향을 따라서 도 10 의 절연 기판의 제 1 및 2 평면들의 순서를 변경시킨 사시도이다.
도 11 을 참조하면, 실시예들에 따르는 반도체 저항 요소(169)는 제 2 평면(S2) 상에 접속 단자들(C1, C2, C3, C4, C5, C6, C7, C8)을 가질 수 있다. 상기 접속 단자들(C1, C2, C3, C4, C5, C6, C7, C8)은 제 1 내지 8 전극들(32, 34, 36, 38, 82, 84, 86, 88)의 일 단들일 수 있다. 상기 제 1 내지 4 전극들(32, 34, 36, 38)의 타 단들은 제 1 평면(S1) 상에서 제 1 저항 패턴(55)들과 전기적으로 접속할 수 있다.
상기 제 5 내지 8 전극들(82, 84, 86, 88)의 타 단들은 제 1 평면(S1) 상에 위치하거나 제 1 평면(S1)의 주변에 위치할 수 있다. 상기 접속 단자들(C1, C2, C3, C4, C5, C6, C7, C8)은 모듈 기판 상에서 도 2 의 전기 패드들(B1, B2, B3, B4, B5, B6, B7, B8)과 각각 접촉할 수 있다. 이와는 다르게, 상기 접속 단자들(C1, C2, C3, C4, C5, C6, C7, C8)은 도전 물질을 가지는 접착제들을 통해서 전기 패드들(B1, B2, B3, B4, B5, B6, B7, B8)과 전기적으로 접속할 수 있다.
도 12 는 도 1 의 반도체 모듈을 포함하는 프로세서 베이스드 시스템(Processor-based system)을 보여주는 평면도이다.
도 12 를 참조하면, 실시예들에 따르는 프로세서 베이스드 시스템(235)은 적어도 하나의 시스템 보드(도면에 미 도시)를 포함할 수 있다. 상기 적어도 하나의 시스템 보드는 적어도 하나의 버스 라인(215)을 가질 수 있다. 상기 적어도 하나의 버스 라인(215) 상에 제 1 모듈 장치(First Module Unit)가 배치될 수 있다. 상기 제 1 모듈 장치는 적어도 하나의 버스 라인(215)과 전기적으로 접속할 수 있다.
상기 제 1 모듈 장치는 중앙 처리 장치(Central Processing Unit; CPU, 203), 플로피 디스크 드라이브(Floppy Disk Drive, 206) 및 콤팩 디스크 롬 드라이브(Compack Disk ROM Drive, 209)로 구성될 수 있다. 더불어서, 상기 적어도 하나의 버스 라인(215) 상에 제 2 모듈 장치가 배치될 수 있다. 상기 제 2 모듈 장치는 적어도 하나의 버스 라인(215)과 전기적으로 접속할 수 있다.
상기 제 2 모듈 장치는 제 1 입/ 출력 장치(First I/O Device, 222), 제 2 입/ 출력 장치(Second I/O Device, 224), 롬(Read-only Memory; ROM, 226) 및 램(Random Access Memory; RAM, 228)으로 구성될 수 있다. 상기 램(228)은 실시예들에 따르는 도 1 의 반도체 모듈(190)을 포함할 수 있다. 상기 반도체 모듈(190)은 도 4, 8 및 10 의 반도체 저항 요소들(163, 166, 169) 중 적어도 하나를 포함할 수 있다.
이와는 다르게, 상기 프로세서 베이스드 시스템(235)은 제 1 및 2 모듈 장치들에서 도 4, 8 및 10 의 반도체 저항 요소들(163, 166, 169) 중 적어도 하나를 포함할 수도 있다. 이를 통해서, 상기 프로세서 베이스드 시스템(235)은 실시예들에 따르는 반도체 저항 요소들(163, 166, 169) 중 적어도 하나를 구비해서 종래 기술 대비 향상된 전기적 특성을 가질 수 있다. 상기 프로세서 베이스드 시스템(235)은 컴퓨터 시스템(Computer System), 프로세스 조절 시스템(Process Control System), 또는 이들과 다른 시스템을 포함할 수 있다.
5; 플레이트, 15 절연 기판,
32, 34, 36, 38, 82, 84, 86, 88, 112, 114, 116, 118; 전극들,
55, 105, 125, 145; 저항 패턴들,
163, 166, 169; 반도체 저항 요소들,
173; 모듈 기판, 185; 반도체 패키지 구조물,
190; 반도체 모듈, 235; 프로세서 베이스드 시스템.
32, 34, 36, 38, 82, 84, 86, 88, 112, 114, 116, 118; 전극들,
55, 105, 125, 145; 저항 패턴들,
163, 166, 169; 반도체 저항 요소들,
173; 모듈 기판, 185; 반도체 패키지 구조물,
190; 반도체 모듈, 235; 프로세서 베이스드 시스템.
Claims (10)
- 모듈 기판;
상기 모듈 기판 상에 위치하고, 그리고 상기 모듈 기판과 전기적으로 접속하는 반도체 저항 요소를 적어도 하나 포함하되,
상기 반도체 저항 요소는,
서로 평행하게 위치하며 제 1 방향으로 연장하는 제 1 및 제 2 평면들, 서로 평행하게 위치하며 상기 제 1 및 제 2 평면들 사이에서 상기 제 1 방향과 수직한 제 2 방향으로 연장하는 제 3 및 4 평면들, 상기 제 1 및 제 2 평면들 사이에서 상기 제 1 방향 및 상기 제 2 방향과 수직한 제 3 방향으로 연장하는 제 5 및 6 평면들을 가지는 기판;
상기 제 1 및 2 평면들 중 선택된 하나를 부분적으로 덮는 적어도 하나의 제 1 저항 패턴; 및
상기 제 3 내지 6 평면들 중 적어도 하나에 배치되는 적어도 하나의 제 2 저항 패턴을 포함하는 반도체 모듈. - 제 1 항에 있어서,
상기 적어도 하나의 제 1 저항 패턴의 양 끝단들과 전기적으로 각각 접속하는 제 1 및 2 전극들; 및
상기 적어도 하나의 제 2 저항 패턴의 양 끝단들과 전기적으로 각각 접속하는 제 3 및 4 전극들을 더 포함하되,
상기 적어도 하나의 제 2 저항 패턴은 상기 적어도 하나의 제 1 저항 패턴에 대해서 평행하게 배치되거나 비스듬하게 배치되는 반도체 모듈. - 제 2 항에 있어서,
상기 제 1 및 2 전극들은 상기 제 3 및 4 평면들을 각각 지나서 상기 제 1 및 2 평면들로 연장하고, 상기 적어도 하나의 제 1 저항 패턴은 상기 제 1 및 2 평면들 중 상기 선택된 하나 상에 배치되고,
상기 제 3 및 4 전극들은 한 쌍으로 상기 제 5 및 6 평면들 중 적어도 하나를 지나서 상기 제 1 및 2 평면들 중 적어도 하나로 연장하고, 그리고 상기 적어도 하나의 제 2 저항 패턴은 상기 제 5 및 6 평면들 중 상기 적어도 하나 상에 배치되는 반도체 모듈. - 제 2 항에 있어서,
상기 제 1 및 2 전극들은 상기 제 3 및 4 평면들을 각각 지나서 상기 제 1 및 2 평면들로 연장하고, 상기 적어도 하나의 제 1 저항 패턴은 상기 제 1 및 2 평면들 중 상기 선택된 하나 상에 배치되고,
상기 제 3 및 4 전극들은 상기 제 5 및 6 평면들 중 적어도 하나 상에서 서로 다른 레벨들의 각각에 적어도 한 쌍으로 위치해서 상기 제 1 및 2 평면들 중 적어도 하나로 연장하고, 그리고 상기 적어도 하나의 제 2 저항 패턴은 상기 제 5 및 6 평면들 중 상기 적어도 하나 상에 배치되는 반도체 모듈. - 제 2 항에 있어서,
상기 제 1 및 2 전극들은 상기 제 3 및 4 평면들을 각각 지나서 상기 제 1 및 2 평면들로 연장하고, 상기 적어도 하나의 제 1 저항 패턴은 상기 제 1 및 2 평면들 중 상기 선택된 하나에 위치하는 제 1 그루브(Groove)를 채우면서 상기 제 1 그루브로부터 돌출하고,
상기 제 3 및 4 전극들은 한 쌍으로 상기 제 5 및 6 평면들 중 적어도 하나를 지나서 상기 제 1 및 2 평면들 중 적어도 하나로 연장하고, 그리고 상기 적어도 하나의 제 2 저항 패턴은 상기 제 5 및 6 평면들 중 상기 적어도 하나에 위치하는 제 2 그루브를 채우면서 상기 제 2 그루브로부터 돌출하는 반도체 모듈. - 제 2 항에 있어서,
상기 제 1 및 2 전극들은 상기 제 3 및 4 평면들을 각각 지나서 상기 제 1 및 2 평면들로 연장하고, 상기 적어도 하나의 제 1 저항 패턴은 상기 제 1 및 2 평면들 중 상기 선택된 하나에 위치하는 제 1 그루브를 채우면서 상기 제 1 그루브로부터 돌출하고,
상기 제 3 및 4 전극들은 상기 제 5 및 6 평면들 중 적어도 하나 상에서 서로 다른 레벨들의 각각에 적어도 한 쌍으로 위치해서 상기 제 1 및 2 평면들 중 적어도 하나로 연장하고, 그리고 상기 적어도 하나의 제 2 저항 패턴은 상기 제 5 및 6 평면들 중 상기 적어도 하나에 위치하는 제 2 그루브를 채우면서 상기 제 2 그루브로부터 돌출하는 반도체 모듈. - 제 2 항에 있어서,
상기 제 1 및 2 전극들은 상기 제 3 및 4 평면들을 각각 지나서 상기 제 1 및 2 평면들로 연장하고, 상기 적어도 하나의 제 1 저항 패턴은 상기 제 1 및 2 평면들 중 상기 선택된 하나 상에 배치되고,
상기 제 3 및 4 전극들은 상기 제 5 및 6 평면들을 각각 지나서 상기 제 1 및 2 평면들 중 적어도 하나로 연장하고, 상기 적어도 하나의 제 2 저항 패턴은 상기 제 5 및 6 평면들 사이의 상기 기판을 관통해서 상기 제 3 및 4 전극들과 접촉하는 반도체 모듈. - 제 2 항에 있어서,
상기 제 1 및 2 전극들은 상기 제 3 및 4 평면들을 각각 지나서 상기 제 1 및 2 평면들로 연장하고, 상기 적어도 하나의 제 1 저항 패턴은 상기 제 1 및 2 평면들 중 상기 선택된 하나 상에 배치되고,
상기 제 3 및 4 전극들의 각각은 상기 제 5 및 6 평면들의 각각에 위치해서 서로 다른 레벨들에 적어도 하나 배치되고, 그리고 상기 제 1 및 2 평면들 중 적어도 하나로 연장하고, 상기 적어도 하나의 제 2 저항 패턴은 상기 제 5 및 6 평면들 사이의 상기 기판을 관통해서 상기 제 3 및 4 전극들과 접촉하는 반도체 모듈. - 제 2 항에 있어서,
상기 적어도 하나의 제 2 저항 패턴의 주변에 적어도 하나의 제 3 저항 패턴; 및
상기 적어도 하나의 제 3 저항 패턴의 양 끝단들과 전기적으로 각각 접속하는 제 5 및 6 전극들을 더 포함하되,
상기 제 1 및 2 전극들은 상기 제 3 및 4 평면들을 각각 지나서 상기 제 1 및 2 평면들로 연장하고, 상기 적어도 하나의 제 1 저항 패턴은 상기 제 1 및 2 평면들 중 상기 선택된 하나 상에 배치되고, 상기 제 3 및 4 전극들은 한 쌍으로 상기 제 5 및 6 평면들 중 적어도 하나 내 일 영역(One region)을 덮으면서 상기 제 1 및 2 평면들 중 적어도 하나로 연장하고,
상기 적어도 하나의 제 2 저항 패턴은 상기 제 5 및 6 평면들 중 상기 적어도 하나의 상기 일 영역 상에 배치되고, 상기 제 5 및 6 전극들은 한 쌍으로 상기 제 5 및 6 평면들 중 상기 적어도 하나 내 타 영역(Other region)을 덮으면서 상기 제 1 및 2 평면들 중 상기 적어도 하나로 연장하고, 그리고 상기 적어도 하나의 제 3 저항 패턴은 상기 제 5 및 6 평면들 중 상기 적어도 하나 내 상기 타 영역 상에 배치되는 반도체 모듈. - 제 9 항에 있어서,
상기 제 1 및 2 전극들 사이의 폭은 상기 제 3 및 4 전극들 사이의 폭과 동일하거나 다른 크기를 가지고, 상기 제 3 및 4 전극들 사이의 폭은 상기 제 5 및 6 전극들 사이의 폭과 다른 크기를 가지고, 그리고 상기 적어도 하나의 제 2 저항 패턴은 상기 적어도 하나의 제 3 저항 패턴에 대해서 평행하게 배치되거나 비스듬하게 배치되는 반도체 모듈.
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