KR20160103370A - 회로기판 및 회로기판 조립체 - Google Patents

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KR20160103370A
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Abstract

절연성 확보가 필요한 도체 사이의 경계면에 절연박막과 기능막을 포함하는 절연막이 구비된 회로기판이 개시된다. 절연박막은 페럴린을 포함하는 재질, 기능막은 티타늄나이트라이드를 포함하는 재질로 각각 이루어질 수 있다. 그리고, 금속재질의 코어부 표면에도 절연막이 구비될 수 있으며, 코어부에는 일면에서 타면 방향으로 인입된 리세스부가 구비되어 집적회로 등의 전자부품이 삽입될 수 있다.

Description

회로기판 및 회로기판 조립체{CIRCUIT BOARD AND ASSEMBLY THEREOF}
본 발명의 일실시예는 회로기판 및 회로기판 조립체에 관련된다.
전자기기의 경량화, 소형화, 고속화, 다기능화, 고성능화 추세에 대응하기 위하여 인쇄회로기판(Printed Circuit Board ; PCB) 등의 회로기판에 복수의 배선층을 형성하는 이른바 다층기판 기술들이 개발되었으며, 더 나아가, 능동소자나 수동소자 등의 전자부품을 다층기판에 탑재하는 기술도 개발되었다.
한편, 다층기판에 연결되는 어플리케이션 프로세서(Application processor; AP)등이 다기능화 및 고성능화 됨에 따라, 발열량이 현저하게 증가되고 있는 실정이다.
US 2014-0231996 A1
본 발명의 일 측면은, 회로기판의 슬림화, 방열성능 향상 및 신뢰성 향상 중 적어도 하나가 가능한 기술을 제공할 수 있다.
본 발명이 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 다른 기술적 과제들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명의 예시적인 실시예에 따른 회로기판은, 절연성 확보가 필요한 도체 사이의 경계면에 절연박막과 기능막을 포함하는 절연막을 구비하여 절연성을 확보한다.
이때, 절연박막은 페럴린을 포함하는 재질로 이루어질 수 있고, 기능막은 티타늄나이트라이드를 포함하는 재질로 이루어질 수 있다.
또한, 제1 도체패턴과 상기 제2 도체패턴 사이에 존재하는 상기 절연막 중 일부가 개방되어 상기 제1 도체패턴과 상기 제2 도체패턴이 전기적으로 연결될 수 있다.
한편, 금속재질의 코어부 표면에도 절연막이 구비될 수 있으며, 코어부에는 일면에서 타면 방향으로 인입된 리세스부가 구비될 수 있다.
본 발명의 예시적인 실시예에 따른 회로기판 조립체는, 일면으로 노출되는 제1 외부접속수단 및 제2 외부접속수단이 구비된 부가기판; 상기 제1 외부접속수단에 외부단자가 연결되도록 상기 부가기판에 실장되는 제1 전자부품; 및 상기 제1 전자부품 및 상기 부가기판 상부에 구비되며, 상기 제2 외부접속수단에 전기적으로 연결되고 상기 제1 전자부품의 상면이 접촉되는 회로기판;을 포함할 수 있다. 여기서, 상기 회로기판은, 상기 제1 전자부품의 적어도 일부가 삽입되는 리세스부가 구비된 코어부; 상기 코어부를 관통하는 스루비아의 하면에 일면이 접촉되고, 타면은 상기 제2 외부접속수단에 연결되는 제1 하부도체패턴; 상기 코어부의 상면에 일면이 접촉되는 제1 절연막; 상기 제1 절연막의 타면에 일면이 접촉되는 제1 도체패턴; 상기 제1 도체패턴의 타면에 일면이 접촉되는 제2 절연막; 및 상기 제2 절연막의 타면에 일면이 접촉되는 제2 도체패턴;을 포함하고, 상기 제2 절연막은, 상기 제1 도체패턴에 접촉되는 절연박막 및 상기 절연박막 외면에 구비되어 상기 제2 도체패턴에 접촉되는 기능막을 포함할 수 있다.
이때, 상기 제1 절연막은, 상기 코어부에 일면이 접촉되는 페럴린막 및 상기 페럴린막에 일면이 접촉되고 타면에는 상기 제1 도체패턴의 일면이 접촉되는 티타늄나이트라이드막으로 이루어질 수 있다.
또한, 상기 제1 전자부품의 외면 중 적어도 일부는 상기 코어부를 이루는 금속재에 직접 접촉될 수 있다.
그리고, 상기 제1 도체패턴 중 적어도 일부는 일면이 상기 스루비아의 상면에 접촉될 수 있다.
또한, 상기 제2 도체패턴 중 적어도 일부는 상기 제2 절연막을 관통하여 상기 제1 도체패턴에 접촉될 수 있다.
또한, 상기 회로기판에는 상기 제2 도체패턴과 전기적으로 연결되는 제3 외부접속수단이 더 구비되고, 상기 제3 외부접속수단에 접촉되는 제2 전자부품을 더 포함할 수 있다.
본 발명의 일실시예에 따르면, 슬림화에 유리한 회로기판이 제공될 수 있다.
본 발명의 일실시예에 따르면, 회로기판의 방열성능이 향상될 수 있다.
본 발명의 일실시예에 따르면, 도체패턴층들 사이의 디라미네이션(Delamination) 현상이 완화될 수 있다.
도 1은 본 발명의 일실시예에 따른 회로기판을 개략적으로 보인 도면이다.
도 2는 본 발명의 다른 실시예에 따른 회로기판을 개략적으로 보인 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 기술 등은 첨부되는 도면들과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있다. 본 실시예는 본 발명의 개시가 완전하도록 함과 더불어, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공될 수 있다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어들은 실시예를 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprise)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
도시의 간략화 및 명료화를 위해, 도면은 일반적 구성 방식을 도시하고, 본 발명의 설명된 실시예의 논의를 불필요하게 불명료하도록 하는 것을 피하기 위해 공지된 특징 및 기술의 상세한 설명은 생략될 수 있다. 부가적으로, 도면의 구성요소는 반드시 축척에 따라 그려진 것은 아니다. 예컨대, 본 발명의 실시예의 이해를 돕기 위해 도면의 일부 구성요소의 크기는 다른 구성요소에 비해 과장될 수 있다. 서로 다른 도면의 동일한 참조부호는 동일한 구성요소를 나타내고, 유사한 참조부호는 반드시 그렇지는 않지만 유사한 구성요소를 나타낼 수 있다.
명세서 및 청구범위에서 "제 1", "제 2", "제 3" 및 "제 4" 등의 용어는, 만약 있는 경우, 유사한 구성요소 사이의 구분을 위해 사용되며, 반드시 그렇지는 않지만 특정 순차 또는 발생 순서를 기술하기 위해 사용된다. 그와 같이 사용되는 용어는 여기에 기술된 본 발명의 실시예가, 예컨대, 여기에 도시 또는 설명된 것이 아닌 다른 시퀀스로 동작할 수 있도록 적절한 환경하에서 호환 가능한 것이 이해될 것이다. 마찬가지로, 여기서 방법이 일련의 단계를 포함하는 것으로 기술되는 경우, 여기에 제시된 그러한 단계의 순서는 반드시 그러한 단계가 실행될 수 있는 순서인 것은 아니며, 임의의 기술된 단계는 생략될 수 있고/있거나 여기에 기술되지 않은 임의의 다른 단계가 그 방법에 부가 가능할 것이다.
명세서 및 청구범위의 "왼쪽", "오른쪽", "앞", "뒤", "상부", "바닥", "위에", "아래에" 등의 용어는, 만약 있다면, 설명을 위해 사용되는 것이며, 반드시 불변의 상대적 위치를 기술하기 위한 것은 아니다. 그와 같이 사용되는 용어는 여기에 기술된 본 발명의 실시예가, 예컨대, 여기에 도시 또는 설명된 것이 아닌 다른 방향으로 동작할 수 있도록 적절한 환경하에서 호환 가능한 것이 이해될 것이다. 여기서 사용된 용어 "연결된"은 전기적 또는 비 전기적 방식으로 직접 또는 간접적으로 접속되는 것으로 정의된다. 여기서 서로 "인접하는" 것으로 기술된 대상은, 그 문구가 사용되는 문맥에 대해 적절하게, 서로 물리적으로 접촉하거나, 서로 근접하거나, 서로 동일한 일반적 범위 또는 영역에 있는 것일 수 있다.
이하에서는 첨부된 도면을 참조하여 본 발명의 구성 및 작용효과를 더욱 상세하게 설명한다.
도 1은 본 발명의 일실시예에 따른 회로기판(100) 및 회로기판 조립체(1000)를 개략적으로 보인 도면이고, 도 2는 본 발명의 다른 실시예에 따른 회로기판(100-1)을 개략적으로 보인 도면이다.
본 발명의 일실시예에 따른 회로기판(100)에서는, 절연성 확보가 필요한 도체 사이의 경계면에 절연막(130)이 구비되어 절연성을 확보하며, 이 절연막(130)은 절연박막(131)과 기능막(132)을 포함한다.
일실시예에서, 제1 도체패턴(120)의 외면에 절연막(130)이 구비되고, 절연막(130)의 외면에 제2 도체패턴(140)이 구비될 수 있다. 또한, 제1 도체패턴(120)은 코어부(110)의 외면에 구비될 수 있는데, 이때 코어부(110)가 금속재로 이루어진 경우 코어부(110)의 표면에도 전술한 절연막(130)이 구비되어 제1 도체패턴(120)과 코어부(110) 사이의 절연성을 확보할 수 있다.
여기서, 절연박막(131)은 페럴린 재질로 이루어질 수 있다. 일 예로, 제1 도체패턴(120)이 형성된 중간산물을 챔버에 넣고 페럴린(Parylene)을 기상증착(Vapor Deposition)하여 절연박막(131)을 형성할 수 있다.
또한, 기능막(132)의 일면은 절연박막(131)에 접촉된다. 그리고, 기능막(132)의 타면에는 제2 도체패턴(140)이 형성될 수 있다. 이 기능막(132)은 제2 도체패턴(140)과의 결합력 또는 밀착력을 향상시키는 기능을 수행한다. 일실시예에서 기능막(132)은 티타늄나이트라이드(Titanium Nitride ; TiN)로 이루어질 수 있다. 이때, 절연박막(131) 표면에 TiN을 스퍼터링하는 방법으로 기능막(132)이 구현될 수 있다.
이렇게 절연박막(131) 외면에 기능막(132)이 형성된 상태에서 제2 도체패턴(140)을 형성함으로써 제2 도체패턴(140)이 보다 안정적으로 고정될 수 있다. 이때, 기능막(132) 표면에 구리(Cu)를 스퍼터링하는 방식으로 제2 도체패턴(140)이 구현될 수 있다.
종래의 일반적인 기판은, 한 배선층 상부에 합성수지 등 다양한 절연물질을 도포하여 절연성을 확보한 후 다른 배선층을 형성하는 방식으로 구현되고 있었기 때문에 슬림화에 한계가 있었다. 그러나, 본 발명의 일실시예에 따른 회로기판(100)은 도포 방식으로 구현되는 기존의 절연층보다 현저하게 얇은 두께로 구현될 수 있는 절연막(130)을 통해서 절연성을 확보할 수 있으므로 회로기판(100)의 슬림화에 유리하다. 특히, 페럴린 등의 기상증착으로 형성된 절연박막(131)은 기존의 절연막(130) 대비 약 5배 이상 얇게 구현될 수 있으면서도 전기신호를 전송하는 경로들의 절연성이 확보될 수 있다.
한편, 코어부(110)는 서로 다른 재질로 이루어지는 2 이상의 층으로 이루어질 수 있다. 즉, 제1 코어층(111)의 일면에 제2 코어층(112)이 구비될 수 있고, 더 나아가, 제1 코어층(111)의 타면에 제3 코어층(113)이 구비됨으로써 코어부(110)가 이루어지되 제2 코어층(112) 및 제3 코어층(113)을 이루는 물질과 제2 코어층(112)을 이루는 물질이 서로 다를 수 있다는 것이다. 일실시예에서, 제1 코어층(111)은 인바(Invar)등 상대적으로 강도가 높은 금속으로 이루어지고, 제2 코어층(112) 및 제3 코어층(113)은 구리(Cu)등 상대적으로 강도가 낮지만 취급성, 전도성, 범용성이 좋은 금속으로 이루어질 수 있다. 이에 따라, 기판의 휨 현상을 완화시키는 동시에 방열성능이 향상될 수 있다.
여기서, 제2 코어층(112) 및 제3 코어층(113)을 이루는 물질이 제1 코어층(111)을 관통하는 관통홀(114)에 충진되도록 함으로써, 결과적으로 제2 코어층(112) 및 제3 코어층(113)이 관통홀(114)을 통해 일체로 연결되도록 형성할 수 있다. 이에 따라, 제1 코어층(111)과 제2 코어층(112) 사이 및 제1 코어층(111)과 제3 코어층(113) 사이의 결합력이 향상될 수 있다.
필요에 따라, 코어부(110)를 관통하는 스루비아(TV)가 구비될 수 있으며, 이를 위해서 코어부(110)에 스루비아홀이 형성될 수 있다. 여기서 스루비아홀은 기계적 드릴링 또는 레이저 드릴링 등 다양한 방식으로 구현될 수 있다. 또한, 도 1 등에서는 스루비아(TV)가 모래시계 형상을 이루는 것으로 예시되어 있지만, 이에 한정되는 것은 아니다.
한편, 금속재로 이루어진 코어부(110)의 표면에는 전술한 절연막(130)이 구비될 수 있다. 여기서, 전술한 스루비아홀이 형성된 상태에서 페럴린 기상증착을 실시함으로써 스루비아홀 내측의 벽면에도 절연막(130)이 형성될 수 있다.
이렇게 절연막(130)이 형성된 상태에서 스퍼터링, 도금, 인쇄 등 통상의 도전패턴 형성과정이 수행되어 제1 도체패턴(120), 제1 하부도체패턴(121'), 스루비아(TV) 등이 구현될 수 있다.
다음으로, 제1 도체패턴(120) 등이 형성된 상태에서 전술한 절연막(130) 형성 과정이 다시 수행된다. 이에 따라 제1 도체패턴(120) 외면에 절연막(130)이 구현될 수 있다. 그리고, 그 이후에 제2 도체패턴(140) 형성과정이 수행된다. 이에 따라 절연막(130)에 의하여 절연성이 확보되는 제1 도체패턴(120)과 제2 도체패턴(140)이 구현될 수 있게 되는 것이다.
한편, 소정의 제1 도체패턴(121)과 제2 도체패턴(141) 사이에 구비된 절연막(130)은 일부가 개방(OP1)되어 제1 도체패턴(121)과 제2 도체패턴(141)이 직접 접촉될 수 있다. 즉, 상부와 하부의 도체패턴이 물리적으로 연결되어 전기적 연결이 구현될 수 있다는 것이다.
다른 한편으로, 소정의 제1 도체패턴(123)과 제2 도체패턴(142) 사이에 구비된 절연막(130)은 개방된 부분이 없이 제1 도체패턴(123)과 제2 도체패턴(142) 사이를 완전히 차단할 수 있다. 또한, 소정의 제1 도체패턴(122) 외부에 형성된 절연막(130)의 외면에는 별도의 제2 도체패턴이 구비되지 않을 수도 있다.
도면에서는 제1 도체패턴(120), 제2 도체패턴(140), 코어부(110) 등을 덮는 제2 절연층(150)이 구비된 경우가 예시되어 있지만, 필요에 따라 추가적인 도체패턴층들이 더 구비될 수 있으며, 이러한 도체패턴층들 사이에도 전술한 절연막이 구비될 수 있다.
여기서, 제2 절연층(150)은 솔더레지스트층일 수 있고, 제2 도체패턴(140) 중 일부가 제2 절연층(150) 외부로 노출되어 제3 외부접속수단(SB3)과 접촉될 수 있다.
또한, 스루비아(TV)의 하면에 접촉된 도체패턴을 제1 하부도체패턴(121')이라 칭할 수 있으며, 일실시예에서 이 하부도체패턴(121')은 제2 외부접속수단(SB2)과 접촉될 수 있다.
한편, 코어부(110)에는 하방에서 상방을 향하여 인입된 리세스부(R1)가 구비될 수 있다. 그리고 이 리세스부(R1)에는 제1 전자부품(200)이 삽입될 수 있다. 더 나아가, 리세스부(R1)의 표면에 제1 전자부품(200)이 직접 접촉될 수 있다. 여기서 제1 전자부품(200)은 IC 등 각종 능동소자를 의미할 수 있으며, 경우에 따라 수동소자가 적용될 수도 있다. 특히 제1 전자부품(200)이 능동소자인 경우 제1 전자부품(200)의 동작에 따라 많은 열이 발생될 수 있는데, 이렇게 제1 전자부품(200)에서 발생된 열은 금속재로 이루어진 코어부(110)를 통해서 다른 영역으로 신속하게 분산될 수 있으며, 이에 따라 제1 전자부품(200)의 과열로 인한 문제들이 완화될 수 있다.
일실시예에서 제1 전자부품(200)의 외부단자(210)는 제1 외부접속수단(SB1)에 접촉될 수 있다.
한편, 전술한 제1, 제2, 제3 외부접속수단(SB3)은 솔더볼로 구현될 수 있다. 그리고, 제1 외부접속수단(SB1) 및 제2 외부접속수단(SB2)은 부가기판(300)에 접촉될 수 있다. 여기서 부가기판(300)은 패키지 기판 또는 메인보드 등을 의미할 수 있다.
다른 한편으로, 제3 외부접속수단(SB3)은 제2 전자부품(400)에 접촉될 수 있다. 여기서 제2 전자부품(400)은 별도의 기판이거나 별도의 능동소자 또는 수동소자일 수 있다.
여기서, 제1 전자부품(200)이 실장된 부가기판(300) 상부에 제2 전자부품(400)이 구비되되 부가기판(300)과 제2 전자부품(400) 사이에 다양한 신호경로가 필요할 수 있는데, 이러한 필요에 부응하기 위해서 전술한 회로기판(100)이 활용될 수 있다. 예컨대, 제1 전자부품(200)과 부가기판(300) 사이로 전송되는 전기신호가 회로기판(100)을 매개로 제2 전자부품(400)에 전달될 수 있다. 또한, 제1 전자부품(200)과 무관한 부가기판(300)의 전기신호들도 회로기판(100)을 통해서 제2 전자부품(400)에 전달될 수 있다. 즉, 회로기판(100)은 부가기판(300)과 제2 전자부품(400) 사이의 중계 역할을 수행할 수 있다는 것이다.
또 다른 한편으로, 회로기판(100)의 리세스부(R1) 표면에 제1 전자부품(200)이 접촉되도록 함으로써 제1 전자부품(200)의 열을 효과적으로 분산하는 기능을 회로기판(100)이 수행할 수 있다. 그뿐만 아니라, 제1 전자부품(200)의 적어도 일부가 회로기판(100) 내부로 삽입됨에 따라 회로기판 조립체(1000) 전체의 두께가 감소될 수 있다. 또한, 스루비아(TV)를 통해서 부가기판(300)과 제2 전자부품(400) 사이의 직접적인 연결을 구현할 수 있는 바, 직경이 큰 솔더볼 또는 탑볼을 이용해서 부가기판과 제2 전자부품을 연결하는 경우에 비하여 연결을 위해 필요한 면적이 감소되고 신뢰성이 향상될 수 있다.
도 2는 본 발명의 다른 실시예에 따른 회로기판(100)을 예시하고 있으며, 도 1을 참조하여 전술한 실시예와 달리 리세스부(R1) 없이 코어부(110)의 하부에도 절연층(150')이 구비될 수 있음이 이해될 수 있을 것이다.
100 : 회로기판
110 : 코어부
111 : 제1 코어층
112 : 제2 코어층
113 : 제3 코어층
114 : 관통홀
120 : 제1 도체패턴
130 : 절연막
131 : 절연박막
132 : 기능막
140 : 제2 도체패턴
150 : 제2 절연층
200 : 제1 전자부품
210 : 외부단자
300 : 부가기판
400 : 제2 전자부품
R1 : 리세스부
SB1, SB2, SB3 : 솔더볼
TV : 스루비아

Claims (14)

  1. 제1 절연층;
    상기 제1 절연층에 구비되는 제1 도체패턴;
    상기 제1 도체패턴 외면에 구비되는 절연막;
    상기 절연막 외면에 구비되는 제2 도체패턴;
    을 포함하되,
    상기 절연막은, 상기 제1 도체패턴에 접촉되는 절연박막 및 상기 절연박막 외면에 구비되어 상기 제2 도체패턴에 접촉되는 기능막을 포함하는 회로기판.
  2. 청구항 1에 있어서,
    상기 절연박막은 페럴린을 포함하는 재질로 이루어지는 회로기판.
  3. 청구항 2에 있어서,
    상기 기능막은 티타늄나이트라이드를 포함하는 재질로 이루어지는 회로기판.
  4. 청구항 3에 있어서,
    상기 제1 도체패턴과 상기 제2 도체패턴 사이에 존재하는 상기 절연막 중 일부가 개방되어 상기 제1 도체패턴과 상기 제2 도체패턴이 전기적으로 연결되는 회로기판.
  5. 청구항 1에 있어서,
    상기 제1 절연층은 금속재질의 코어부 표면에 상기 절연막이 구비되어 이루어지는 것인 회로기판.
  6. 청구항 5에 있어서,
    상기 제1 절연층을 관통하는 스루비아; 및
    상기 스루비아의 하면에 일면이 접촉되는 제1 하부도체패턴;을 포함하되,
    상기 스루비아의 상면은 상기 제1 도체패턴 중 적어도 일부에 접촉되는 회로기판.
  7. 청구항 5에 있어서,
    상기 코어부에는 일면에서 타면 방향으로 인입된 리세스부가 구비되는 회로기판.
  8. 일면으로 노출되는 제1 외부접속수단 및 제2 외부접속수단이 구비된 부가기판;
    상기 제1 외부접속수단에 외부단자가 연결되도록 상기 부가기판에 실장되는 제1 전자부품; 및
    상기 제1 전자부품 및 상기 부가기판 상부에 구비되며, 상기 제2 외부접속수단에 전기적으로 연결되고 상기 제1 전자부품의 상면이 접촉되는 회로기판;
    을 포함하되,
    상기 회로기판은,
    상기 제1 전자부품의 적어도 일부가 삽입되는 리세스부가 구비된 코어부;
    상기 코어부를 관통하는 스루비아의 하면에 일면이 접촉되고, 타면은 상기 제2 외부접속수단에 연결되는 제1 하부도체패턴;
    상기 코어부의 상면에 일면이 접촉되는 제1 절연막;
    상기 제1 절연막의 타면에 일면이 접촉되는 제1 도체패턴;
    상기 제1 도체패턴의 타면에 일면이 접촉되는 제2 절연막; 및
    상기 제2 절연막의 타면에 일면이 접촉되는 제2 도체패턴;
    을 포함하고, 상기 제2 절연막은, 상기 제1 도체패턴에 접촉되는 절연박막 및 상기 절연박막 외면에 구비되어 상기 제2 도체패턴에 접촉되는 기능막을 포함하는 회로기판 조립체.
  9. 청구항 8에 있어서,
    상기 절연박막은 페럴린을 포함하는 재질로 이루어지고, 상기 기능막은 티타늄나이트라이드를 포함하는 재질로 이루어지는 회로기판 조립체.
  10. 청구항 9에 있어서,
    상기 코어부는 금속재로 이루어지고,
    상기 제1 절연막은, 상기 코어부에 일면이 접촉되는 페럴린막 및 상기 페럴린막에 일면이 접촉되고 타면에는 상기 제1 도체패턴의 일면이 접촉되는 티타늄나이트라이드막으로 이루어지는 회로기판 조립체.
  11. 청구항 10에 있어서,
    상기 제1 전자부품의 외면 중 적어도 일부는 상기 코어부를 이루는 금속재에 직접 접촉되는 회로기판 조립체.
  12. 청구항 8에 있어서,
    상기 제1 도체패턴 중 적어도 일부는 일면이 상기 스루비아의 상면에 접촉되는 회로기판 조립체.
  13. 청구항 8에 있어서,
    상기 제2 도체패턴 중 적어도 일부는 상기 제2 절연막을 관통하여 상기 제1 도체패턴에 접촉되는 회로기판 조립체.
  14. 청구항 8에 있어서,
    상기 회로기판에는 상기 제2 도체패턴과 전기적으로 연결되는 제3 외부접속수단이 더 구비되고,
    상기 제3 외부접속수단에 접촉되는 제2 전자부품을 더 포함하는 회로기판 조립체.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE112015007068T5 (de) 2015-10-29 2018-09-13 Intel Corporation Alternative oberflächen für leitende kontaktinselschichten von siliziumbrücken für halbleitergehäuse
JP6680712B2 (ja) 2017-03-10 2020-04-15 キオクシア株式会社 半導体装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003046022A (ja) * 2001-05-22 2003-02-14 Hitachi Ltd 電子装置
JP2005501413A (ja) * 2001-08-24 2005-01-13 エムシーエヌシー リサーチ アンド デベロップメント インスティテュート 貫通ビア垂直配線、貫通ビア型ヒートシンク及び関連する形成方法
JP2005216952A (ja) * 2004-01-27 2005-08-11 Matsushita Electric Ind Co Ltd 回路基板の製造方法、回路基板の製造装置、および回路基板
KR20130051805A (ko) * 2011-11-10 2013-05-21 삼성전자주식회사 기판 및 이를 포함하는 전자 장치
US20140231996A1 (en) 2011-10-07 2014-08-21 Canon Kabushiki Kaisha Stacked type semiconductor device and printed circuit board

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS50133780A (ko) * 1974-04-08 1975-10-23
JP3645129B2 (ja) * 1999-06-25 2005-05-11 Ｎｅｃエレクトロニクス株式会社 半導体装置の製造方法
DE60044974D1 (de) * 1999-08-12 2010-10-28 Ibiden Co Ltd Mehrschichtige leiterplatte und leiterplatten-herstellungsmethode
JP4899269B2 (ja) * 2001-08-09 2012-03-21 株式会社村田製作所 電子部品ユニットおよびその製造方法
JP4509622B2 (ja) * 2003-03-26 2010-07-21 株式会社半導体エネルギー研究所 半導体装置の作製方法
TW200731886A (en) * 2005-06-13 2007-08-16 Ibiden Co Ltd Printed wiring board
JP2007027683A (ja) * 2005-06-15 2007-02-01 Ngk Spark Plug Co Ltd 配線基板及びその製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003046022A (ja) * 2001-05-22 2003-02-14 Hitachi Ltd 電子装置
JP2005501413A (ja) * 2001-08-24 2005-01-13 エムシーエヌシー リサーチ アンド デベロップメント インスティテュート 貫通ビア垂直配線、貫通ビア型ヒートシンク及び関連する形成方法
JP2005216952A (ja) * 2004-01-27 2005-08-11 Matsushita Electric Ind Co Ltd 回路基板の製造方法、回路基板の製造装置、および回路基板
US20140231996A1 (en) 2011-10-07 2014-08-21 Canon Kabushiki Kaisha Stacked type semiconductor device and printed circuit board
KR20130051805A (ko) * 2011-11-10 2013-05-21 삼성전자주식회사 기판 및 이를 포함하는 전자 장치

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